DE102015101843B4

DE102015101843B4 - Halbleitermodule mit an eine Metallfolie gebondeten Halbleiterchips

Info

Publication number: DE102015101843B4
Application number: DE102015101843.8A
Authority: DE
Inventors: Petteri Palm; Alexander Heinrich; Holger Torwesten; Tobias Simbeck
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-02-10
Filing date: 2015-02-10
Publication date: 2021-02-04
Anticipated expiration: 2035-02-11
Also published as: CN104835746B; CN104835746A; US20150228616A1; DE102015101843A1; US10192849B2

Abstract

Verfahren zur Herstellung von Halbleitermodulen, welches umfasst:Bereitstellen eines Metallverbundsubstrats (102, 200, 400, 500, 600, 702) mit einer an einer Metallschicht (104, 204, 404, 504, 604, 704) befestigten Metallfolie (106, 202, 402, 502, 602, 706), wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst;Befestigen einer ersten Fläche von mehreren Halbleiterchips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor dem Strukturieren der Metallfolie;Einschließen der an der Metallfolie befestigten Halbleiterchips in ein elektrisch isolierendes Material (112, 212, 414, 514, 614, 718);Strukturieren der Metallschicht und der Metallfolie, nachdem die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind; undTeilen des elektrisch isolierenden Materials entlang den Oberflächengebieten, die von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind, um einzelne Module zu bilden.

Description

Die vorliegende Anmeldung betrifft Halbleitermodule und insbesondere die Herstellung von Halbleitermodulen mit an eine Metallfolie gebondeten Halbleiterchips.
Bei neueren Fortschritten in der Leistungshalbleiterchip- (-Die)-Packungstechnologie werden Chipeinbettungskonzepte verwendet. Standardpackungsprozesse wie beispielsweise eines Draht- oder Klemmenbondens sowie herkömmliche Formungstechniken werden durch galvanische Prozesse ersetzt. Die Halbleiterchips werden auch durch ein Laminat geschützt. Die Ergebnisse sind eine erheblich verringerte Packungsgrundfläche, ein erheblich verringerter Packungswiderstand und eine erheblich verringerte Packungsinduktivität sowie ein geringer thermischer Widerstand. Beispielsweise werden Chips typischerweise an strukturierte Leiterrahmen gelötet. Während des Plattenlaminationsprozesses werden mehrere Leiterrahmen zusammen mit einem FR4-Laminat aneinander laminiert.
Infolge von Ausrichtungstoleranzen zwischen den Leiterrahmen und einer nicht linearen Schrumpfung/Ausdehnung während des Laminationsprozesses, die durch das Ausrichten von Befestigungsstiften hervorgerufen werden, welche die Leiterrahmen in Position halten, sind die optische Messung von Chip- und Leiterrahmenpositionen und entsprechende Datendatei-Korrekturen erforderlich. Auch ist ein Wölben der Chips, Leiterrahmen und der Platte infolge einer CTE-(Wärmeausdehnungskoeffizienten)Diskrepanz und Dickenunterschieden zwischen den Leiterrahmen und den Chips verhältnismäßig hoch, wodurch Unterschiede in der Mikrodurchgangslochhöhe (Via-Höhe) und Herausforderungen bei den Laminations- und Mikrodurchgangsloch-Plattierungsprozessen hervorgerufen werden.
Ferner wird das Chipbefestigungslot herkömmlicher Weise im Fall eines Diffusionslots vor der Vereinzelung (Trennung) auf der Wafer-Rückseitenfläche abgeschieden oder auf der Chipkontaktstelle (Chippad) der Leiterrahmen abgeschieden oder auch durch Schablonendruck auf die Wafer-Rückseitenfläche aufgebracht. Die Zerlegung in Chips durch eine dicke Metallschicht auf der Rückseite eines Wafers stellt eine Herausforderung dar und verringert die Vereinzelungsqualität, vermindert den Durchsatz und verringert die Lebensdauer des Vereinzelungssägeblatts. Auch wird ein Teil des Lots auf der Chiprückseite während des Bondprozesses herausgequetscht. Dieses „Herausquetschen“ des Lots auf der Rückseite der Chips erfolgt nicht gleichmäßig, ist nicht leicht zu steuern und ist nicht reproduzierbar.
US 2012 / 0 235 309 A1 beschreibt ein Halbleiter-Package, in welchem ein Chip benachbart einer oberen Oberfläche eines leitfähigen Basisteils angebracht ist. Das leitfähige Basisteil kann eine Kupferfolie oder Leadframe sein.
US 2014 / 0 001 634 A1 beschreibt das Befestigen von Leistungshalbleitern auf Trägern wie beispielsweise einem Leadframe. Über dem Träger kann eine Schichtanordnung gebildet sein, die eine Sperrschicht und eine Opferschicht aufweist. Der Leistungshalbleiter kann an die Opferschicht angebracht werden. Nach dem Befestigen des Leistungshalbleiters wird die Opferschicht durch selektives Ätzen entfernt, wobei der Leistungshalbleiter als Ätzmaske dient.
Eine Aufgabe der Erfindung besteht darin, ein Halbleitermodul und ein Verfahren zur Herstellung von Halbleitermodulen, die kostengünstig und vielseitig sind, bereitzustellen.
Die Aufgabe der Erfindung wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Ausführungsformen und spezifische Implementierungen sind in den abhängigen Ansprüchen angegeben.
Gemäß einer Ausführungsform eines Verfahrens zur Herstellung von Halbleitermodulen umfasst das Verfahren folgende Schritte:

Bereitstellen eines Metallverbundsubstrats mit einer an einer Metallschicht befestigten Metallfolie, wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst; Befestigen einer ersten Fläche von mehreren Halbleiterchips (Halbleiter-Dies) an der Metallfolie vor dem Strukturieren der Metallfolie; Einschließen (Einhäusen) der an der Metallfolie befestigten Halbleiterchips in ein elektrisch isolierendes Material, Strukturieren der Metallschicht und der Metallfolie, nachdem die Halbleiterchips in das elektrisch isolierende Material eingeschlossen (eingehäust) wurden, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie und der Metallschicht frei sind; und Teilen des elektrisch isolierenden Materials entlang den Oberflächengebieten, die von der Metallfolie und der Metallschicht frei sind, um einzelne Module zu bilden.

Gemäß einer Ausführungsform eines Halbleitermoduls umfasst das Halbleitermodul ein Metallverbundsubstrat mit einer an einer ersten Fläche einer strukturierten Metallfolie befestigten Metallschicht. Die strukturierte Metallfolie weist eine zweite Fläche auf, die der ersten Fläche entgegengesetzt ist und dünner als die Metallschicht ist. Die Metallschicht weist sich verjüngende Seitenwände auf, die sich von der ersten Fläche der strukturierten Metallfolie nach außen erstrecken. Das Halbleitermodul umfasst ferner wenigstens einen Halbleiterchip mit einer ersten Fläche, die an der zweiten Fläche der strukturierten Metallfolie befestigt ist, ein Laminat, das an der zweiten Fläche der strukturierten Metallfolie befestigt ist und den wenigstens einen Halbleiterchip einschließt, und eine strukturierte Metallschicht auf einer Fläche des Laminats, die vom Metallverbundsubstrat abgewandt ist. Die strukturierte Metallfolie weist Seitenwände auf, die sich vom Laminat nach außen erstrecken. Die Seitenwände der strukturierten Metallfolie sind nicht vom Laminat bedeckt und mit den Seitenwänden der Metallschicht des Metallverbundsubstrats ausgerichtet. Das Laminat weist einen Rand auf, der sich zwischen entgegengesetzten ersten und zweiten Hauptflächen des Laminats erstreckt. Der Rand des Laminats ist nicht von Metall bedeckt.
Gemäß einer Ausführungsform eines Verfahrens zur Befestigung von Halbleiterchips an einem Metallverbundsubstrat umfasst das Verfahren folgende Schritte: Bereitstellen eines Metallverbundsubstrats mit einer an einer Metallschicht befestigten Metallfolie, wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst; Beschichten einer Fläche der Metallfolie entgegengesetzt zur Metallschicht mit Lot, das einen niedrigeren Schmelzpunkt aufweist als die Metallfolie und die Metallschicht; Diffusionslöten einer ersten Fläche von mehreren Halbleiterchips an die Metallfolie durch das Lot, einschließlich einer isothermen Verfestigung des Lots zu Phasen mit einem hohen Schmelzpunkt; und Einschließen (Einhäusen) der Halbleiterchips in ein elektrisch isolierendes Material, nachdem die erste Fläche der Halbleiterchips an die Metallfolie diffusionsgelötet wurde.
Fachleute werden beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der anliegenden Zeichnung zusätzliche Merkmale und Vorteile erkennen.
Die Elemente der Zeichnung sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszahlen bezeichnen einander entsprechende ähnliche Teile. Die Merkmale der verschiedenen erläuterten Ausführungsformen können kombiniert werden, es sei denn, dass sie einander ausschließen. Ausführungsformen sind in der Zeichnung dargestellt und werden in der folgenden Beschreibung detailliert dargelegt.
Es zeigen:

1 eine Schnittansicht einer Ausführungsform eines Halbleitermoduls,
2, welche die 2A bis 2K einschließt, eine Ausführungsform eines Verfahrens zur Herstellung des Halbleitermoduls aus 1,
3 eine Ausführungsform eines Verfahrens zum Diffusionslöten von Halbleiterchips an ein Metallverbundsubstrat,
4, welche die 4A bis 4G einschließt, eine Ausführungsform eines Verfahrens zur Herstellung eines Halbleitermoduls auf der Grundlage des Diffusionslötverfahrens aus 3,
5, welche die 5A bis 51 einschließt, eine andere Ausführungsform eines Verfahrens zur Herstellung eines Halbleitermoduls auf der Grundlage des Diffusionslötverfahrens aus 3,
6, welche die 6A bis 6H einschließt, eine weitere Ausführungsform eines Verfahrens zur Herstellung eines Halbleitermoduls auf der Grundlage des Diffusionslötverfahrens aus 3,
7 eine Ausführungsform eines auf der Grundlage des Diffusionslötverfahrens aus 3 hergestellten Halbleitermoduls und
8 eine andere Ausführungsform eines auf der Grundlage des Diffusionslötverfahrens aus 3 hergestellten Halbleitermoduls.

Gemäß einigen hier beschriebenen Ausführungsformen wird ein verhältnismäßig dickes Metallverbundsubstrat für das Bonden von Halbleiterchips an eine dünne Metallfolie des Metallverbundsubstrats unter Verwendung eines Stapelchipbefestigungsprozesses bereitgestellt. Eine Metallschicht kann für das Strukturieren der Metallfolie verwendet werden. Die Metallfolie kann auch vor einem optionalen Lotbeschichten, einem optionalen Bonden und einer optionalen Lamination strukturiert werden. Gemäß anderen hier beschriebenen Ausführungsformen wird das Chipbefestigungslot statt auf den Chips (Dies) auf der Metallfolie abgeschieden, wodurch es überflüssig wird, Chips mit einer dicken Rückseitenmetallisierung zu vereinzeln (zu trennen). Das auf der Metallfolie abgeschiedene Chipbefestigungslot kann als eine Hartmarke für das Strukturieren der unstrukturierten Metallfolie verwendet werden, und das Lot kann, falls gewünscht, durch einen einfachen selektiven Ätzprozess nach dem Chipbefestigungsprozess entfernt werden. Diese Ausführungsformen können zumindest in dem Maße kombiniert werden, dass diese Kombinationen einander nicht ausschließen.
1 zeigt eine Schnittansicht einer Ausführungsform eines Halbleitermoduls 100. Das Halbleitermodul 100 umfasst ein Metallverbundsubstrat 102 mit einer Metallschicht 104, wie beispielsweise einer Aluminiumschicht, die an einer ersten Fläche 105 einer strukturierten Metallfolie 106, wie beispielsweise einer Kupferfolie, angebracht ist. Die strukturierte Metallfolie 106 weist eine zweite Fläche 107 entgegengesetzt zur ersten Fläche 105 auf und ist dünner als die Metallschicht 104. Beispielsweise kann die Metallschicht 104 eine Dicke (T1) zwischen 30 µm und 400 µm aufweisen und kann die strukturierte Metallfolie 106 eine Dicke (T2) zwischen 3 µm und 100 µm aufweisen. Die Metallschicht 104 weist sich verjüngende Seitenwände 108 auf, die sich von der ersten Fläche 105 der strukturierten Metallfolie 106 nach außen erstrecken.
Das Halbleitermodul 100 umfasst ferner wenigstens einen Halbleiterchip 110 mit einer ersten Fläche 111, die an der zweiten Fläche 107 der strukturierten Metallfolie 106 befestigt ist. Dieses Gebiet der Verbindung/Befestigung zwischen den Chips 110 und der strukturierten Metallfolie 106 ist in 1 mit „DAR“ bezeichnet, welches eine Abkürzung für „Die Attach Region“ (Chipbefestigungsgebiet) ist. Ein beliebiger Typ eines Halbleiterchips (Halbleiter-Die) 110 kann in das Modul 100 aufgenommen werden, wie beispielsweise Leistungshalbleiterchips, wie beispielsweise Leistungs-MOSFETs (Metalloxidhalbleiterfeldeffekttransistoren) oder IGBTs (Bipolartransistoren mit isoliertem Gate), Logikchips (beispielsweise Treiber, Steuereinrichtungen), die an die Metallfolie 106 gebondet sind, beispielsweise durch einen isolierenden Klebstoff (keine Rückseitenverbindung) usw.
Das Halbleitermodul 100 umfasst auch eine dielektrische Schicht 112, wie beispielsweise ein Laminat, einer Harzschicht usw., die an der zweiten Fläche 107 der strukturierten Metallfolie 106 befestigt ist, und eine strukturierte Metallschicht 114 auf einer Fläche 113 der dielektrischen Schicht 112, die vom Metallverbundsubstrat 102 abgewandt ist. Die dielektrische Schicht 112 schließt die Halbleiterchips 110 ein.
Die strukturierte Metallfolie 106 weist Seitenwände 116 auf, die sich von der dielektrischen Schicht 112 nach außen erstrecken. Die Seitenwände 116 der strukturierten Metallfolie 106 sind nicht von der dielektrischen Schicht 112 bedeckt und mit den Seitenwänden 108 der Metallschicht 104 des Metallverbundsubstrats 102 ausgerichtet. Die dielektrische Schicht 112 weist ein Randgebiet 118 auf, wobei sich der Rand 120 der dielektrischen Schicht 112 zwischen entgegengesetzten ersten und zweiten Hauptflächen 113, 115 der dielektrischen Schicht 112 erstreckt.
Der Rand 120 der dielektrischen Schicht 112 ist nicht von Metall bedeckt.
Eine oder mehrere erste Mikrodurchgangsloch-(bzw. Via-)verbindungen 122 erstrecken sich durch die dielektrische Schicht 112 von einer zweiten Fläche 117 der Chips 110 entgegengesetzt zur ersten Fläche 111 zur strukturierten Metallschicht 114 auf der Fläche 113 der dielektrischen Schicht 112, die vom Metallverbundsubstrat 102 fortgewandt ist. Die ersten Mikrodurchgangslochverbindungen 122 stellen Punkte eines externen elektrischen Kontakts für Anschlüsse 124 der zweiten Fläche 117 der Chips 110 bereit.
Eine oder mehrere zweite Mikrodurchgangslochverbindungen 126 erstrecken sich durch die dielektrische Schicht 112 von der strukturierten Metallfolie 106 zur strukturierten Metallschicht 114 auf der Fläche 113 der dielektrischen Schicht 112, die vom Metallverbundsubstrat 102 fortgewandt ist. Die zweiten Mikrodurchgangslochverbindungen 126 stellen Punkte eines externen elektrischen Kontakts für Anschlüsse an der ersten Fläche 111 der Chips 110 bereit. Falls einer oder mehrere der Chips 110 an der ersten Fläche 111 der Chips 110 (beispielsweise im Fall lateraler Transistorchips) keinen Anschluss aufweisen, können die zweiten Mikrodurchgangslochverbindungen 126 fortgelassen werden. Ob ein Anschluss an der ersten Fläche 111 der Chips 110 bereitgestellt ist, hängt vom Chiptyp ab, und solche Anschlüsse sind daher in 1 zur Vereinfachung der Darstellung nicht gezeigt. Die Metallschicht 104 des Metallverbundsubstrats 102 kann wie in 1 dargestellt strukturiert sein und während des Betriebs der Chips 110 als eine Wärmesenke wirken und dabei Wärme von der ersten Fläche 111 der Chips 110 durch die strukturierte Metallfolie 106 abführen.
2, welche die 2A bis 2K einschließt, zeigt eine Ausführungsform eines Verfahrens zur Herstellung eines Halbleitermoduls der in 1 dargestellten Art. 2A ist eine Draufsicht von oben nach unten auf eine Metallverbundsubstratplatte 200 mit Metallfolienstreifen 202 auf einer Metallschicht 204. Im Allgemeinen kann die Metallfolie die gesamte Metallschicht 204 bedecken und auch strukturiert werden. Die Metallfolienstreifen 202 sind dünner als die Metallschicht 204 und weisen ein anderes Material als diese auf. Gemäß einer Ausführungsform ist die Metallschicht 204 eine Aluminiumschicht mit einer Dicke zwischen 50 µm und 200 µm und sind die Metallfolienstreifen 202 Kupferfolienstreifen, die jeweils eine Dicke zwischen 3 µm und 100 µm aufweisen. Kupferfolien können auf eine Aluminiumschicht plattiert, schichtförmig aufgebracht, gesputtert werden usw. Bei einem Beispiel ist das Substrat 200 ein Cu/Al-Verbundsubstrat, das Cu-Folienstreifen 202 mit einer Dicke von etwa 9 µm und eine Al-Schicht 204 mit einer Dicke von etwa 100 µm aufweist.
Die in 2A dargestellte Metallfolienstreifenanordnung ermöglicht eine höhere Packungsdichte, weil die gesamte Produktionsplatte 200 für die Montage verwendet werden kann. Auch ermöglicht die Metallfolienstreifenanordnung einen höheren maximalen Strom für das Testen der verwendbaren Fläche der Module, wo die Chips befestigt werden. Die mechanischen Eigenschaften der Metallverbundsubstratplatte 200, die durch die Metallfolienstreifen 202 und die Metallschicht 204 gebildet ist, können durch Optimieren der Materialdicken eingestellt werden. Die Metallverbundstruktur der Platte 200 ergibt eine stabilere Platte, und auch die Unterprozesse sind besser durchführbar und zuverlässiger. Die 2B bis 2K sind jeweilige Schnittansichten entlang der in 2A mit A-A' bezeichneten Linie zu verschiedenen Stufen des Herstellungsverfahrens.
In 2B wird eine erste Fläche 205 mehrerer Halbleiterchips 206 vor der Strukturierung der Metallfolie 202 an der dargestellten Metallfolie 202 befestigt. Die erste Fläche 205 der Chips kann einen oder mehrere Anschlüsse aufweisen oder von Anschlüssen frei sein, wie hier zuvor beschrieben, und Anschlüsse sind daher in 2 zur Vereinfachung der Darstellung nicht an der ersten Fläche 205 der Chips 206 dargestellt. Die zweite Fläche 207 der Chips 206, die der ersten Fläche entgegengesetzt ist, weist einen oder mehrere Anschlüsse 208 auf.
Durch Befestigen der Chips 206 an einer einteiligen Metallfolie 202 wie beispielsweise einer Kupferfolie führt eine anschließende Lamination zu einer verhältnismäßig linearen Schrumpfung während des Laminationsprozesses, was einfacher modelliert werden kann, um einen Kompensationsfaktor zu berechnen. Die Metallfolie 202 wird schließlich beispielsweise durch Ätzen strukturiert, jedoch erst nachdem die Chips 206 an der Folie 202 befestigt wurden. Gemäß einer Ausführungsform ist die erste Fläche 205 der Chips 206 die Rückseite der Chips 206. Die Chips 206 können unter Verwendung eines Standard-Chipbefestigungsmaterials 210 und -prozesses, wie beispielsweise Löten, Diffusionslöten, Sintern, Kleben usw. an der Metallfolie 202 befestigt werden. Im Fall des Diffusionslötens, das hier in Zusammenhang mit den 3 bis 8 in weiteren Einzelheiten beschrieben wird, kann die Metallfolie 202 eine Kupferfolie sein. Andere Materialien, wie Nickellegierungen, wie beispielsweise NiAu oder NiCu, oder andere Metallmaterialien, die mit einem Diffusionslöten kompatibel sind, können für die Metallfolie 202 verwendet werden.
In jedem Fall können die Chips 206 parallel als Stapelprozess bei einer Temperatur von weniger als 300°C, beispielsweise etwa 250°C, an die Metallfolie 202 diffusionsgelötet werden. Das Diffusionslöten wird typischerweise seriell (d.h. ein Chip zu einer Zeit) bei einer höheren Temperatur von etwa 350°C ausgeführt, um die Gesamtzeit für die Chipbefestigung zu verringern. Das Diffusionslöten bei einer niedrigeren Temperatur von 300°C oder weniger führt zu einer langsameren Phasenbildung (d.h. es ist mehr Zeit für die Bildung von Phasen mit einem hohen Schmelzpunkt erforderlich), es ergibt sich jedoch eine geringere Wölbung (Durchbiegung), weil die Temperatur des Chipbefestigungsprozesses erheblich niedriger ist. Das parallele Diffusionslöten der Chips 206 an die Metallfolie 202 als Teil eines Stapelprozesses verringert erheblich die Gesamtzeit des Chipbefestigungsprozesses verglichen mit herkömmlichen seriellen Chipbefestigungsprozessen, auch wenn die Chipbefestigungstemperatur beim Stapelprozess niedriger ist. Ausrichtungsmarkierungen und Montagelöcher können vor der Chipbefestigung, beispielsweise unter Verwendung eines Laserprozesses, beispielsweise unter Verwendung eines UV-Lasers, in der Metallfolie 202 hergestellt werden. Ausrichtungsmarkierungen und Montagelöcher sind in 2 zur Vereinfachung der Darstellung nicht gezeigt.
Durch die Verwendung eines Metallverbundsubstrats 200, bei dem die Halbleiterchips 206 unter Verwendung eines Stapelchipbefestigungsprozesses, wie in 2B dargestellt, an einer Metallfolie 202 befestigt werden, können Wärmesenkenstrukturen aus der Metallschicht 204 des Metallverbundsubstrats 202 hergestellt werden, beispielsweise mit einem selektiven Ätzprozess nach Laminations- und Strukturierungsprozessen der vorderseitigen Fläche. Einige vorteilhafte Merkmale der sich ergebenden Struktur bestehen darin, dass Wärmesenken in metallurgischem Kontakt mit der Metallfolie 202 stehen, wo die Chips 206 befestigt werden, und dass die Wärmesenken nach Abschluss der Lamination und Strukturierung der vorderseitigen Fläche mit einem Ätzprozess hergestellt werden können. Auch ermöglicht das Befestigen der Chips 206 an einer verhältnismäßig dünnen Metallfolie 202 (beispielsweise mit einer Dicke zwischen 3 µm und 100 µm), dass die Chips 206 die Metallfolie 202 verformen und daher einen Spannungslösemechanismus bereitstellen, der für herkömmliche dicke Cu-Folien, die sich während der Chipbefestigung nicht verformen, nicht möglich ist.
In den 2C und 2D werden die an der Metallfolie 202 befestigten Halbleiterchips 206 in ein elektrisch isolierendes Material 212 eingeschlossen (eingehäust). Gemäß der in den 2C und 2D dargestellten Ausführungsform ist das elektrisch isolierende Material 212 ein Laminat. Im Fall einer Lamination kann die Platte 200 beispielsweise unter Verwendung laserstrukturierter Prepregs 214 und einer oberen Folie 216 aus Cu oder Cu/Al auf einem Montagetisch angeordnet werden, durch Bohren, Linienbildung, Stanzen usw. strukturiert werden, oder es kann ein Material verwendet werden, das nicht strukturiert werden muss, wie Polymer-/Harzfilme (oder sogar Drucken, Beschichten usw.). Ein Prepreg umfasst vorimprägnierte Verbundfasern, wobei ein Matrixmaterial wie Epoxidharz bereits vorhanden ist. Der Laminationsprozess kann in einem Standard-PCB (gedruckte Leiterplatte)-Vakuumpresssystem ausgeführt werden. Während des Presszyklus schmilzt das Prepreg-Harz 214 und füllt die Umgebungen der Komponenten 206, bevor das Harz 214 vollkommen vernetzt ist. Andere elektrisch isolierende Materialien 212 können verwendet werden, um die Halbleiterchips 206 einzuschließen, wie eine Gießmischung, ein Epoxidharz usw. Die laminierte Struktur kann eine Metallschicht 216 auf der Fläche 213 des Laminats 212 aufweisen, die vom Metallverbundsubstrat 200 abgewandt ist. Gemäß einer Ausführungsform umfasst diese Metallschicht 216 Kupfer.
In den 2E und 2F sind erste Mikrodurchgangsöffnungen 218 im elektrisch isolierenden Material 212 gebildet, welche sich von der Fläche 213 des elektrisch isolierenden Materials 212, die vom Metallverbundsubstrat 200 abgewandt ist, zur zweiten Fläche 207 der Chips 206 erstrecken, d.h. der Fläche 207 der Chips 206, die von der Metallverbundstruktur 200 abgewandt ist. Falls das elektrisch isolierende Material 212 ein Laminat ist, können die ersten Mikrodurchgangsöffnungen 218 in einem zwei Schritte aufweisenden Prozess oder mit einem Direktlaserbohrprozess gebildet werden. Bei dem zwei Schritte aufweisenden Prozess werden zuerst Öffnungen 220 in die Metallschicht 216 auf der Fläche 213 des Laminats 212 geätzt, die vom Metallverbundsubstrat 200 abgewandt ist, um eine Maske zu bilden. Das Laminatharz wird dann entfernt, wo es durch die Öffnungen 220 in der Metallschicht 216 freiliegend ist, um die ersten Mikrodurchgangsöffnungen 218 im elektrisch isolierenden Material 212 zu bilden, beispielsweise unter Verwendung eines CO₂-Lasers.
In 2G werden die ersten Mikrodurchgangsöffnungen 218 gefüllt, beispielsweise unter Verwendung eines Direktmetallisierungsprozesses oder eines stromlosen und elektrochemischen Plattierungsprozesses, oder sie bleiben ungefüllt aber mit einem elektrisch leitenden Material plattiert oder beschichtet. In jedem Fall erstrecken sich die sich ergebenden ersten Mikrodurchgangslochverbindungen 222 durch das elektrisch isolierende Material 212 von den Anschlüssen 208 an der zweiten Fläche 207 der Chips 206 zur Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212, die vom Metallverbundsubstrat 200 abgewandt ist. Zweite Mikrodurchgangslochverbindungen können ähnlich gebildet werden, welche sich durch das elektrisch isolierende Material 212 von der Metallfolie 202 zur Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212 erstrecken, die vom Metallverbundsubstrat 200 fortgewandt ist, wie beispielsweise in 1 dargestellt ist. Die zweiten Mikrodurchgangslochverbindungen können ein oder mehrere Anschlüsse an der ersten Fläche 205 der Chips 206 mit der Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212 verbinden, die vom Metallverbundsubstrat 200 abgewandt ist. Diese zweiten Mikrodurchgangslochverbindungen können nicht erforderlich sein, beispielsweise im Fall eines lateralen Transistorchips, wobei alle Anschlüsse 208 des Chips 206 an der zweiten Fläche 207 des Chips 206 bereitgestellt sind.
In 2H wird die Metallschicht 204 des Metallverbundsubstrats 200 strukturiert, um Wärmesenkenstrukturen 224 zu bilden. Gemäß einer Ausführungsform wird ein Photoresist 226 auf die Metallschicht 204 laminiert/aufgebracht, nachdem die Mikrodurchgangslochverbindungen 222 gebildet wurden. Der Photoresist 226 wird belichtet, entwickelt und geätzt, um Gebiete der Metallschicht 204 freizulegen. Die freigelegten Gebiete der Metallschicht 204 werden dann beispielsweise unter Verwendung eines hochselektiven Ätzprozesses im Fall einer Aluminiummetallschicht entfernt, um die gewünschten Wärmesenkenstrukturen 224 zu bilden, die sich verjüngende Seitenwände 225 aufweisen.
In 21 wird ein Photoresist 228 auf die Metallschicht 216 laminiert/aufgebracht, die auf der Fläche 213 des elektrisch isolierenden Materials 212 angeordnet ist, welches vom Metallverbundsubstrat 200 abgewandt ist. Der Photoresist 228 wird dann belichtet und entwickelt, um eine Maske mit einer definierten Struktur zu bilden.
In 2J wird die Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212, die vom Metallverbundsubstrat 200 abgewandt ist, durch Ätzen der Metallschicht 216 unter Verwendung des entwickelten Photoresists 228 als Maske strukturiert. Die Metallfolie 202 auf der entgegengesetzten Seite der Struktur wird auch unter Verwendung der zuvor strukturierten Metallschicht 204 des Metallverbundsubstrats 200 als Maske geätzt. Das heißt, dass die zuvor aus der Metallschicht 204 des Metallverbundsubstrats 200 gebildeten Wärmesenkenstrukturen 224 Gebiete der Metallfolie 202 freigeben, die entfernt werden. Die Metallfolie 202 und die Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212, die vom Metallverbundsubstrat 200 abgewandt ist, können unter Verwendung desselben Ätzmittels strukturiert werden, falls beide das gleiche Material, wie beispielsweise Kupfer, umfassen.
An diesem Punkt im Herstellungsverfahren wurden sowohl die Metallschicht 204 als auch die Metallfolie 202 des Metallverbundsubstrats 200 strukturiert, nachdem die Halbleiterchips 206 mit dem elektrisch isolierenden Material 212 eingeschlossen wurden, so dass Oberflächengebiete 230 des elektrisch isolierenden Materials 212 frei von der Metallfolie 202 und der Metallschicht 204 des Verbundsubstrats 200 und frei von der Metallschicht 216 auf der Fläche 213 des elektrisch isolierenden Materials 212 sind, die vom Metallverbundsubstrat 200 abgewandt ist.
In 2K wird das elektrisch isolierende Material 212 entlang den Flächengebieten 230, die von den Metallstrukturen 202, 204, 216 frei sind, zerlegt, um einzelne Module zu bilden. Hierbei kann die Platte 200 auf eine Streifengröße geschnitten werden, kann die Oberfläche der sich ergebenden Streifen mit einem Lötresist auf der Vorderseite beschichtet werden und können die einzelnen Module jedes Streifens unter Verwendung eines Laminatzerlegungsprozesses getrennt werden.
Die Reihenfolge des in Zusammenhang mit 2 beschriebenen Prozessablaufs kann verschieden sein. Auch können zusätzliche Aufbauschichten auf die obere Fläche 213 des elektrisch isolierenden Materials 212 laminiert werden. Die Prepregs 214 können beispielsweise durch strukturierte Laminate und Harzfilme (beispielsweise einen Bondfilm) ersetzt werden, welche das Substrat 200, das strukturierte Laminat und die Metallschicht 216 aneinander bonden. Die freigelegte (untere) Fläche der Metallschicht 204 des Metallverbundsubstrats 200 kann geschützt werden, beispielsweise mit einer dünnen Laminatschicht (nicht dargestellt), die beispielsweise während des Stapelchipbefestigungsprozesses auf der Rückseite angeordnet wird. Ein Cu/Al-Verbundsubstrat ist nur eine Option. Andere Metallfolien und/oder Verbundfolien können auch verwendet werden. Alternative Lötprozesse oder Materialien können auch verwendet werden, um die Chips 206 an der Metallfolie 202 zu befestigen. Beispielsweise kann ein Diffusionslötprozess verwendet werden, wie zuvor mit Bezug auf den Chipbefestigungsprozess beschrieben wurde, dessen Ergebnis in 2B dargestellt ist.
Das Diffusionslöten ist ein Hybrid aus einem Diffusionsbonden und einem Löten. Das Prinzip des Diffusionslötens besteht darin, ein winziges Volumen einer Zwischenschicht eines Lots mit einem niedrigen Schmelzpunkt wie In, Sn oder InSn in eine Fuge zwischen Komponenten laufen zu lassen, die zusammengepresst und erwärmt werden, um eine flüssige Füllung zu bilden, die durch die Umwandlung in Phasen mit einem hohen Schmelzpunkt durch eine isotherme Reaktion mit den Substraten verfestigt. Die flüssige Füllung bildet sich, weil der Schmelzpunkt des Zwischenschichtlots überschritten wird oder infolge einer eutektischen Reaktion zwischen den Komponenten mit einem niedrigen Schmelzpunkt und einem hohen Schmelzpunkt. Die isotherme Verfestigung der flüssigen Füllung bildet starke Bindungen bei einer verhältnismäßig niedrigen Temperatur, die dann bei viel höheren Temperaturen fest bleiben. Der Begriff „niedrigerer Schmelzpunkt“, der hier mit Bezug auf das Zwischenschichtchipbefestigungslot verwendet wird, das beim Diffusionslötprozess verwendet wird, bedeutet, dass das Lot einen niedrigeren Schmelzpunkt hat als die miteinander verbundenen Komponenten. Die durch Interdiffusion oder Reaktionsdiffusion erzeugte Verbindung schmilzt nicht wieder auf, es sei denn, dass sie auf die Temperatur erwärmt wird, bei der die Phasen mit einem hohen Schmelzpunkt schmelzen. Bei herkömmlichen Diffusionslötprozessen für Halbleiterkomponenten wird das Chipbefestigungslot vor der Chipvereinzelung (Trennung) auf die Waferrückseite aufgebracht, wodurch der Wafervereinzelungsprozess beeinträchtigt wird, indem es erforderlich ist, dass eine dicke Waferrückseitenmetallisierung als Teil des Vereinzelungsprozesses durchschnitten wird.
3 zeigt eine Ausführungsform eines Verfahrens zum Befestigen von Halbleiterchips an einem Metallverbundsubstrat, beispielsweise der hier zuvor mit Bezug auf die 1 und 2 beschriebenen Art, unter Verwendung eines Diffusionslötprozesses, bei dem das Chipbefestigungslot statt auf die Chips auf das Metallverbundsubstrat aufgebracht wird. Beim Verfahren wird ein Metallverbundsubstrat bereitgestellt, das eine an einer Metallschicht befestigte Metallfolie aufweist, wobei die Metallfolie dünner ist als die Metallschicht und ein anderes Material umfasst (Block 300) . Die Metallfolie kann Cu, Ni, Ag usw. umfassen. Die Fläche der Metallfolie, die der Metallschicht entgegengesetzt ist, wird dann mit einem Chipbefestigungslot beschichtet, das einen niedrigeren Schmelzpunkt aufweist als die Metallfolie und die Metallschicht (Block 302). Das Problem des „Herausquetschens“ des Lots wird vermieden, indem die gesamte Metallfolie oder der größte Teil von ihr mit dem Chipbefestigungslot bedeckt wird.
Das Chipbefestigungslot kann vor der Chipbefestigung strukturiert werden (Block 306) oder unstrukturiert bleiben (Block 308). Im Fall der Strukturierung des Chipbefestigungslots kann das strukturierte Lot als eine Maske für das Strukturieren der darunter liegenden Metallfolie verwendet werden (Block 310), und die Chips werden dann auf dem strukturierten Chipbefestigungsmaterial angeordnet (Block 312). Falls das Chipbefestigungslot vor der Chipbefestigung unstrukturiert bleibt, werden die Chips auf dem unstrukturierten Chipbefestigungsmaterial angeordnet (Block 314).
In jedem Fall (strukturiertes oder unstrukturiertes Chipbefestigungslot) werden die Chips dann durch Diffusionslöten an der Metallfolie befestigt, wobei die Chips und das Metallverbundsubstrat zusammengepresst werden und erwärmt werden, um eine flüssige Füllung aus dem Chipbefestigungslot zu bilden, die durch Umwandlung in Phasen mit einem hohen Schmelzpunkt durch isotherme Reaktion mit den Chips und dem Metallverbundsubstrat verfestigt (Block 316). Überschüssiges Lot, wie beispielsweise ein nicht reagierter Teil des Lots, d.h. der Teil des Lots, der nicht mit den Chips bondet, kann von der Metallfolie entfernt werden (Block 318), beispielsweise durch selektives Ätzen. Der Modulmontageprozess wird dann fortgesetzt (Block 320), beispielsweise durch Einschließen der Halbleiterchips in ein elektrisch isolierendes Material, Bilden von Mikrodurchgangslochverbindungen und Modulvereinzelung, wie hier vorstehend beschrieben wurde.
Die 4 und 5 zeigen verschiedene Stufen des in 3 dargestellten Diffusionslötverfahrens für strukturierte und unstrukturierte Chipbefestigungslote. 4, welche die 4A bis 4G aufweist, zeigt eine Ausführungsform des Diffusionslötverfahrens, wobei das Chipbefestigungslot vor der Chipbefestigung unstrukturiert bleibt. 5, welche die 5A bis 51 einschließt, zeigt eine Ausführungsform des Diffusionslötverfahrens, wobei das Chipbefestigungslot vor der Chipbefestigung strukturiert wird.
Falls das Chipbefestigungslot vor dem Chipbefestigungsprozess unstrukturiert bleibt, wird ein Metallverbundsubstrat 400, das eine an einer Metallschicht 404 befestigte Metallfolie 402 aufweist, bereitgestellt und wird die Fläche 401 der Metallfolie 402 entgegengesetzt zur Metallschicht 404 mit einem Chipbefestigungslot 406 beschichtet, dessen Schmelzpunkt niedriger ist als jener der Metallfolie 402 und der Metallschicht 404, wie in 4A dargestellt ist. Die Metallfolie 402 ist dünner als die Metallschicht 404 und weist ein anderes Material als diese auf. Beispielsweise kann die Metallschicht 404 eine Aluminiumschicht mit einer Dicke zwischen 50 µm und 200 µm sein und kann die Metallfolie 402 eine Kupferfolie mit einer Dicke zwischen 3 µm und 100 µm sein. Für die Metallfolie 402 können auch andere Materialien wie Nickellegierungen, wie beispielsweise NiAu oder NiCu, oder andere Metallmaterialien, die mit dem Diffusionslöten kompatibel sind, verwendet werden. Es kann ein beliebiges Chipbefestigungslot 406 verwendet werden, das für das Diffusionslöten geeignet ist, wie Sn, In, Zn oder eine Lotlegierung wie beispielsweise AuSn, SnAg, InAg, InSn oder ein SAC-Lot, eine J-Legierung oder ein anderes Metall oder eine andere Lotlegierung mit einem ausreichend niedrigen Schmelzpunkt.
Im Fall der Strukturierung des Chipbefestigungslots vor dem Chipbefestigungsprozess wird ein Metallverbundsubstrat 500 mit einer an einer Metallschicht 504 befestigten Metallfolie 502 bereitgestellt und wird die Fläche 501 der Metallfolie 502, die der Metallschicht 504 entgegengesetzt ist, mit einem Chipbefestigungslot 506 beschichtet, dessen Schmelzpunkt niedriger ist als jener der Metallfolie 502 und der Metallschicht 504, wie in 5A dargestellt ist. Wie in Zusammenhang mit 4A beschrieben, ist die Metallfolie 502 dünner als die Metallschicht 504 und umfasst ein anderes Material. Beispielsweise kann die Metallschicht 504 eine Aluminiumschicht mit einer Dicke zwischen 50 µm und 200 µm sein und kann die Metallfolie 502 eine Kupferfolie mit einer Dicke zwischen 3 µm und 100 µm sein. Es können auch andere Materialien wie Nickellegierungen, wie beispielsweise NiAu oder NiCu, oder andere Metallmaterialien, die mit dem Diffusionslöten kompatibel sind, für die Metallfolie 502 verwendet werden. Es kann ein beliebiges Chipbefestigungslot 506 verwendet werden, das für das Diffusionslöten geeignet ist, wie Sn, In, Zn oder eine Lotlegierung, wie beispielsweise AuSn, SnAg, InAg, InSn oder ein SAC-Lot, eine J-Legierung oder ein anderes Metall oder eine andere Lotlegierung mit einem ausreichend niedrigen Schmelzpunkt. Vor der Chipbefestigung wird das Chipbefestigungslot 506 beispielsweise unter Verwendung eines Photolithographieprozesses und eines Ätzens strukturiert, wie in 5B dargestellt ist. Das strukturierte Lot 506 wird dann als eine Hartmaske für die Strukturierung der Metallfolie 502 unterhalb des Lots 506, beispielsweise durch Ätzen, verwendet, wie in 5C dargestellt ist.
Bei einer der Ausführungsformen aus 4 oder 5 können eine oder mehrere von einer Sinterschicht, einer Lotpaste und einem Klebstoff auf die Fläche 401/501 der Metallfolie 402/502 entgegengesetzt zur Metallschicht 404/504 aufgebracht werden, bevor die Hableiterchips an die Metallfolie 402/502 diffusionsgelötet werden. Diese zusätzlichen Schichten sind zur Vereinfachung der Darstellung in den 4 und 5 nicht gezeigt.
In den 4B und 5D werden Halbleiterchips 408/508 durch Diffusionslöten an der Metallfolie 402/502 auf einer ersten Fläche 407/507 der Chips 408/508 befestigt, wobei die Chips 408/508 und das Metallverbundsubstrat 400/500 zusammengepresst werden und erwärmt werden, um eine flüssige Füllung aus dem Chipbefestigungslot 406/506 zu bilden, die durch Umwandlung in Phasen mit einem hohen Schmelzpunkt durch eine isotherme Reaktion mit den Chips 408/508 und dem Metallverbundsubstrat 400/500 verfestigt wird. Gemäß einer Ausführungsform wird eine Metallisierung 410/510 auf die erste Fläche 407/507 der Halbleiterchips 408/508 aufgebracht, bevor die erste Fläche 407/507 der Chips 408/508 an die Metallfolie 402/502 diffusionsgelötet wird. Beispielsweise kann eine Rückseitenmetallisierung 410/510 zum Beispiel aus Ti/Cu/Ag, Al/Ti/Cu/Ag oder Al/Ti/NiV/Ag auf die erste Fläche 407/507 der Chips 408/508 aufgebracht werden und durch Diffusionslöten an das Chipbefestigungslot 406/506 gebondet werden. Die entgegengesetzte (zweite) Fläche 409/509 der Chips 408/508 weist von der Metallfolie 402/502 fort und weist einen oder mehrere Anschlüsse 412/512, wie beispielsweise Bondkontaktstellen auf.
In den 4C und 5E wird überschüssiges Lot 406/506 von der Fläche 401/501 der Metallfolie 402/502, woran die Chips 408/508 diffusionsgelötet werden, beispielsweise unter Verwendung eines Ätzprozesses, entfernt. Der überschüssige Teil des nicht von den Chips 408/508 bedeckten Chipbefestigungslots 406/506 reagiert nicht als Teil des Diffusionslötprozesses mit den Chips 408/508, d.h. bondet nicht mit diesen. Daher können diese nicht reagierten Teile des Lots 406/506 von der Metallfolie 402/502 entfernt werden, nachdem die Chips 408/508 an die Metallfolie 402/502 diffusionsgelötet wurden und bevor die Chips 408/508 in einem elektrisch isolierenden Material eingeschlossen wurden.
In den 4D und 5F werden die Halbleiterchips 408/508 in ein elektrisch isolierendes Material 414/514 eingeschlossen, nachdem sie an die Metallfolie 402/502 diffusionsgelötet wurden. Gemäß einer Ausführungsform wird das elektrisch isolierende Material 414/514 durch einen Laminationsprozess verwirklicht, wie hier beispielsweise zuvor in Zusammenhang mit den 2C und 2D beschrieben wurde. Die bei einem Standardlaminationsprozess verwendeten Prepregs können beispielsweise durch strukturierte Laminate und Harzfilme (beispielsweise einen Bondfilm) ersetzt werden, welche die Komponenten aneinander bonden. Andere elektrisch isolierende Materialien 414/514 können verwendet werden, um die Halbleiterchips 408/508 einzuschließen, wie eine Gießmischung, Epoxidharz usw. In jedem Fall kann eine Metallschicht 416/516 wie beispielsweise einer Kupferschicht auf der Fläche 413/513 des elektrisch isolierenden Materials 414/514 bereitgestellt werden, welche vom Metallverbundsubstrat 400/500 abgewandt ist.
In den 4E und 5G werden erste Mikrodurchgangslochverbindungen 418/518 gebildet, die sich von den Anschlüssen 412/512 an der zweiten Fläche 409/509 der Chips 408/508 durch das elektrisch isolierende Material 414/514 zur Metallschicht 416/516 auf der Fläche 413/513 des elektrisch isolierenden Materials 414/514 erstrecken, die vom Metallverbundsubstrat 400/500 fortgewandt ist. Optionale zweite Mikrodurchgangslochverbindungen 420/520 erstrecken sich von der Metallfolie 402/502 durch das elektrisch isolierende Material 414/514 zur Metallschicht 416/516 auf der Fläche 413/513 des elektrisch isolierenden Materials 414/514, die vom Metallverbundsubstrat 400/500 abgewandt ist. Die Mikrodurchgangslochverbindungen 418/518, 420/520 können unter Verwendung standardmäßiger Photolithographie-, Ätz- und Laserbohrprozesse hergestellt werden, wie hier beispielsweise zuvor in Verbindung mit den 2E, 2F und 2G beschrieben wurde.
In den 4F und 5H wird die Metallschicht 404/504 des Metallverbundsubstrats 400/500 unter Verwendung standardmäßiger Photolithographie- und selektiver Ätzprozesse strukturiert. Die strukturierte Metallschicht 404/504 kann als Wärmesenken in den endgültigen Modulprodukten verwendet werden oder nach dem Strukturieren der Metallfolie 402/502 entfernt werden.
In den 4G und 51 wird die Metallschicht 416/516 auf der Fläche 413/513 des elektrisch isolierenden Materials 414/514, die vom Metallverbundsubstrat 400/500 abgewandt ist, beispielsweise unter Verwendung standardmäßiger Photolithographie- und selektiver Ätzprozesse strukturiert. Im Fall der nicht zuvor strukturierten Metallfolie 402/502 kann die Metallfolie 402/502 nun auch unter Verwendung der strukturierten Metallschicht 404/504 des Metallverbundsubstrats 400/500 als Maske strukturiert werden. Die strukturierte Metallschicht 404/504 des Metallverbundsubstrats 400/500 kann nach dem Strukturieren der Metallfolie 402/502 entfernt werden oder als Wärmesenkenstrukturen 422/522 verbleiben. Das elektrisch isolierende Material 414/514 kann entlang Oberflächengebieten, die von der Metallfolie 402/502 und den Metallschichten 404/504, 416, 516 frei sind, geteilt werden, um einzelne Module zu bilden, wie hier beispielsweise zuvor in Zusammenhang mit den 2J und 2K beschrieben wurde.
6, welche die 6A bis 6H einschließt, zeigt verschiedene Stufen einer weiteren Ausführungsform des in 3 dargestellten Diffusionslötverfahrens.
In 6A wird ein Metallverbundsubstrat 600 wie beispielsweise eines Cu/Al-Substrats bereitgestellt, das eine an einer Metallschicht 604 befestigte Metallfolie 602 aufweist. Die unter der Metallfolie 602 liegende Metallschicht 604 wird während des Herstellungsprozesses gemäß dieser Ausführungsform als ein vorläufiger Träger verwendet. Die Metallfolie 602 ist dünner als die Metallschicht 604 und umfasst ein anderes Material als diese. Beispielsweise kann die Metallschicht 604 eine Aluminiumschicht mit einer Dicke zwischen 50 µm und 200 µm sein und kann die Metallfolie 602 eine Kupferfolie mit einer Dicke zwischen 3 µm und 100 µm sein. Für die Metallfolie 602 können auch andere Materialien wie Nickellegierungen, wie beispielsweise NiAu oder NiCu, oder andere Metallmaterialien, die mit dem Diffusionslöten kompatibel sind, verwendet werden.
In 6B wird ein Chipbefestigungslot 606 auf die freigelegte Fläche 601 der Metallfolie 602 aufgebracht. Das Lotmaterial 606 kann beispielsweise Sn, In, Zn oder eine Lotlegierung, beispielsweise AuSn, SnAg, InAg, InSn oder SAC-Lot, eine J-Legierung oder ein anderes Metall oder eine andere Lotlegierung mit einem ausreichend niedrigen Schmelzpunkt sein. Zusätzlich zur Bedeckung der freigelegten Fläche 601 der Metallfolie 602 mit dem Lotmaterial 606 können ein oder mehrere zusätzliche Materialien (zur Vereinfachung der Darstellung nicht gezeigt) wie beispielsweise eines Klebstoffs, einer Nanopaste, eines Sintermaterials usw. auf die Fläche 601 der Metallfolie 602 aufgebracht werden.
In 6C wird das Chipbefestigungslot 606 beispielsweise unter Verwendung standardmäßiger Photolithographie- und Ätzprozesse strukturiert. Das strukturierte Chipbefestigungslot 606 kann als eine Hartmaske zur Strukturierung der Metallfolie 602 unterhalb des Lots 606 verwendet werden. Alternativ kann die Metallfolie 602 vor der Aufbringung des Lots 606 auf das Metallverbundsubstrat 600 strukturiert werden.
In 6D werden Halbleiterchips 608 (nur einer ist zur Erleichterung der Darstellung gezeigt) mit einer Rückseitenmetallisierung 610, wie beispielsweise Ti/Cu/Ag, Al/Ti/Cu/Ag oder Al/Ti/NiV/Ag, durch Diffusionslöten an das Chipbefestigungslot 606 gebondet, wie hier zuvor beschrieben wurde. Im Allgemeinen kann die Rückseitenmetallisierung 610 ein beliebiges geeignetes Materialsystem für das Löten aufweisen, einschließlich einer Kontaktschicht für das Bereitstellen eines elektrischen Kontakts mit einem Halbleitermaterial (beispielsweise Si, SiN, GaAs, GaN usw.), einer Sperrschicht (beispielsweise Ti, TiW, W usw.) und einer oder mehrerer funktioneller Schichten (Cu, Ni, Ag usw.) und einer oder mehrerer Schichten (beispielsweise Cu/Ag usw.) zum Bereitstellen einer elektrischen Kontaktbildung mit dem Chipbefestigungsmaterial 606. Die Chips 608 weisen Anschlüsse 612 auf, die auf der zweiten Fläche 609 der Chips 608 entgegengesetzt zur ersten Fläche 607 angeordnet sind. Die erste Fläche 607 der Chips wird an die Metallfolie 602 diffusionsgelötet. Die Metallfolie 602 kann vorab strukturiert werden, wie in 6D dargestellt ist, oder sie kann an diesem Punkt im Prozess unstrukturiert bleiben.
In 6E wird überschüssiges Lot 606 optional von der oberen Fläche 601 der Metallfolie 602 entfernt, beispielsweise unter Verwendung eines Ätzprozesses, wie hier zuvor in Zusammenhang mit den 4C und 5E beschrieben wurde.
In 6F können eine Aufbringung und eine Lamination mit einem Laminat 614 und einer oberseitigen Metallisierung 616 unter Verwendung standardmäßiger Aufbringungs- und Laminationsprozesse und -materialien ausgeführt werden, wie hier zuvor beispielsweise in Zusammenhang mit den 4D und 5F beschrieben wurde.
In 6G wird die Metallschicht 604 des Metallverbundsubstrats 600 beispielsweise mit einem selektiven Ätzprozess entfernt. Mikrodurchgangslochverbindungen 618, 620 werden auch beispielsweise unter Verwendung standardmäßiger Photolithographie-, Ätz-, Laserbohr- und Plattierungsprozesse gebildet, wie hier zuvor beispielsweise in Zusammenhang mit den 4E und 5G beschrieben wurde.
In 6H wird die oberseitige Metallschicht 616 auf dem elektrisch isolierenden Materiallaminat 614 beispielsweise unter Verwendung standardmäßiger Photolithographie- und selektiver Ätzprozesse strukturiert. Falls die Metallfolie 602 nicht vorab strukturiert wurde, kann sie während desselben Ätzprozesses durch Anwenden eines Photoresists als Maske strukturiert werden.
7 zeigt eine Schnittansicht einer Ausführungsform eines gemäß dem Verfahren aus 3 hergestellten Halbleitermoduls 700. Das Halbleitermodul 700 umfasst ein Metallverbundsubstrat 702 mit einer Metallschicht 704, wie beispielsweise einer Aluminiumschicht, die an einer ersten Fläche 705 einer strukturierten Metallfolie 706 wie beispielsweise einer Kupferfolie befestigt ist. Die strukturierte Metallfolie 706 weist eine zweite Fläche 707 entgegengesetzt zur ersten Fläche 705 auf und ist dünner als die Metallschicht 704. Beispielsweise kann die Metallschicht 704 eine Dicke zwischen 50 µm und 200 µm aufweisen und kann die Metallfolie 706 eine Dicke zwischen 3 µm und 100 µm aufweisen. Die Metallschicht 704 weist sich verjüngende Seitenwände 708 auf, die sich von der zweiten Fläche 707 der strukturierten Metallfolie 706 nach außen erstrecken.
Das Halbleitermodul 700 umfasst ferner wenigstens einen Halbleiterchip (Halbleiter-Die) 710, der gemäß dem Verfahren aus 3 an die zweite Fläche 707 der strukturierten Metallfolie 706 diffusionsgelötet ist. Das heißt, dass ein Chipbefestigungslot 712 auf die Fläche 707 der Metallfolie 706 aufgebracht wird, woran jeder der Chips 710 zu befestigen ist. Der Chip (die Chips) 710 wird (werden) dann unter einem Druck und einer Temperatur gegen die Metallfolie 706 gepresst, so dass jeder Chip 710 durch Phasen mit einem hohen Schmelzpunkt, die durch isotherme Verfestigung des Chipbefestigungslots 712 gebildet werden, an die Metallfolie 706 diffusionsgebondet wird, wie hier zuvor beschrieben wurde. Die Oberfläche jedes an die Metallfolie 706 diffusionsgelöteten Chips 710 kann eine Metallisierung 711 aufweisen, wie hier zuvor beschrieben wurde.
7 enthält eine Explosionsansicht der Grenzfläche zwischen einem Chip 710 und der Metallfolie 706 in einem Eckgebiet des Moduls 700. Gemäß dieser Ausführungsform werden nicht reagierte Teile 716 des Chipbefestigungslots 712 vor dem Diffusionslöten der Chips 710 an die Metallfolie 706 nicht von der Metallfolie 706 entfernt. Ein beliebiger Typ eines Halbleiterchips 710 kann an die Metallfolie 706 diffusionsgelötet werden, wie Leistungshalbleiterchips, wie beispielsweise Leistungs-MOSFETs oder IGBTs, ein oder mehrere Logikchips (beispielsweise Treiber, Steuereinrichtung) usw. Ein Laminat 718 wie FR4 wird an der zweiten Fläche 707 der strukturierten Metallfolie 706 befestigt. Eine strukturierte Metallschicht 720 wird auf dem Laminat 718 bereitgestellt. Das Laminat 718 schließt die Halbleiterchips 710 ein.
Die strukturierte Metallfolie 706 weist Seitenwände 722 auf, die sich vom Laminat 718 nach außen erstrecken. Die Seitenwände 722 der strukturierten Metallfolie 706 sind nicht mit dem Laminat 718 bedeckt und mit den Seitenwänden 708 der Metallschicht 704 des Metallverbundsubstrats 702 ausgerichtet. Das Laminat 718 weist einen Rand 724 auf, der sich zwischen den entgegengesetzten Hauptflächen 719, 721 des Laminats 718 erstreckt. Der Rand 724 des Laminats 718 ist nicht von Metall bedeckt.
Eine oder mehrere erste Mikrodurchgangslochverbindungen 726 können sich von Chipanschlüssen 728 an einer Fläche der Chips 710, die der strukturierten Metallfolie 706 entgegengesetzt ist, durch das Laminat 718 zur strukturierten Metallschicht 720 an der Fläche 719 des Laminats 718 erstrecken, die vom Metallverbundsubstrat 702 abgewandt ist. Die ersten Mikrodurchgangslochverbindungen 726 stellen Punkte eines externen elektrischen Kontakts für die Chipanschlüsse 728 an der Fläche der Chips 710 bereit, die dem Metallverbundsubstrat 702 entgegengesetzt ist.
Eine oder mehrere zweite Mikrodurchgangslochverbindungen 730 erstrecken sich von der strukturierten Metallfolie 706 durch das Laminat 718 zur strukturierten Metallschicht 720 auf der Fläche 719 des Laminats 718, die vom Metallverbundsubstrat 702 abgewandt ist. Die zweiten Mikrodurchgangslochverbindungen 730 stellen Punkte eines externen elektrischen Kontakts für Anschlüsse (falls bereitgestellt) an der Oberfläche der Chips 710, die an die Metallfolie 706 diffusionsgelötet sind, bereit. Falls einer oder mehrere der Chips 710 an dieser Fläche keinen Anschluss aufweist (beispielsweise im Fall lateraler Transistorchips), können die zweiten Mikrodurchgangslochverbindungen 730 fortgelassen werden. Die Metallschicht 704 des Metallverbundsubstrats 702 wirkt während des Betriebs der Chips 710 als Wärmesenke, welche Wärme von den Chips 710 durch die strukturierte Metallfolie 706 abführt.
8 zeigt eine Schnittansicht einer weiteren Ausführungsform eines gemäß dem Verfahren aus 3 hergestellten Halbleitermoduls 800. Die in 3 dargestellte Ausführungsform ähnelt der in 7 dargestellten Ausführungsform, die nicht reagierten Teile 716 des Chipbefestigungslots 712 werden jedoch vor dem Diffusionslöten der Chips 710 an die Metallfolie 706 von der Metallfolie 706 entfernt, wie in größeren Einzelheiten in der Explosionsansicht aus 8 gezeigt ist.
Räumlich relative Begriffe, wie „unter“, „unterhalb“, „niedriger“, „über“, „oberhalb“ und dergleichen, werden zur Erleichterung der Beschreibung verwendet, um die Positionierung eines Elements in Bezug auf ein zweites Element zu erklären. Diese Begriffe sollen verschiedene Orientierungen der Vorrichtung zusätzlich zu anderen Orientierungen als jenen, die in den Figuren dargestellt sind, umfassen. Ferner werden Begriffe, wie „erster“, „zweiter“ und dergleichen, auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sie sollten auch nicht als einschränkend angesehen werden. Gleiche Begriffe bezeichnen in der gesamten Beschreibung gleiche Elemente.
Hier sind die Begriffe „aufweisend“, „enthaltend“, „einschließend“, „umfassend“ und dergleichen nicht einschränkende Begriffe, welche das Vorhandensein erwähnter Elemente oder Merkmale angeben, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „ein“, „eine“, „eines“ und „der/die/das“ sollen, sofern der Zusammenhang nichts anderes klar angibt, den Plural sowie den Singular einschließen.

Claims

Verfahren zur Herstellung von Halbleitermodulen, welches umfasst: Bereitstellen eines Metallverbundsubstrats (102, 200, 400, 500, 600, 702) mit einer an einer Metallschicht (104, 204, 404, 504, 604, 704) befestigten Metallfolie (106, 202, 402, 502, 602, 706), wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst; Befestigen einer ersten Fläche von mehreren Halbleiterchips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor dem Strukturieren der Metallfolie; Einschließen der an der Metallfolie befestigten Halbleiterchips in ein elektrisch isolierendes Material (112, 212, 414, 514, 614, 718); Strukturieren der Metallschicht und der Metallfolie, nachdem die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind; und Teilen des elektrisch isolierenden Materials entlang den Oberflächengebieten, die von der Metallfolie (106, 202, 402, 502, 602, 706) und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind, um einzelne Module zu bilden.
Verfahren nach Anspruch 1, wobei die Metallschicht (104, 204, 404, 504, 604, 704) eine Al-Schicht mit einer Dicke zwischen 50 µm und 200 µm ist und die Metallfolie (106, 202, 402, 502, 602, 706) eine Cu-Folie mit einer Dicke zwischen 3 µm und 100 µm ist.
Verfahren nach Anspruch 1 oder 2, wobei beim Befestigen der ersten Fläche der Chips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor der Strukturierung der Metallfolie die erste Fläche der Chips (110, 206, 408, 508, 608, 710) an die Metallfolie diffusionsgelötet wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei beim Befestigen der ersten Fläche der Chips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor der Strukturierung der Metallfolie die erste Fläche der Chips an die Metallfolie gelötet, gesintert oder geklebt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Befestigen der ersten Fläche der Chips (110, 206, 408, 508, 608, 710) an der Metallfolie (106, 202, 402, 502, 602, 706) vor der Strukturierung der Metallfolie umfasst: Beschichten einer Fläche der Metallfolie (106, 202, 402, 502, 602, 706), die der Metallschicht entgegengesetzt ist, mit Lot, das einen niedrigeren Schmelzpunkt aufweist als die Metallfolie (106, 202, 402, 502, 602, 706)und die Metallschicht (104, 204, 404, 504, 604, 704); und Diffusionslöten der ersten Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie (106, 202, 402, 502, 602, 706)durch das Lot, einschließlich einer isothermen Verfestigung des Lots zu Phasen mit einem hohen Schmelzpunkt.
Verfahren nach Anspruch 5, welches ferner umfasst: Entfernen nicht reagierter Teile des Lots von der Metallfolie, nachdem die erste Fläche der Halbleiterchips an die Metallfolie diffusionsgelötet wurde und bevor die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das elektrisch isolierende Material (112, 212, 414, 514, 614, 718) ein Laminat (614, 718) ist.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Strukturieren der Metallschicht (104, 204, 404, 504, 604, 704) und der Metallfolie, nachdem die Halbleiterchips (110, 206, 408, 508, 608, 710) mit dem elektrisch isolierenden Material eingeschlossen wurden, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind, umfasst: Maskieren der Metallschicht, so dass Gebiete der Metallschicht (104, 204, 404, 504, 604, 704) freigelegt werden; Entfernen der freigelegten Gebiete der Metallschicht, so dass Gebiete der Metallfolie freigelegt werden; und Entfernen der freigelegten Gebiete der Metallfolie (106, 202, 402, 502, 602, 706) unter Verwendung der restlichen Metallschicht als Maske.
Verfahren nach einem der vorhergehenden Ansprüche, welches ferner umfasst: Bilden einer oder mehrerer erster Verbindungen (122, 222, 418, 518, 618, 726), die sich von einer zweiten Fläche der Chips (110, 206, 408, 508, 608, 710) entgegengesetzt zur ersten Fläche durch das elektrisch isolierende Material zu einer strukturierten Metallschicht (104, 204, 404, 504, 604, 704) auf einer Fläche des elektrisch isolierenden Materials, die vom Metallverbundsubstrat (102, 200, 400, 500, 600, 702) abgewandt ist, erstrecken; und Bilden einer oder mehrerer zweiter Verbindungen (122, 420, 520, 620, 730), die sich von der Metallfolie (106, 202, 402, 502, 602, 706) durch das elektrisch isolierende Material zur strukturierten Metallschicht (104, 204, 404, 504, 604, 704) auf der Fläche des elektrisch isolierenden Materials, die vom Metallverbundsubstrat abgewandt ist, erstrecken.
Halbleitermodul, welches umfasst: ein Metallverbundsubstrat (102, 200, 400, 500, 600, 702) mit einer an einer ersten Fläche einer strukturierten Metallfolie befestigten Metallschicht (104, 204, 404, 504, 604, 704), wobei die strukturierte Metallfolie eine zweite Fläche aufweist, die der ersten Fläche entgegengesetzt ist und dünner als die Metallschicht (104, 204, 404, 504, 604, 704) ist, wobei die Metallschicht sich verjüngende Seitenwände (225, 708) aufweist, die sich von der ersten Fläche der strukturierten Metallfolie nach außen erstrecken; wenigstens einen Halbleiterchip mit einer an der zweiten Fläche der strukturierten Metallfolie befestigten ersten Fläche; eine dielektrische Schicht (112, 212, 414, 514, 614, 718), die an der zweiten Fläche der strukturierten Metallfolie (106, 202, 402, 502, 602, 706) befestigt ist und den wenigstens einen Halbleiterchip einschließt; und eine strukturierte Metallschicht (104, 204, 404, 504, 604, 704) auf einer Fläche der dielektrischen Schicht (112, 212, 414, 514, 614, 718), die vom Metallverbundsubstrat abgewandt ist, wobei die strukturierte Metallfolie (106, 202, 402, 502, 602, 706) Seitenwände aufweist, die sich von der dielektrischen Schicht nach außen erstrecken, wobei die Seitenwände der strukturierten Metallfolie nicht von der dielektrischen Schicht (112, 212, 414, 514, 614, 718) bedeckt sind und mit den Seitenwänden der Metallschicht des Metallverbundsubstrats ausgerichtet sind, wobei die dielektrische Schicht einen Rand aufweist, der sich zwischen entgegengesetzten ersten und zweiten Hauptflächen der dielektrischen Schicht erstreckt, wobei der Rand der dielektrischen Schicht nicht von Metall bedeckt ist.
Halbleitermodul nach Anspruch 10, welches ferner umfasst: eine oder mehrere erste Verbindungen (122, 222, 418, 518, 618, 726), die sich von einer zweiten Fläche des wenigstens einen Halbleiterchips (110, 206, 408, 508, 608, 710) entgegengesetzt zur ersten Fläche durch die dielektrische Schicht (112, 212, 414, 514, 614, 718) zur strukturierten Metallschicht (104, 204, 404, 504, 604, 704) auf der Fläche der dielektrischen Schicht, die vom Metallverbundsubstrat abgewandt ist, erstrecken.
Halbleitermodul nach Anspruch 11, welches ferner umfasst: eine oder mehrere zweite Verbindungen (122, 420, 520, 620, 730), die sich von der strukturierten Metallfolie (106, 202, 402, 502, 602, 706) durch die dielektrische Schicht (112, 212, 414, 514, 614, 718) zur strukturierten Metallschicht (104, 204, 404, 504, 604, 704) auf der Fläche der dielektrischen Schicht, die vom Metallverbundsubstrat (102, 200, 400, 500, 600, 702) abgewandt ist, erstrecken.
Verfahren zum Befestigen von Halbleiterchips an einem Metallverbundsubstrat, welches umfasst: Bereitstellen eines Metallverbundsubstrats (102, 200, 400, 500, 600, 702) mit einer an einer Metallschicht (104, 204, 404, 504, 604, 704) befestigten Metallfolie (106, 202, 402, 502, 602, 706), wobei die Metallfolie dünner als die Metallschicht ist und ein anderes Material als diese umfasst; Beschichten einer Fläche der Metallfolie entgegengesetzt zur Metallschicht mit Lot (210, 506, 606), das einen niedrigeren Schmelzpunkt aufweist als die Metallfolie (106, 202, 402, 502, 602, 706) und die Metallschicht (104, 204, 404, 504, 604, 704); Löten einer ersten Fläche von mehreren Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie durch das Lot, einschließlich einer isothermen Verfestigung des Lots zu Phasen mit einem hohen Schmelzpunkt; und Einschließen der Halbleiterchips (110, 206, 408, 508, 608, 710) in ein elektrisch isolierendes Material, nachdem die erste Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie (106, 202, 402, 502, 602, 706) diffusionsgelötet wurde.
Verfahren nach Anspruch 13, welches ferner umfasst: Aufbringen von einer oder mehreren von einer Lotpastenschicht, einer Sinterschicht, einer Lotpaste und Klebstoff auf die Fläche der Metallfolie entgegengesetzt zur Metallschicht (104, 204, 404, 504, 604, 704), bevor die erste Fläche der Halbleiterchips an die Metallfolie (106, 202, 402, 502, 602, 706) diffusionsgelötet wird.
Verfahren nach Anspruch 13 oder 14, welches ferner umfasst: Entfernen nicht reagierter Teile des Lots (210, 506, 606) von der Metallfolie, nachdem die erste Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie diffusionsgelötet wurde und bevor die Halbleiterchips in das elektrisch isolierende Material eingeschlossen wurden.
Verfahren nach einem der Ansprüche 13 bis 15, welches ferner umfasst: Aufbringen einer Metallisierung auf die erste Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710), bevor die erste Fläche der Halbleiterchips an die Metallfolie (106, 202, 402, 502, 602, 706) diffusionsgelötet wird.
Verfahren nach einem der Ansprüche 13 bis 16, welches ferner umfasst: Strukturieren der Metallschicht und der Metallfolie (106, 202, 402, 502, 602, 706), so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie und der Metallschicht frei sind; und Teilen des elektrisch isolierenden Materials entlang den Oberflächengebieten, die von der Metallfolie und der Metallschicht (104, 204, 404, 504, 604, 704) frei sind, um einzelne Module zu bilden.
Verfahren nach Anspruch 17, wobei das Strukturieren der Metallschicht und der Metallfolie, so dass Oberflächengebiete des elektrisch isolierenden Materials von der Metallfolie und der Metallschicht frei sind, umfasst: Maskieren der Metallschicht (104, 204, 404, 504, 604, 704), nachdem die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden, so dass Gebiete der Metallschicht freigelegt werden, Entfernen der freigelegten Gebiete der Metallschicht, so dass Gebiete der Metallfolie (106, 202, 402, 502, 602, 706) freigelegt werden, und Entfernen der freigelegten Gebiete der Metallfolie unter Verwendung der restlichen Metallschicht (104, 204, 404, 504, 604, 704) als Maske.
Verfahren nach einem der Ansprüche 13 bis 18, welches ferner umfasst: Strukturieren des Lots (210, 506, 606), bevor die erste Fläche der Halbleiterchips an die Metallfolie (106, 202, 402, 502, 602, 706) diffusionsgelötet wird.
Verfahren nach Anspruch 19, welches ferner umfasst: Strukturieren der Metallfolie (106, 202, 402, 502, 602, 706) unter Verwendung des strukturierten Lots (210, 506, 606) als Maske, bevor die erste Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie diffusionsgelötet wird.
Verfahren nach Anspruch 20, welches ferner umfasst: Entfernen nicht reagierter Teile des strukturierten Lots (210, 506, 606) von der Metallfolie (106, 202, 402, 502, 602, 706), nachdem die erste Fläche der Halbleiterchips (110, 206, 408, 508, 608, 710) an die Metallfolie diffusionsgelötet wurde und bevor die Halbleiterchips (110, 206, 408, 508, 608, 710) in das elektrisch isolierende Material eingeschlossen wurden.
Verfahren nach einem der Ansprüche 13 bis 21, welches ferner umfasst: Entfernen der Metallschicht (104, 204, 404, 504, 604, 704) von der Metallfolie (106, 202, 402, 502, 602, 706), nachdem die erste Fläche der Chips an die Metallfolie diffusionsgelötet wurde und die Halbleiterchips (110, 206, 408, 508, 608, 710) mit dem elektrisch isolierenden Material eingeschlossen wurden.
Verfahren nach einem der Ansprüche 13 bis 22, wobei die Metallschicht (104, 204, 404, 504, 604, 704) eine Al-Schicht mit einer Dicke zwischen 50 µm und 200 µm ist und wobei die Metallfolie (106, 202, 402, 502, 602, 706) eine Cu-Folie mit einer Dicke zwischen 3 µm und 100 µm ist.