DE102009044561B4 - Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers - Google Patents

Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers Download PDF

Info

Publication number
DE102009044561B4
DE102009044561B4 DE200910044561 DE102009044561A DE102009044561B4 DE 102009044561 B4 DE102009044561 B4 DE 102009044561B4 DE 200910044561 DE200910044561 DE 200910044561 DE 102009044561 A DE102009044561 A DE 102009044561A DE 102009044561 B4 DE102009044561 B4 DE 102009044561B4
Authority
DE
Germany
Prior art keywords
post
slot
encapsulant
carrier
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE200910044561
Other languages
English (en)
Other versions
DE102009044561A1 (de
Inventor
Chau Fatt Chiang
Hsieh Ting Kuek
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102009044561A1 publication Critical patent/DE102009044561A1/de
Application granted granted Critical
Publication of DE102009044561B4 publication Critical patent/DE102009044561B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83856—Pre-cured adhesive, i.e. B-stage adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiter-Package, umfassend: Bereitstellen eines Trägers; Ausbilden eines Pfostenschlitzes und eines Anschlussschlitzes in dem Träger; Abscheiden eines Pfostens in dem Pfostenschlitz; Abscheiden eines Anschlusses in dem Anschlussschlitz; Ausbilden eines Kapselungsmittelschlitzes in dem Träger, wobei sich der Pfosten erstreckt in und angeordnet ist innerhalb einer Peripherie des Kapselungsmittelschlitzes und sich der Anschluss in den Kapselungsmittelschlitz erstreckt; mechanisches Anbringen eines Halbleiterchips an den Pfosten; elektrisches Verbinden des Chips mit dem Anschluss; Abscheiden eines Kapselungsmittels in dem Kapselungsmittelschlitz; und Entfernen des Trägers von dem Anschluss.

Description

  • Die vorliegende Erfindung bezieht sich allgemein auf die Halbleiterkapselung und insbesondere auf ein Verfahren zum Herstellen eines Halbleiter-Package, das einen Chip, einen Anschluss und ein Kapselungsmittel enthält, unter Verwendung eines Trägers.
  • Halbleiterchips enthalten Eingangs-/Ausgangspads (Eingangs-/Ausgangskontaktflächen), die elektrisch an eine externe Schaltungsanordnung wie etwa Anschlüsse angeschlossen sind, um als Teil eines Elektroniksystems zu fungieren. Die Anschlüsse sind in der Regel ein Anschlussarray (Anschlussanordnung) wie etwa ein Systemträger (Leadframe). Die elektrischen Verbindungen zwischen dem Chip und den Anschlüssen werden oftmals durch Drahtbonden, automatisches Filmbonden (TAB – Tape Automated Bonding) oder Flip-Chip-Bonden erreicht.
  • Halbleiter-Packages enthalten in der Regel den Chip, die Anschlüsse, die elektrischen Verbindungen und ein Kapselungsmittel. Die Anschlüsse verlaufen durch das Kapselungsmittel und sind der äußeren Umgebung zur elektrischen Verbindung zu einem Substrat wie etwa einer gedruckten Leiterplatte (PCB – Printed Circuit Board) exponiert, und das Kapselungsmittel schützt den Chip vor der externen Umgebung, um Zuverlässigkeit und Leistung sicherzustellen.
  • Halbleiter-Packages werden oftmals als mit Anschlussdrähten versehene oder drahtlose Packages (Leaded/Leadless Package) bezeichnet. Bei mit Anschlussdrähten versehenen Packages stehen die Anschlüsse (oder Anschlussdrähte) von dem Kapselungsmittel vor, wohingegen bei drahtlosen Packages die Anschlüsse auf das Kapselungsmittel ausgerichtet sind. Beispielsweise enthalten BGA Packages (Ball Grid Array) ein Array von Lötkugeln zum Postieren auf entsprechenden Metallbahnen auf einer gedruckten Leiterplatte, und LGA-Packages (Land Grid Array) enthalten ein Array von Kontaktpads (Kontaktflächen), die entsprechende Lötbahnen auf einer gedruckten Leiterplatte aufnehmen.
  • Halbleiter-Packages werden in der Regel mit einem Prozess hergestellt, der für mit Anschlussdrähten versehene oder drahtlose Packages reserviert ist. Ein Prozess, der sowohl mit Anschlussdrähten versehene als auch drahtlose Packages auf zuverlässige und zweckmäßige Weise liefert, ist höchst wünschenswert.
  • Die Druckschrift US 2005/0 218 499 A1 offenbart ein Verfahren zum Herstellen einer Vielzahl von drahtlosen Halbleiter-Packages. Ein bereitgestellter Metallträger weist eine Vielzahl von Packaging-Einheiten mit Kontaktflächen auf, wobei eine Vielzahl von Trennstrassen zwischen den Packaging-Einheiten angeordnet sind. Eine Mehrzahl von Chips ist auf den Packaging-Einheiten des Metallträgers angeordnet und elektrisch mit den Kontaktflächen verbunden. Eine Mehrzahl von Vergussmassen ist auf den Packaging-Einheiten ausgebildet, um die Chips zu verkapseln, wobei die Trennstrassen freiliegend bleiben. Nachdem der Metallträger weggeätzt wurde, können die Vergussmassen auf einfache Weise ohne Sägen oder Stanzen getrennt werden.
  • Die Druckschrift JP 2001-319 995 A offenbart ein Verfahren, bei dem eine in einem Siliziumsubstrat eingebettete haftvermittelnde Elektrode und eine abnehmbare Elektrode ausgebildet werden. Ein Halbleiterchip wird an die haftvermittelnde Elektrode gebondet, eine Elektrode des Halbleiterchips wird elektrisch mit der abnehmbaren Elektrode verbunden, und eine Abdeckung wird durch ein isolierendes Harz bereitgestellt, um das Siliziumsubstrat von einer hinteren Oberfläche zu entfernen.
  • Die Druckschrift US 2004/0 115 862 A1 offenbart ein Packaging-Verfahren mit den folgenden Schritten. Ein Träger mit einer oberen Fläche und einer unteren Fläche wird bereitgestellt. Eine Fotolackschicht wird auf der oberen Oberfläche des Trägers ausgebildet. Eine Mehrzahl von Fotolacköffnungen werden in der Fotolackschicht ausgebildet, um den Träger freizulegen. Eine Vielzahl von mit den Fotolacköffnungen verbundenen Öffnungen werden in dem Träger ausgebildet. Ein Band wird auf der unteren Oberfläche des Trägers befestigt. Ein Körper wird in die Öffnungen des Trägers gefüllt. Ein Chip wird auf die obere Fläche des Trägers montiert und elektrisch damit verbunden. Schließlich wird das Band von der unteren Oberfläche des Trägers entfernt.
  • Die Druckschrift US 5 891 758 A offenbart ein Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Anbringen eines Halbleiterchips auf einer Halteplatte mit darauf ausgebildeten Aussparungen; Anbringen von Elektrodenelementen an den Aussparungen, wobei die Elektrodenelemente getrennt von dem Halbleiterelement ausgebildet sind; elektrisches Verbinden von Elektrodenanschlussflächen auf dem Halbleiterchip mit den Elektrodenelementen; Ausbilden eines Harzgehäuses zum Abdichten des Halbleiterchips an der Halteplatte unter Verwendung eines Dies, wobei die Halteplatte als ein Teil des Dies dient; Trennen des Harzgehäuses einschließlich der Elektrodenelemente von der Halteplatte.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein verbessertes Verfahren zum Herstellen eines Halbleiter-Package anzugeben, das insbesondere eine hohe Leistung, hohe Zuverlässigkeit, geringe Dicke und niedrige Herstellungskosten aufweist und das insbesondere ohne Weiteres als ein mit Anschlussdrähten versehenes und drahtloses Package bereitgestellt wird.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Die vorliegende Erfindung liefert ein Verfahren zum Herstellen eines Halbleiter-Package (oder Halbleitergehäuse oder Halbleiterkapselung), das folgendes beinhaltet: Bereitstellen eines Trägers, Ausbilden eines Pfostenschlitzes und eines Anschlussschlitzes in dem Träger, Abscheiden eines Pfostens (oder Ständer, Stütze, Halterung) in dem Pfostenschlitz, Abscheiden eines Anschlusses in dem Anschlussschlitz, Ausbilden eines Kapselungsmittelschlitzes in dem Träger, wobei sich der Pfosten erstreckt in und angeordnet ist innerhalb einer Peripherie des Kapselungsmittelschlitzes und sich der Anschluss in den Kapselungsmittelschlitz erstreckt, mechanisches Anbringen eines Halbleiterchips an den Pfosten, elektrisches Verbinden des Chips mit dem Anschluss, Abscheiden eines Kapselungsmittels in dem Kapselungsmittelschlitz und Entfernen des Trägers von dem Anschluss.
  • Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich angesichts der ausführlichen Beschreibung, die folgt.
  • Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen umfassender beschrieben. Es zeigen:
  • 1A bis 1N Querschnittsansichten eines Verfahrens zum Herstellen eines Halbleiter-Package gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2A bis 2N Draufsichten, die jeweils den 1A bis 1N entsprechen;
  • 3A bis 3N Bodenansichten, die jeweils den 1A bis 1N entsprechen;
  • 4A bis 4N Querschnittsansichten eines Verfahrens zum Herstellen eines Halbleiter-Package gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 5A bis 5N Draufsichten, die jeweils den 4A bis 4N entsprechen; und
  • 6A bis 6N Bodenansichten, die jeweils den 4A bis 4N entsprechen.
  • In der folgenden Beschreibung werden die bevorzugten Ausführungsformen der vorliegenden Erfindung beschrieben. Es ist für den Fachmann jedoch offensichtlich, dass die vorliegende Erfindung ohne solche Details praktiziert werden kann. Einige der Details werden nicht ausführlich beschrieben, um nicht die vorliegende Erfindung zu verschleiern.
  • Die 1A bis 1N, 2A bis 2N und 3A bis 3N sind Querschnittsansichten, Draufsichten bzw. Bodenansichten eines Verfahrens zum Herstellen eines Halbleiter-Package gemäß einer ersten Ausführungsform der vorliegenden Erfindung. In der ersten Ausführungsform ist das Halbleiter-Package ein mit Anschlussdrähten versehenes Package.
  • Die 1A, 2A und 3A sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht eines Trägers 110, der ein Kupferrahmen ist, der gegenüberliegende obere und untere Hauptflächen 112 und 114 enthält. Der Träger 110 besitzt eine Dicke (zwischen den Oberflächen 112 und 114) von 125 Mikrometern.
  • Die obere Oberfläche 112 weist in die Aufwärtsrichtung, die untere Oberfläche 114 weist in die Abwärtsrichtung, und die Oberflächen 112 und 114 erstrecken sich seitlich in der horizontalen Richtung orthogonal zu der Aufwärts- und Abwärtsrichtung. Somit erstreckt sich die Höhe (Dicke) in der (vertikalen) Aufwärts- und Abwärtsrichtung, und die Länge und Breite erstrecken sich in seitlichen (horizontalen) Richtungen, die orthogonal zu der Aufwärts- und Abwärtsrichtung und zueinander verlaufen. Gleichermaßen verläuft die Höhe in den Querschnittsansichten nach oben und unten, die Länge verläuft in den Querschnittsansichten, Draufsichten und Bodenansichten seitlich von links nach rechts, und die Breite verläuft in den Draufsichten und Bodenansichten seitlich von oben nach unten.
  • Die 1B, 2B und 3B sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht von auf dem Träger 110 ausgebildeten Fotoresistschichten (Fotowiderstandschichten) 116 und 118. Die Fotoresistschichten 116 und 118 sind auf Oberflächen 112 bzw. 114 abgeschieden. Danach wird die Fotoresistschicht 116 unter Verwendung eines Retikels strukturiert, so dass sie eine Pfostenschlitzöffnung 120 und eine Anschluss-Schlitzöffnung 122 enthält, die separate beabstandete Abschnitte der oberen Oberfläche 112 selektiv exponieren, und die Fotoresistschicht 118 bleibt unstrukturiert und bedeckt die untere Oberfläche 114.
  • Die Fotoresistschichten 116 und 118 weisen eine Dicke von 10 Mikrometern auf, die Pfostenschlitzöffnung 120 weist eine Länge und Breite von 600 × 800 Mikrometern auf, die Anschluss-Schlitzöffnung 122 weist eine Länge und Breite von 400 × 200 Mikrometern auf, und die Pfostenschlitzöffnung 120 und die Anschluss-Schlitzöffnung 122 sind um 250 Mikrometer seitlich voneinander beabstandet.
  • Die 1C, 2C und 3C sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des im Träger 110 ausgebildeten Pfostenschlitzes 124 und Anschlussschlitzes 126. Der Pfostenschlitz 124 und der Anschlussschlitz 126 werden ausgebildet, indem eine vorderseitige nasschemische Ätzung durch Öffnungen 120 bzw. 122 auf die exponierten Abschnitte der oberen Oberfläche 112 angewendet wird, wobei die Fotoresistschicht 116 als eine Ätzmaske und die Fotoresistschicht 118 als eine rückseitige Schutzmaske verwendet wird. Eine nicht gezeigte Sprühdüse sprüht das nasschemische Ätzmittel auf die Fotoresistschicht 116 und in die Öffnungen 120 und 122. Die nasschemische Ätzung ist hochselektiv für Kupfer und ätzt 75 Mikrometer in den Träger 110. Folglich erstrecken sich der Pfostenschlitz 124 und der Anschlussschlitz 126 von der oberen Oberfläche 112 in, aber nicht durch, den Träger 110.
  • Der Pfostenschlitz 124 weist eine Länge und Breite von 600 × 800 Mikrometern und eine Tiefe von 75 Mikrometern auf, der Anschlussschlitz 126 weist eine Länge und Breite von 400 × 200 Mikrometern und eine Tiefe von 75 Mikrometern auf, und der Pfostenschlitz 124 und der Anschlussschlitz 126 sind um 50 Mikrometer vertikal von der unteren Oberfläche 114 und um 250 Mikrometer seitlich voneinander beabstandet.
  • Die 1D, 2D und 3D sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des im Pfostenschlitz 124 ausgebildeten Pfostens 130 und des im Anschlussschlitz 126 ausgebildeten Anschlusses 132.
  • Der Pfosten 130 und der Anschluss 132 bestehen aus einer auf den Träger 110 elektrochemisch abgeschiedenen Nickelschicht und einer auf die Nickelschicht elektrochemisch abgeschiedenen Silberschicht. Die Nickelschicht kontaktiert den Träger 110 und die Silberschicht und ist dazwischen geschichtet, die Silberschicht kontaktiert die Nickelschicht und ist vom Träger 110 beabstandet. Somit ist die Nickelschicht unter der Silberschicht vergraben und die Silberschicht ist exponiert. Der Pfosten 130 und der Anschluss 132 weisen eine Dicke von 75 Mikrometern auf. Insbesondere weist die Nickelschicht eine Dicke von 70 Mikrometern auf, und die Silberschicht weist eine Dicke von 5 Mikrometern auf. Aus Gründen der Zweckmäßigkeit der Darstellung sind die Nickel- und Silberschicht als eine einzelne Schicht gezeigt.
  • Der Pfosten 130 und der Anschluss 132 werden durch eine elektrochemische Abscheidungsoperation gleichzeitig ausgebildet, wobei die Fotoresistschicht 116 als eine Abscheidungsmaske und die Fotoresistschicht 118 als eine rückseitige Schutzmaske verwendet wird. Somit exponiert die Pfostenschlitzöffnung 120 den Pfostenschlitz 124 und die Anschluss-Schlitzöffnung 122 exponiert den Anschlussschlitz 126. Ein nicht gezeigter Abscheidungsbus wird mit dem Träger 110 verbunden, Strom wird von einer externen Stromquelle an den Abscheidungsbus angelegt, und der Träger 110 wird in eine elektrolytische Nickelplattierungslösung eingetaucht. Dadurch elektroplattiert die Nickelschicht auf dem Träger 110 im Pfostenschlitz 124 und im Anschlussschlitz 126. Die Nickelelektroabscheidungsoperation wird fortgesetzt, bis die Nickelschicht die gewünschte Dicke aufweist. Danach wird die Struktur aus der elektrolytischen Nickelabscheidungslösung entfernt und in eine elektrolytische Silberabscheidungslösung eingetaucht, während Strom an den Abscheidungsbus angelegt wird, um die Silberschicht auf die Nickelschicht elektrochemisch abzuscheiden. Die Silberelektroabscheidungsoperation wird fortgesetzt, bis die Silberschicht die gewünschte Dicke aufweist. Danach wird die Struktur aus der elektrolytischen Silberabscheidungslösung entfernt und in destilliertem Wasser gespült.
  • Der Pfosten 130 weist eine Länge und Breite von 600 × 800 Mikrometern und eine Tiefe von 75 Mikrometern auf, der Anschluss 132 weist eine Länge und Breite von 400 × 200 Mikrometern und eine Tiefe von 75 Mikrometern auf, und der Pfosten 130 und der Anschluss 132 sind um 50 Mikrometer vertikal von der unteren Oberfläche 114 und um 250 Mikrometer seitlich voneinander beabstandet.
  • Der Pfosten 130 füllt den Pfostenschlitz 124 und befindet sich darin, der Anschluss 132 füllt den Anschlussschlitz 126 und befindet sich darin, und der Pfosten 130 und der Anschluss 132 sind koplanar mit der oberen Oberfläche 112 und miteinander.
  • Die 1E, 2E und 3E sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Trägers 110, des Pfostens 130 und des Anschlusses 132 nach dem Entfernen der Fotoresistschichten 116 und 118 von dem Träger 110.
  • Die 1F, 2F und 3F sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht der auf dem Träger 110 ausgebildeten Fotoresistschichten 134 und 136. Die Fotoresistschichten 134 und 136 werden auf den Oberflächen 112 bzw. 114 abgeschieden. Danach wird die Fotoresistschicht 134 unter Verwendung eines Retikels strukturiert, so dass sie eine Kapselungsmittelschlitzöffnung 138 enthält, die die obere Oberfläche 112, den Pfosten 130 und den Anschlussabschnitt 132A des Anschlusses 132 selektiv exponiert und den Anschlussabschnitt 132B des Anschlusses 132 bedeckt, und die Fotoresistschicht 136 bleibt unstrukturiert und bedeckt die untere Oberfläche 114.
  • Die Fotoresistschichten 134 und 136 weisen eine Dicke von 10 Mikrometern auf, und die Kapselungsmittelschlitzöffnung 138 weist eine Länge und Breite von 1500 × 1200 Mikrometern auf.
  • Die 1G, 2G und 3G sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des im Träger 110 ausgebildeten Kapselungsmittelschlitzes 140. Der Kapselungsmittelschlitz 140 wird ausgebildet, indem eine vorderseitige nasschemische Ätzung auf die exponierten Abschnitte der oberen Oberfläche 112, des Pfostens 130 und des Anschlusses 132 durch die Kapselungsmittelschlitzöffnung 138 angewendet wird, wobei die Fotoresistschicht 134 als eine Ätzmaske und die Fotoresistschicht 136 als eine rückseitige Schutzmaske verwendet wird. Eine nicht gezeigte Sprühdüse sprüht das nasschemische Ätzmittel auf die Fotoresistschicht 134 und in die Kapselungsmittelschlitzöffnung 138. Die nasschemische Ätzung ist hochselektiv für Kupfer bezüglich Nickel und Silber und ätzt 75 Mikrometer in den Träger 110, ohne dass der Pfosten 130 und der Anschluss 132 nennenswert beeinflusst werden. Dadurch erstreckt sich der Kapselungsschlitz 140 von der oberen Oberfläche 112 in, aber nicht durch, den Träger 110.
  • Der Kapselungsschlitz 140 weist eine Länge und Breite von 1500 × 1200 Mikrometern und eine Tiefe von 75 Mikrometern auf. Somit besitzt der Kapselungsmittelschlitz 140 eine rechteckige Peripherie von 1500 × 1200 Mikrometern, die einen seitlichen Flächeninhalt von 1 800 000 Quadratmikrometern definiert. Der Pfosten 130 ist mittig innerhalb des Kapselungsmittelschlitzes 140 angeordnet, seine obere und seitliche Oberfläche sind exponiert und seine untere Oberfläche geht weiter, um den Träger 110 zu kontaktieren. Der Anschluss 132 erstreckt sich in den und außerhalb des Kapselungsmittelschlitzes 140. Insbesondere befindet sich der Anschlussabschnitt 132A innerhalb des Kapselungsmittelschlitzes 140, seine obere und seitliche Oberfläche sind exponiert und seine untere Oberfläche geht weiter, um den Träger 110 zu kontaktieren, und der Anschlussabschnitt 132B befindet sich außerhalb des Kapselungsmittelschlitzes 140 und ist nicht exponiert. Anschlussabschnitte 132A und 132B weisen eine Länge und Breite von 200 × 200 Mikrometern auf, sind zusammenhängend und integral miteinander und befinden sich nebeneinander an der Peripherie des Kapselungsmittelschlitzes 140.
  • Die 1H, 2H und 3H sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Trägers 110, des Pfostens 130 und des Anschlusses 132 nach dem Entfernen der Fotoresistschichten 134 und 136 von dem Träger 110. Der Kapselungsmittelschlitz 140 ist in der Draufsicht gestrichelt gezeigt.
  • Die 1I, 2I und 3I sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des auf dem Pfosten 130 ausgebildeten Klebers 142.
  • Der Kleber 142 wird unter Verwendung von Siebdruck als ungehärtetes Epoxid (A-Zustand) auf dem Pfosten 130 abgeschieden. Während des Siebdrucks wird eine nicht gezeigte Schablone auf dem Träger 110 platziert, eine Schablonenöffnung wird auf den Pfosten 130 ausgerichtet, und dann schiebt eine nicht gezeigte Rakel das ungehärtete Epoxid entlang der Oberfläche der Schablone gegenüber dem Träger 110, durch die Schablonenöffnung und auf dem Pfosten 130, aber nicht in den Kapselungsmittelschlitz 140. Das ungehärtete Epoxid ist bei Raumtemperatur ausreichend nachgiebig, so dass es sich so gut wie an jede Form anpasst.
  • Die 1J, 2J und 3J sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht eines durch den Kleber 142 mechanisch am Pfosten 130 angebrachten Halbleiterchips 144.
  • Der Chip 144 wird auf dem Kleber 142 (der immer noch ungehärtetes Epoxid ist) platziert, wobei ein nicht gezeigter Greiferkopf verwendet wird, der geringen Druck ausübt, den Chip 144 kurz gegen den Kleber 142 hält und den Chip 144 dann freigibt. Somit bringt der Kleber 142 den Chip 144 lose am Pfosten 130 an. Danach wird der Kleber 142 auf eine relativ niedrige, aber höhere Temperatur wie etwa 250°C erhitzt, um das ungehärtete Epoxid in gehärtetes Epoxid umzuwandeln (C-Zustand), das den Chip 144 mechanisch starr am Pfosten 130 befestigt.
  • Der Kleber 142 ist ein Die-Attach-Epoxid, das den Chip 144 und den Pfosten 130 kontaktiert und zwischen diesen geschichtet ist und den Chip 144 mechanisch am Pfosten 130 befestigt. Der Kleber 142 weist eine Dicke von 10 Mikrometern auf (zwischen Pfosten 130 und Chip 144).
  • Der Chip 144 ist eine integrierte Schaltung, die gegenüberliegende obere und untere Hauptflächen 146 und 148 enthält. Die obere Oberfläche 146 weist in die Aufwärtsrichtung, und die untere Oberfläche 148 weist in die Abwärtsrichtung. Der Chip 144 enthält auch ein Chip-Pad 150 an der oberen Oberfläche 146, das ein elektrisches Signal zwischen dem Chip 144 und der externen Schaltungsanordnung während des Betriebs des Chips 144 überträgt. Der Chip 144 weist eine Länge und Breite von 500 × 500 Mikrometern und eine Dicke (zwischen den Oberflächen 146 und 148) von 75 Mikrometern auf, und das Chip-Pad 150 weist eine Länge und Breite von 50 × 50 Mikrometern auf.
  • Der Kleber 142 und der Chip 144 befinden sich außerhalb des Kapselungsmittelschlitzes 140 (da sie sich über dem Kapselungsmittelschlitz 140 befinden), aber innerhalb der Peripherie des Kapselungsmittelschlitzes 140 (da sie sich innerhalb des seitlichen Flächeninhalts des Kapselungsmittelschlitzes 140 befinden). Gleichermaßen befindet sich der Kleber 142 über dem Pfosten 130 und der Chip 144 befindet sich über und innerhalb des seitlichen Flächeninhalts des Pfostens 130.
  • Die 1K, 2K und 3K sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht der auf Anschluss 132 und Chip-Pad 150 ausgebildeten Drahtverbindung 152.
  • Die Drahtverbindung 152 ist ein Golddraht, der an das Chip-Pad 150 ball-gebondet und dann an den Anschluss 132 wedge-gebondet ist. Der Golddraht zwischen der Ball-Verbindung und der Wedge-Verbindung weist einen Durchmesser von 25 Mikrometern auf. Somit kontaktiert und verbindet die Drahtverbindung 152 den Anschluss 132 und das Chip-Pad 150 elektrisch.
  • Die 1L, 2L und 3L sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des auf dem Träger 110, dem Pfosten 130, dem Anschluss 132, dem Kleber 142, dem Chip 144 und der Drahtverbindung 152 ausgebildeten Kapselungsmittels 154.
  • Das Kapselungsmittel 154 wird durch Spritzpressen abgeschieden. Allgemein gesprochen beinhaltet das Spritzpressen das Ausbilden von Komponenten in einem geschlossenen Formwerkzeug aus einer Formmasse, die unter Druck in einem heißen, plastischen Zustand von einem als Spritztopf bezeichneten zentralen Reservoir durch ein baumartiges Array aus Einspritzkanälen und Angussstegen in geschlossene Hohlräume befördert wird.
  • Das Kapselungsmittel 154 kontaktiert und erstreckt sich über dem Träger 110, dem Pfosten 130, dem Anschluss 132, dem Kleber 142, dem Chip 144 und der Drahtverbindung 152, befindet sich innerhalb der Peripherie des Trägers 110, bedeckt den Pfosten 130, den Kleber 142, den Chip 144 und die Drahtverbindung 152 und füllt den verbleibenden Raum in dem Kapselungsmittelschlitz 140. Somit erstreckt sich das Kapselungsmittel 154 in, aber nicht durch, den Träger 110, kontaktiert die obere Oberfläche 112 und ist von der unteren Oberfläche 114 beabstandet. Weiterhin füllen der Pfosten 130, der Anschluss 132 und das Kapselungsmittel 154 den Kapselungsmittelschlitz 140.
  • Das Kapselungsmittel 154 erstreckt sich seitlich 50 Mikrometer an dem Kapselungsmittelschlitz 140 an der oberen Oberfläche 112 vorbei entlang dem Anschluss 132. Folglich erstreckt sich der Anschlussabschnitt 132A in das Kapselungsmittel 154 im Kapselungsmittelschlitz 140, befindet sich innerhalb der Peripherie des Kapselungsmittels 154 im Kapselungsmittelschlitz 140 und ist in das Kapselungsmittel 154 im Kapselungsmittelschlitz 140 eingebettet, und der Anschlussabschnitt 132B befindet sich außerhalb der Peripherie des Kapselungsmittels 154 im Kapselungsmittelschlitz 140, erstreckt sich innerhalb und außerhalb der Peripherie des Kapselungsmittels 154 und ist nicht in das Kapselungsmittel 154 eingebettet.
  • Insbesondere erstreckt sich der Anschlussabschnitt 132A in das Kapselungsmittel 154, seine obere und seitliche Oberfläche kontaktieren das Kapselungsmittel 154 und seine untere Oberfläche kontaktiert weiterhin den Träger 110, der Anschlussabschnitt 132B1 erstreckt sich innerhalb der Peripherie des Kapselungsmittels 154 außerhalb des Kapselungsmittelschlitzes 140, seine obere Oberfläche kontaktiert das Kapselungsmittel 154, seine seitliche und untere Oberfläche kontaktieren weiterhin den Träger 110, und der Anschlussabschnitt 132B2 befindet sich außerhalb der Peripherie des Kapselungsmittels 154, seine obere und seitliche Oberfläche sind weiterhin exponiert und seine untere Oberfläche kontaktiert weiterhin den Träger 110. Der Anschlussabschnitt 132B1 weist eine Länge und Breite von 50 × 200 Mikrometern auf, der Anschlussabschnitt 132B2 weist eine Länge und Breite von 150 × 200 Mikrometern auf, die Anschlussabschnitte 132A und 132B1 hängen zusammen und sind miteinander integral und sind einander benachbart an der Peripherie des Kapselungsmittelschlitzes 140, und die Anschlussabschnitte 132B1 und 132B2 sind zusammenhängend und integral miteinander und befinden sich einander benachbart an der Peripherie des Kapselungsmittels 154.
  • Das Kapselungsmittel 154 ist eine elektrisch isolierende Epoxidformmasse mit einer Länge von 1600 Mikrometern und einer Dicke (zwischen seiner oberen Oberfläche und seiner unteren Oberfläche neben der oberen Oberfläche 112) von 500 Mikrometern.
  • Die 1M, 2M und 3M sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Pfostens 130, des Anschlusses 132, des Klebers 142, des Chips 144, der Drahtverbindung 152 und des Kapselungsmittels 154 nach dem Entfernen des Trägers 110 von dem Pfosten 130, dem Anschluss 132 und dem Kapselungsmittel 154.
  • Der Träger 110 wird entfernt, indem eine unstrukturierte rückseitige nasschemische Ätzung auf den Träger 110, den Pfosten 130, den Anschluss 132 und das Kapselungsmittel 154 angewendet wird. Eine nicht gezeigte Sprühdüse sprüht das nasschemische Ätzmittel auf die untere Oberfläche 114, wobei das Kapselungsmittel 154 als eine vorderseitige Schutzmaske verwendet wird. Die nasschemische Ätzung ist hochselektiv gegenüber Kupfer bezüglich Nickel und der Formmasse. Deshalb werden der Kleber 142, der Chip 144 und die Drahtverbindung 152 der nasschemischen Ätzung nicht ausgesetzt. Die nasschemische Ätzung entfernt den Träger 110, ohne den Pfosten 130, den Anschluss 132, den Kleber 142, den Chip 144 und die Drahtverbindung 152 nennenswert zu beeinflussen. Infolge dessen exponiert die nasschemische Ätzung die unteren Oberflächen des Pfostens 130, des Anschlusses 132 und des Kapselungsmittels 154 in der Abwärtsrichtung.
  • Es ist gezeigt, dass sich das Kapselungsmittel 154 über dem Pfosten 130, dem Anschluss 132, dem Kleber 142, dem Chip 144 und der Drahtverbindung erstreckt, damit in den Zeichnungen eine einzelne Orientierung beibehalten wird, wenngleich bei diesem Schritt die Struktur invertiert ist, so dass die Gravitationskraft die nasschemische Ätzung unterstützt.
  • Die 1N, 2N und 3N sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Halbleiter-Package 156, das den Pfosten 130, den Anschluss 132, den Kleber 142, den Chip 144, die Drahtverbindung 152 und das Kapselungsmittel 154 enthält, nachdem das Kapselungsmittel 154 mit einer Schneidklinge an zwei gegenüberliegenden Seiten (die sich in Längsrichtung erstrecken und vom Anschluss 132 beabstandet sind) gesägt worden ist, um das Halbleiter-Package 156 von anderen Halbleiter-Packages zu vereinzeln.
  • Das Halbleiter-Package 156 ist ein First-Level-Einzelchip-Package mit Anschlussdrähten, bei dem der Anschluss 132 (beim Anschlussabschnitt 132B2) seitlich von dem Kapselungsmittel 154 vorsteht und sich in das Kapselungsmittel 154 erstreckt und darin eingebettet ist (beim Anschlussabschnitt 132A).
  • Die 4A bis 4N, 5A bis 5N, 6A bis 6N sind Querschnittsansichten, Draufsichten bzw. Bodenansichten eines Verfahrens zum Herstellen eines Halbleiter-Package gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Bei der zweiten Ausführungsform ist das Halbleiter-Package ein drahtloses Package (Leadless Package). Aus Gründen der Kürze ist jede Beschreibung der ersten Ausführungsform in die zweite Ausführungsform aufgenommen und braucht nicht wiederholt zu werden, und Elemente der zweiten Ausführungsform, die jenen in der ersten Ausführungsform ähneln, weisen entsprechende Bezugszahlen auf, die mit Zweihundert anstatt Einhundert indexiert sind. Beispielsweise entspricht der Träger 210 dem Träger 110, der Pfosten 230 entspricht dem Pfosten 130 usw.
  • Die 4A, 5A und 6A sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Trägers 210, der gegenüberliegende obere und untere Hauptflächen 212 und 214 enthält.
  • Die 4B, 5B und 6B sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht der auf dem Träger 210 ausgebildeten Fotoresistschichten 216 und 218. Die Fotoresistschicht 216 enthält eine Pfostenschlitzöffnung 220 und eine Anschluss-Schlitzöffnung 222, die die obere Oberfläche 212 selektiv exponieren, und die Fotoresistschicht 218 bleibt unstrukturiert. Die Anschluss-Schlitzöffnung 222 weist eine Länge von 185 Mikrometern (anstatt 400 Mikrometern) auf.
  • Die 4C, 5C und 6C sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des im Träger 210 durch eine nasschemische Ätzung ausgebildeten Pfostenschlitzes 224 und Anschlussschlitzes 226, wobei die Fotoresistschicht 216 als eine Ätzmaske verwendet wird. Der Anschlussschlitz 226 weist eine Länge von 185 Mikrometern (anstatt 400 Mikrometern) auf.
  • Die 4D, 5D und 6D sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des durch elektrochemische Abscheidung im Pfostenschlitz 224 ausgebildeten Pfostens 230 und des im Anschlussschlitz 226 durch Elektroplattieren ausgebildeten Anschlusses 232. Der Anschluss 232 weist eine Länge von 185 Mikrometern (anstatt 400 Mikrometern) auf.
  • Die 4E, 5E und 6E sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Trägers 210, des Pfostens 230 und des Anschlusses 232 nach dem Entfernen der Fotoresistschichten 216 und 218 von dem Träger 210.
  • Die 4F, 5F und 6F sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht der auf dem Träger 210 ausgebildeten Fotoresistschichten 234 und 236. Die Fotoresistschicht 234 enthält eine Kapselungsmittelschlitzöffnung 238, die die obere Oberfläche 212, den Pfosten 230 und den Anschluss 232 selektiv exponiert, und die Fotoresistschicht 236 bleibt unstrukturiert.
  • Die 4G, 5G und 6G sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des im Träger 210 durch eine nasschemische Ätzung ausgebildeten Kapselungsmittelschlitzes 240, wobei die Fotoresistschicht 236 als eine Ätzmaske verwendet wird. Der Anschluss 232 befindet sich innerhalb des Kapselungsmittelschlitzes 240 (anstatt sich dort hinein und außerhalb zu erstrecken) und ist um 15 Mikrometer von der Peripherie des Kapselungsmittelschlitzes 240 beabstandet.
  • Die 4H, 5H und 6H sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Trägers 210, des Pfostens 230 und des Anschlusses 232 nach dem Entfernen der Fotoresistschichten 234 und 236 von dem Träger 210.
  • Die 4I, 5I und 6I sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht eines auf dem Pfosten 230 ausgebildeten Klebers 242.
  • Die 4J, 5J und 6J sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des durch den Kleber 242 mechanisch an Pfosten 230 befestigten Chips 244.
  • Die 4K, 5K und 6K sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht einer auf dem Anschluss 232 und dem Chip-Pad 250 ausgebildeten Drahtverbindung 252.
  • Die 4L, 5L und 6L sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht eines durch Spritzformen auf dem Träger 210, dem Pfosten 230, dem Anschluss 232, dem Kleber 242, dem Chip 244 und der Drahtverbindung 252 ausgebildeten Kapselungsmittels 254. Das Kapselungsmittel 254 bedeckt den Pfosten 230, den Anschluss 232, den Kleber 242, den Chip 244 und die Drahtverbindung 252 und füllt den übrigen Raum in dem Kapselungsmittelschlitz 240. Das Kapselungsmittel 254 erstreckt sich seitlich 65 Mikrometer am Anschluss 232 vorbei. Infolge dessen erstreckt sich der Anschluss 232 in das Kapselungsmittel 254 im Kapselungsmittelschlitz 240, befindet sich innerhalb der Peripherie des Kapselungsmittels 254 im Kapselungsmittelschlitz 240, ist in das Kapselungsmittel 254 in dem Kapselungsmittelschlitz 240 eingebettet, seine obere und seitliche Oberfläche kontaktieren das Kapselungsmittel 254 und seine untere Oberfläche kontaktiert weiter den Träger 210.
  • Die 4M, 5M und 6M sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Pfostens 230, des Anschlusses 232, des Klebers 242, des Chips 244, der Drahtverbindung 252 und des Kapselungsmittels 254 nach dem Entfernen des Trägers 210 von dem Pfosten 230, dem Anschluss 232 und dem Kapselungsmittel 254 durch eine nasschemische Ätzung, wodurch der Pfosten 230, der Anschluss 232 und das Kapselungsmittel 254 in der Abwärtsrichtung exponiert werden.
  • Die 4N, 5N und 6N sind eine Querschnittsansicht, eine Draufsicht bzw. eine Bodenansicht des Halbleiter-Package 256, das den Pfosten 230, den Anschluss 232, den Kleber 242, den Chip 244, die Drahtverbindung 252 und das Kapselungsmittel 254 enthält, nachdem das Kapselungsmittel 254 mit einer Schneidklinge gesägt worden ist, um das Halbleiter-Package 256 von anderen Halbleiter-Packages zu vereinzeln.
  • Das Halbleiter-Package 256 ist ein First-Level-Einzelchip-Package, bei dem sich der Anschluss 232 in das Kapselungsmittel 254 erstreckt und darin eingebettet ist, aber nicht daraus vorsteht.
  • Die oben beschriebenen Halbleiter-Packages und Herstellungsverfahren sind lediglich beispielhaft. Zahlreiche andere Ausführungsformen werden in Betracht gezogen.
  • Bei dem Träger kann es sich um verschiedene Metalle wie etwa Kupfer, Nickel, Silber, Gold, Aluminium, Legierungen davon und Schichten davon sowie andere Materialien wie etwa Kunststoff, Kautschuk und Papier handeln.
  • Der Pfostenschlitz und der Anschlussschlitz können durch verschiedene additive Techniken wie etwa elektrochemisches Abscheiden und subtraktive Techniken wie etwa nasschemisches Ätzen und Stanzen in dem Träger ausgebildet werden. Der Pfostenschlitz und der Anschlussschlitz können gleichzeitig oder sequentiell ausgebildet werden und können die gleichen oder unterschiedlichen Tiefen aufweisen.
  • Bei dem Pfosten und dem Anschluss kann es sich um verschiedene Metalle wie etwa Kupfer, Nickel, Silber, Gold, Aluminium, Lot, Legierungen davon und Schichten davon handeln, vorausgesetzt sie unterscheiden sich so von dem Träger, dass eine nachfolgende Ätzung zum Bereitstellen des Kapselungsmittelschlitzes und/oder Entfernen des Trägers selektiv für den Träger bezüglich des Pfostens und des Anschlusses ist. Der Pfosten und der Anschluss können in den Pfostenschlitz und dem Anschlussschlitz durch verschiedene Techniken wie etwa elektrochemische Abscheidung, stromlose Plattierung, Drucken und chemische Abscheidung aus der Dampfphase abgeschieden werden. Der Pfosten und der Anschluss können gleichzeitig oder sequentiell ausgebildet werden, es kann sich bei ihnen um die gleichen oder verschiedenen Materialien handeln und sie können die gleichen oder unterschiedlichen Höhen aufweisen. Weiterhin können der Pfosten und der Anschluss mit der oberen Oberfläche des Trägers und miteinander koplanar sein, müssen dies aber nicht. Bevorzugt befindet sich im Wesentlichen der ganze Pfosten innerhalb des Pfostenschlitzes und im Wesentlichen ist der ganze Pfostenschlitz durch den Pfosten gefüllt und im Wesentlichen befindet sich der ganze Anschluss innerhalb des Anschlussschlitzes und im Wesentlichen wird der ganze Anschlussschlitz von dem Anschluss gefüllt.
  • Bei dem Kleber kann es sich um verschiedene Die-Attach-Materialien wie etwa Epoxid, Lot, Kleber und Klebeband handeln. Der Chip kann über verschiedene Techniken wie etwa Drahtbonden und Lotaufschmelzen mechanisch an den Pfosten angebracht und elektrisch mit dem Anschluss verbunden werden. Bei dem Kapselungsmittel kann es sich um verschiedene elektrische Isolatoren wie etwa Kunststoff, Polyimid und Epoxid handeln, es kann ein Füllmittel enthalten, wie etwa Siliziumdioxid, um seinen Wärmeausdehnungskoeffizienten an den Chip anzupassen, es kann auf dem Träger und in dem Kapselungsmittelschlitz durch verschiedene Techniken wie etwa Spritzpressen, Formpressen und Drucken abgeschieden werden und kann entlang zweier Seiten, die sich in Längsrichtung erstrecken (für mit Anschlussdrähten versehene und drahtlose Packages), oder vier Seiten (für drahtlose Packages) vereinzelt werden. Der Träger kann durch verschiedene Techniken wie etwa nasschemisches Ätzen und mechanisches Verschieben von dem Pfosten, dem Anschluss und dem Kapselungsmittel entfernt werden.
  • Das Halbleiter-Package kann eine große Vielzahl von Gestalten, Größen und Anschlüssen aufweisen und kann ein Einzelchip-Package oder ein Mehrchip-Package sein.
  • Das Halbleiter-Package kann individuell oder als eine Charge mit mehreren Packages hergestellt werden. Beispielsweise können bei der Chargenherstellung Pfostenschlitze und Anschlussschlitze für mehrere Packages gleichzeitig in den Träger geätzt werden, dann können Pfosten und Anschlüsse für die mehreren Packages gleichzeitig in die entsprechenden Pfostenschlitze und Anschlussschlitze elektroplattiert werden, dann können separate beabstandete Kleber für die jeweiligen Packages selektiv auf den entsprechenden Pfosten angeordnet werden, dann können Chips auf den entsprechenden Klebern angeordnet werden, dann können die Kleber gleichzeitig vollständig gehärtet werden, dann können Drahtverbindungen auf den entsprechenden Anschlüssen und Chip-Pads ausgebildet werden, dann kann das Kapselungsmittel ausgebildet werden, dann kann der Träger geätzt und entfernt werden und dann kann das Kapselungsmittel gesägt werden, um die Packages zu vereinzeln.
  • Das Halbleiter-Package-Herstellungsverfahren der vorliegenden Erfindung besitzt zahlreiche Vorteile. Das Halbleiter-Package weist eine hohe Leistung, eine hohe Zuverlässigkeit, eine geringe Dicke und niedrige Herstellungskosten auf. Kapselungsmittelgrate um die Anschlüsse herum werden vermieden, und deshalb ist ein Entgraten wie etwa Chemikaliensprühen und Hochdruckwasserstrahlblasen, was eine Delaminierung des Package riskiert, unnötig. Kapselungsmittel-Angußentfernen, was ein Abblättern der Abgüsse riskiert, ist unnötig. Anschlussdrahttrimmen, was ein Biegen der Anschlussdrähte und eine Delaminierung der Drahtverbindungen riskiert, ist unnötig. Das Formwerkzeug kann eine große Vielzahl von mit Anschlussdrähten versehenen und drahtlosen Packages aufnehmen. Das Verfahren kann mit Anschlussdrähten versehene oder drahtlose Packages zweckmäßig und flexibel in Chargen herstellen, einfach durch Justieren der Länge der Anschluss-Schlitzöffnungen in einer Fotoresistschicht und/oder Justieren der Länge der Kapselungsmittelschlitzöffnung in einer Fotoresistschicht.

Claims (25)

  1. Verfahren zum Herstellen eines Halbleiter-Package, umfassend: Bereitstellen eines Trägers; Ausbilden eines Pfostenschlitzes und eines Anschlussschlitzes in dem Träger; Abscheiden eines Pfostens in dem Pfostenschlitz; Abscheiden eines Anschlusses in dem Anschlussschlitz; Ausbilden eines Kapselungsmittelschlitzes in dem Träger, wobei sich der Pfosten erstreckt in und angeordnet ist innerhalb einer Peripherie des Kapselungsmittelschlitzes und sich der Anschluss in den Kapselungsmittelschlitz erstreckt; mechanisches Anbringen eines Halbleiterchips an den Pfosten; elektrisches Verbinden des Chips mit dem Anschluss; Abscheiden eines Kapselungsmittels in dem Kapselungsmittelschlitz; und Entfernen des Trägers von dem Anschluss.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden des Pfostenschlitzes und des Anschlussschlitzes das Anwenden einer nasschemischen Ätzung auf den Träger umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Abscheiden des Pfostens und des Anschlusses das elektrochemische Abscheiden des Pfostens und des Anschlusses auf dem Träger umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ausbilden des Kapselungsmittelschlitzes das Anwenden einer nasschemischen Ätzung auf den Träger umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das mechanische Anbringen des Chips an den Pfosten das Bereitstellen eines Klebers zwischen und in Kontakt mit dem Chip und dem Pfosten umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das elektrische Verbinden des Chips mit dem Anschluss das Bereitstellen einer Drahtverbindung zwischen und in Kontakt mit dem Chip und dem Anschluss umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden des Kapselungsmittels das Spritzpressen des Kapselungsmittels auf den Chip, den Pfosten, den Anschluss und den Träger umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Trägers das Anwenden einer nasschemischen Ätzung auf den Träger umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der Anschluss außerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz erstreckt, das Halbleiter-Package ein mit Anschlussdrähten versehenes Package ist und der Anschluss ein externer Anschlussdraht ist, der von dem Kapselungsmittel vorsteht.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei sich der Anschluss innerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz befindet, das Halbleiter-Package ein drahtloses Package ist und der Anschluss ein externes Pad ist, das nicht von dem Kapselungsmittel vorsteht.
  11. Verfahren zum Herstellen eines Halbleiter-Package, umfassend: Bereitstellen eines Trägers, der eine erste und zweite gegenüberliegende Hauptoberfläche aufweist, wobei die erste Oberfläche des Trägers in eine erste Richtung weist, die zweite Oberfläche des Trägers in eine der ersten Richtung entgegengesetzte zweite Richtung weist und die erste und zweite Richtung orthogonal zu einer seitlichen Richtung sind; dann Ausbilden eines Pfostenschlitzes und eines Anschlussschlitzes in dem Träger, wobei der Pfostenschlitz und der Anschlussschlitz sich in und teilweise durch den Träger an der ersten Oberfläche des Trägers erstrecken, von der zweiten Oberfläche des Trägers beabstandet sind und seitlich voneinander beabstandet sind; Abscheiden eines Pfostens in dem Pfostenschlitz; Abscheiden eines Anschlusses in dem Anschlussschlitz, wobei der Pfosten und der Anschluss von der zweiten Oberfläche des Trägers beabstandet sind und seitlich voneinander beabstandet sind; dann Ausbilden eines Kapselungsmittelschlitzes in dem Träger, wobei sich der Kapselungsmittelschlitz in und teilweise durch den Träger an der ersten Oberfläche des Trägers erstreckt, von der zweiten Oberfläche des Trägers beabstandet ist und eine Peripherie enthält, die einen seitlichen Flächeninhalt definiert, der Pfosten sich in den Kapselungsmittelschlitz erstreckt und sich innerhalb der Peripherie des Kapselungsmittelschlitzes befindet und der Anschluss sich in den Kapselungsmittelschlitz erstreckt; dann mechanisches Anbringen eines Halbleiterchips an den Pfosten, wobei der Chip eine erste und zweite gegenüberliegende Hauptoberfläche aufweist und die erste Oberfläche des Chips ein Chip-Pad enthält, das ein elektrisches Signal zwischen dem Chip und einer externen Schaltungsanordnung während des Betriebs des Chips transferiert; elektrisches Verbinden des Chip-Pads mit dem Anschluss; dann Abscheiden eines Kapselungsmittels in dem Kapselungsmittelschlitz, wobei das Kapselungsmittel den Chip schützt, den Chip, den Pfosten, den Anschluss und den Träger kontaktiert, sich über den Chip, den Pfosten, den Anschluss und den Träger hinaus in der ersten Richtung erstreckt, verbleibenden Raum in dem Kapselungsmittelschlitz füllt und elektrisch isolierend ist; und dann Entfernen des Trägers von dem Pfosten, dem Anschluss und dem Kapselungsmittel, wodurch der Pfosten, der Anschluss und das Kapselungsmittel in der zweiten Richtung exponiert werden.
  12. Verfahren nach Anspruch 11, wobei das Ausbilden des Pfostenschlitzes und des Anschlussschlitzes Folgendes umfasst: Abscheiden einer Fotoresistschicht über der ersten Oberfläche des Trägers, wobei die Fotoresistschicht eine Pfostenschlitzöffnung und eine Anschlussschlitzöffnung enthält, die die erste Oberfläche des Trägers exponieren; Anwenden einer nasschemischen Ätzung, die hochselektiv für den Träger durch die Pfostenschlitzöffnung und die Anschlussschlitzöffnung zu dem Träger ist, wodurch seitlich beabstandete Abschnitte des Trägers selektiv entfernt werden; und dann Entfernen der Fotoresistschicht von dem Träger.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Abscheiden des Pfostens und des Anschlusses Folgendes umfasst: Abscheiden einer Fotoresistschicht über der ersten Oberfläche des Trägers, wobei die Fotoresistschicht eine Pfostenöffnung, die den Pfostenschlitz exponiert, und eine Anschlussöffnung, die den Anschlussschlitz exponiert, enthält; Abscheiden des Pfostens durch die Pfostenöffnung in den Pfostenschlitz und des Anschlusses durch die Anschlussöffnung in den Anschlussschlitz durch elektrochemisches Abscheiden unter Verwendung des Trägers als eine Abscheidungsbasis; und dann Entfernen der Fotoresistschicht von dem Träger.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Ausbilden des Kapselungsmittelschlitzes Folgendes umfasst: Abscheiden einer Fotoresistschicht über der ersten Oberfläche des Trägers, wobei die Fotoresistschicht eine Kapselungsmittelschlitzöffnung enthält, die den Pfosten und mindestens einen Teil des Anschlusses exponiert; Anwenden einer nasschemischen Ätzung, die hochselektiv für den Träger bezüglich des Pfostens und des Anschlusses durch die Kapselungsmittelschlitzöffnung zu dem Träger, dem Pfosten und dem Anschluss ist, wodurch ein Abschnitt des Trägers selektiv entfernt wird, um den Kapselungsmittelschlitz auszubilden, ohne den Pfosten und den Anschluss nennenswert zu beeinflussen; und dann Entfernen der Fotoresistschicht von dem Träger.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das mechanische Anbringen des Chips an den Pfosten Folgendes umfasst: Abscheiden eines Klebers in einem ungehärteten Zustand an dem Pfosten; Abscheiden des Chips auf dem Kleber in dem ungehärteten Zustand; und dann Härten des Klebers derart, dass der Kleber erhärtet und den Chip und den Pfosten kontaktiert und dazwischen geschichtet wird und diese starr anbringt.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das elektrische Verbinden des Chip-Pads mit dem Anschluss das Bereitstellen einer Drahtverbindung umfasst, die das Chip-Pad und den Anschluss kontaktiert.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei das Abscheiden des Kapselungsmittels das Spritzpressen des Kapselungsmittels auf dem Chip, dem Pfosten, dem Anschluss und dem Träger umfasst.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei das Entfernen des Trägers das Anwenden einer nasschemischen Ätzung umfasst, die hochselektiv für den Träger bezüglich des Pfostens, des Anschlusses und des Kapselungsmittels zu dem Träger, dem Pfosten, dem Anschluss und dem Kapselungsmittel ist, wodurch der Träger von dem Pfosten, dem Anschluss und dem Kapselungsmittel entfernt wird, ohne den Pfosten, den Anschluss und das Kapselungsmittel nennenswert zu beeinflussen, und Exponieren des Pfostens, des Anschlusses und des Kapselungsmittels in der zweiten Richtung ohne Exponieren des Chips.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei sich der Anschluss außerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz erstreckt, das Halbleiter-Package ein mit Anschlussdrähten versehenes Package ist und der Anschluss ein externer Anschlussdraht ist, der von dem Kapselungsmittel vorsteht.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei sich der Anschluss innerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz befindet, das Halbleiter-Package ein drahtloses Package ist und der Anschluss ein externes Pad ist, das nicht von dem Kapselungsmittel vorsteht.
  21. Verfahren zum Herstellen eines Halbleiter-Package, umfassend: Bereitstellen eines Trägers, der eine erste und zweite gegenüberliegende Hauptoberfläche aufweist, wobei die erste Oberfläche des Trägers in eine erste Richtung weist, die zweite Oberfläche des Trägers in eine der ersten Richtung entgegengesetzte zweite Richtung weist und die erste und zweite Richtung orthogonal zu einer seitlichen Richtung sind; dann Ausbilden eines Pfostenschlitzes und eines Anschlussschlitzes in dem Träger, wobei der Pfostenschlitz und der Anschlussschlitz sich in und teilweise durch den Träger an der ersten Oberfläche des Trägers erstrecken, von der zweiten Oberfläche des Trägers beabstandet sind und seitlich voneinander beabstandet sind; Abscheiden eines Pfostens in dem Pfostenschlitz, wobei der Pfosten eine erste und zweite gegenüberliegende Hauptoberfläche aufweist, wobei die erste Oberfläche des Pfostens in die erste Richtung weist, die zweite Oberfläche des Pfostens in die zweite Richtung weist, die ersten Oberflächen des Trägers und des Pfostens im Wesentlichen koplanar miteinander sind, im Wesentlichen der ganze Pfosten sich innerhalb des Pfostenschlitzes befindet und im Wesentlichen der ganze Pfostenschlitz durch den Pfosten gefüllt ist; Abscheiden eines Anschlusses in dem Anschlussschlitz, wobei der Anschluss eine erste und zweite gegenüberliegende Hauptoberfläche aufweist, die erste Oberfläche des Anschlusses in die erste Richtung weist, die zweite Oberfläche des Anschlusses in die zweite Richtung weist, die ersten Oberflächen des Trägers und des Anschlusses im Wesentlichen koplanar miteinander sind, im Wesentlichen der ganze Anschluss sich innerhalb des Anschlussschlitzes befindet, im Wesentlichen der ganze Anschlussschlitz durch den Anschluss gefüllt ist, die ersten Oberflächen des Pfostens und des Anschlusses im Wesentlichen koplanar miteinander sind, die zweiten Oberflächen des Pfostens und des Anschlusses im Wesentlichen koplanar miteinander sind und der Pfosten und der Anschluss von der zweiten Oberfläche des Trägers beabstandet sind und seitlich voneinander beabstandet sind; dann Ausbilden eines Kapselungsmittelschlitzes in dem Träger, wobei sich der Kapselungsmittelschlitz in und teilweise durch den Träger an der ersten Oberfläche des Trägers erstreckt, von der zweiten Oberfläche des Trägers beabstandet ist und eine Peripherie enthält, die einen seitlichen Flächeninhalt definiert, der Pfosten innerhalb der Peripherie des Kapselungsmittelschlitzes angeordnet ist, im Wesentlichen der ganze Pfosten sich innerhalb des Kapselungsmittelschlitzes befindet und sich der Anschluss in den Kapselungsmittelschlitz erstreckt; dann mechanisches Anbringen eines Halbleiterchips an den Pfosten, wobei der Chip eine erste und zweite gegenüberliegende Hauptfläche enthält, die erste Oberfläche des Chips ein Chip-Pad enthält, das ein elektrisches Signal zwischen dem Chip und einer externen Schaltungsanordnung während des Betriebs des Chips transferiert, der Chip innerhalb der Peripherie des Kapselungsmittelschlitzes angeordnet ist und im Wesentlichen der ganze Chip außerhalb des Kapselungsmittelschlitzes angeordnet ist; elektrisches Verbinden des Chip-Pads mit dem Anschluss; dann Abscheiden eines Kapselungsmittels in dem Kapselungsmittelschlitz, wobei der Kapselungsmittelschlitz den Chip schützt, den Chip, den Pfosten, den Anschluss und den Träger kontaktiert, sich über den Chip, den Pfosten, den Anschluss und den Träger in der ersten Richtung erstreckt, verbleibenden Raum in dem Kapselungsmittelschlitz füllt und elektrisch isolierend ist; und dann Entfernen des Trägers von dem Pfosten, dem Anschluss und dem Kapselungsmittel, wodurch der Pfosten, der Anschluss und das Kapselungsmittel in der zweiten Richtung exponiert werden, ohne den Chip zu exponieren.
  22. Verfahren nach Anspruch 21, wobei: das Ausbilden des Pfostenschlitzes und des Anschlussschlitzes das Anwenden einer ersten nasschemischen Ätzung umfasst, die hochselektiv für den Träger zu dem Träger ist; das Abscheiden des Pfostens und des Anschlusses das elektrochemische Abscheiden des Pfostens und des Anschlusses auf dem Träger umfasst; das Ausbilden des Kapselungsmittelschlitzes das Anwenden einer zweiten nasschemischen Ätzung umfasst, die hochselektiv für den Träger bezüglich des Pfostens und des Anschlusses zu dem Träger, dem Pfosten und dem Anschluss ist; das mechanische Anbringen des Chips an den Pfosten das Bereitstellen eines Klebers zwischen und in Kontakt mit dem Chip und dem Pfosten umfasst; das elektrische Verbinden des Chip-Pads mit dem Anschluss das Bereitstellen einer Drahtverbindung umfasst, die das Chip-Pad und den Anschluss kontaktiert; das Abscheiden des Kapselungsmittels das Spritzpressen des Kapselungsmittels auf dem Chip, dem Pfosten, dem Anschluss und dem Träger umfasst; und das Entfernen des Trägers das Anwenden einer dritten nasschemischen Ätzung umfasst, die hochselektiv für den Träger bezüglich des Pfostens, des Anschlusses und des Kapselungsmittels zu dem Träger, dem Pfosten, dem Anschluss und dem Kapselungsmittel ist.
  23. Verfahren nach Anspruch 21 oder 22, wobei das Kapselungsmittel nach dem Entfernen des Trägers gesägt wird, wodurch das Halbleiter-Package von einem anderen Halbleiter-Package vereinzelt wird.
  24. Verfahren nach einem der Ansprüche 21 bis 23, wobei sich der Anschluss außerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz erstreckt, das Halbleiter-Package ein mit Anschlussdrähten versehenes Package ist und der Anschluss ein externer Anschlussdraht ist, der von dem Kapselungsmittel vorsteht.
  25. Verfahren nach einem der Ansprüche 21 bis 23, wobei sich der Anschluss innerhalb der Peripherie des Kapselungsmittels in dem Kapselungsmittelschlitz befindet, das Halbleiter-Package ein drahtloses Package ist und der Anschluss ein externes Pad ist, das nicht von dem Kapselungsmittel vorsteht.
DE200910044561 2008-11-17 2009-11-17 Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers Expired - Fee Related DE102009044561B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/292,343 US7977161B2 (en) 2008-11-17 2008-11-17 Method of manufacturing a semiconductor package using a carrier
US12/292,343 2008-11-17

Publications (2)

Publication Number Publication Date
DE102009044561A1 DE102009044561A1 (de) 2010-05-27
DE102009044561B4 true DE102009044561B4 (de) 2015-05-07

Family

ID=42114784

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200910044561 Expired - Fee Related DE102009044561B4 (de) 2008-11-17 2009-11-17 Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers

Country Status (2)

Country Link
US (1) US7977161B2 (de)
DE (1) DE102009044561B4 (de)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7838332B2 (en) * 2008-11-26 2010-11-23 Infineon Technologies Ag Method of manufacturing a semiconductor package with a bump using a carrier
JP2010251483A (ja) * 2009-04-14 2010-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
WO2012168752A1 (en) * 2011-06-08 2012-12-13 Microconnections Sas A method for manufacturing a card connector
CN103681557B (zh) * 2012-09-11 2017-12-22 恩智浦美国有限公司 半导体器件及其组装方法
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9805956B2 (en) * 2013-01-23 2017-10-31 Asm Technology Singapore Pte Ltd Lead frame and a method of fabrication thereof
US9431319B2 (en) 2014-08-01 2016-08-30 Linear Technology Corporation Exposed, solderable heat spreader for integrated circuit packages
US20160035645A1 (en) * 2014-08-01 2016-02-04 Linear Technology Corporation Exposed, solderable heat spreader for flipchip packages
TWI625799B (zh) * 2015-04-27 2018-06-01 南茂科技股份有限公司 導線架結構的製作方法
US10586757B2 (en) 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages
US10418341B2 (en) * 2016-08-31 2019-09-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming SIP with electrical component terminals extending out from encapsulant

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891758A (en) * 1997-06-10 1999-04-06 Fujitsu Limited, Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2001319995A (ja) * 2000-05-10 2001-11-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US20040115862A1 (en) * 2002-09-11 2004-06-17 Wei-Chun Kung [process and structure for semiconductor package]
US20050218499A1 (en) * 2004-03-31 2005-10-06 Advanced Semiconductor Engineering, Inc. Method for manufacturing leadless semiconductor packages

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4615857A (en) 1984-11-30 1986-10-07 Motorola, Inc. Encapsulation means and method for reducing flash
DE4326816A1 (de) * 1993-08-10 1995-02-16 Giesecke & Devrient Gmbh Elektronisches Modul für Karten und Herstellung eines solchen Moduls
US6159770A (en) 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
TWI234252B (en) 2003-05-13 2005-06-11 Siliconware Precision Industries Co Ltd Flash-preventing window ball grid array semiconductor package and chip carrier and method for fabricating the same
US7208344B2 (en) * 2004-03-31 2007-04-24 Aptos Corporation Wafer level mounting frame for ball grid array packaging, and method of making and using the same
US8058098B2 (en) * 2007-03-12 2011-11-15 Infineon Technologies Ag Method and apparatus for fabricating a plurality of semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891758A (en) * 1997-06-10 1999-04-06 Fujitsu Limited, Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2001319995A (ja) * 2000-05-10 2001-11-16 Sanyo Electric Co Ltd 半導体装置の製造方法
US20040115862A1 (en) * 2002-09-11 2004-06-17 Wei-Chun Kung [process and structure for semiconductor package]
US20050218499A1 (en) * 2004-03-31 2005-10-06 Advanced Semiconductor Engineering, Inc. Method for manufacturing leadless semiconductor packages

Also Published As

Publication number Publication date
US20100124802A1 (en) 2010-05-20
US7977161B2 (en) 2011-07-12
DE102009044561A1 (de) 2010-05-27

Similar Documents

Publication Publication Date Title
DE102009044561B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102009044605B4 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers mit einem Hügel
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102008057707B4 (de) Verfahren zum Herstellen eines Bauelements einschließlich des Platzierens eines Halbleiterchips auf einem Substrat
DE102013103011B4 (de) Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung
DE102015106053B4 (de) Halbleiterbauelement und Verfahren zur Herstellung
DE102009032995B4 (de) Gestapelte Halbleiterchips
DE102014102006B4 (de) Halbleitermodul
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102009007708B4 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
CN102386106A (zh) 部分图案化的引线框以及在半导体封装中制造和使用其的方法
DE102011123040B3 (de) Verfahren zum Ausbilden eines dünnen Halbleiterbauelements
DE102015103745A1 (de) Verfahren zum Durchführen von erweitertem bzw. eingebettetem Wafer Level Packaging (eWLP) und durch die Verfahren hergestellte eWLP-Geräte
DE102013103920B4 (de) Herstellungsverfahren für eine Halbleitervorrichtung und Halbleitervorrichtung und Verfahren zum Verwenden eines B-Zustand härtbaren Polymers
KR102534406B1 (ko) 측면 납땜 가능 리드리스 패키지
DE102013106271A1 (de) Verfahren zur Herstellung einer Chipkapselung, Verfahren zur Herstellung einer Wafer-Level-Kapselung, Chipkapselung und Wafer-Level-Kapselung
DE102010016517B4 (de) Halbleiterbauelement
DE19820319B4 (de) Halbleiterbaustein
DE102016124270A1 (de) Halbleiter-package und verfahren zum fertigen eines halbleiter-package
DE102014105098B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102009033442B4 (de) Halbleiterbauelement mit einer Copolymerschicht und Verfahren zur Herstellung eines solchen Halbleiterbauelements
DE102016103585B4 (de) Verfahren zum Herstellen eines Package mit lötbarem elektrischen Kontakt
DE102012113012B4 (de) Verfahren zum Herstellen einer elektronischen Vorrichtung
DE102013108813B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013112636B4 (de) Integrierte Schaltung, Halbleiternacktchipanordnung und Verfahren zum Herstellen einer integrierten Schaltung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee