DE10004410A1 - Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung - Google Patents

Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Info

Publication number
DE10004410A1
DE10004410A1 DE2000104410 DE10004410A DE10004410A1 DE 10004410 A1 DE10004410 A1 DE 10004410A1 DE 2000104410 DE2000104410 DE 2000104410 DE 10004410 A DE10004410 A DE 10004410A DE 10004410 A1 DE10004410 A1 DE 10004410A1
Authority
DE
Germany
Prior art keywords
semiconductor
semiconductor chip
contacts
metallization
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2000104410
Other languages
English (en)
Inventor
Stefan Paulus
Rudolf Lehner
Martin Petz
Michael Weber
Albert Auburger
Oswald Hainz
Dietmar Lang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2000104410 priority Critical patent/DE10004410A1/de
Priority to EP01911410A priority patent/EP1269539A1/de
Priority to PCT/DE2001/000386 priority patent/WO2001057924A1/de
Priority to JP2001557087A priority patent/JP2003522416A/ja
Priority to KR1020027009937A priority patent/KR20020074228A/ko
Publication of DE10004410A1 publication Critical patent/DE10004410A1/de
Priority to US10/210,977 priority patent/US20030015774A1/en
Priority to JP2005095685A priority patent/JP2005252278A/ja
Priority to US11/220,341 priority patent/US20060014326A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Die Erfindung schlägt ein Halbleiterbauelement mit einem Gehäuse mit einer ersten Hauptfläche und einer zweiten, der ersten gegenüberliegenden Hauptfläche, das zumindest einen Halbleiterchip umgibt, vor. Der Halbleiterchip weist eine erste Metallisierung auf einer ersten Hauptseite auf. Eine zweite Hauptseite des Halbleiterchips reicht an die zweite Hauptfläche des Halbleiterbauelementes. Die erste Metallisierung des Halbleiterchips ist über elektrische Leiter mit Kontakten, die ebenfalls von dem Gehäuse umgeben sind und an die zweite Hauptfläche reichen, verbunden. Der Halbleiterchip weist ferner auf der zweiten Hauptseite eine zweite Metallisierung zur Signalführung auf.

Description

Die Erfindung betrifft ein Halbleiterbauelement mit einem Ge­ häuse mit einer ersten Hauptfläche und einer zweiten, der er­ sten gegenüberliegenden Hauptfläche, das zumindest einen Halbleiterchip umgibt. Der Halbleiterchip weist eine erste Metallisierung auf einer ersten Hauptseite auf. Eine zweite Hauptseite des Halbleiterchips reicht an die zweite Hauptflä­ che des Halbleiterbauelementes. Die erste Metallisierung des Halbleiterchips ist über elektrische Leiter mit Kontakten, die ebenfalls von dem Gehäuse umgeben sind und an die zweite Hauptfläche des Halbleiterbauelementes reichen, verbunden.
Die vorliegende Erfindung kann beispielsweise bei Logik- oder Hochfrequenz-Halbleiterbauelementen Anwendung finden. Sie ist ohne weiteres auch bei anderen Arten von Halbleiterbauelemen­ ten anwendbar, wie beispielsweise bei Speicherbauelementen. Insbesondere eignet sie sich jedoch für nieder- oder hochfre­ quente Anwendungen, bei denen das Halbleiterbauelement wenige Kontakte aufweist. Dies könnten beispielsweise Halbleiter­ schalter, Dioden oder dergleichen sein.
Üblicherweise werden bei solchen Halbleiterbauelementen die Halbleiterchips auf Metall-Leadframes, auf Laminat- oder Ke­ ramiksubstraten als Chipträger montiert. Der Halbleiterchip wird anschließend entweder in einer Drahtbond-Technik oder einer Flip Chip-Technik kontaktiert. Die Verkapselung des Halbleiterchips erfolgt in der Regel durch Umpreßen mittels Transfermolding. An der Unterseite des Halbleiterbauelementes befinden sich die Kontaktanschlüsse oder Kontaktpads des Bau­ elementes. Da diese Halbleiterbauelemente keine üblichen Pinanschlüsse aufweisen, spricht man von sogenannten "Lead­ less-Halbleiterbauelementen" sowie von "Leadless-Chip- Carriern" (LCC).
Mit "Leadless-Chip-Halbleiterbauelementen" kann im Vergleich zu herkömmlichen Bauelementen bei gleicher Fläche auf einer Leiterplatte eine deutlich höhere Zahl von Anschlüssen reali­ siert werden. Alternativ könnte bei einer gleichen Anzahl von Anschlüssen gegenüber einem herkömmlichen Halbleiterbauele­ ment eine deutlich kleinere Fläche erzielt werden, wobei gleichzeitig eine geringere Bauhöhe der Bauelemente erzielt wird. Speziell bei hochfrequenten Anwendungen ergeben sich hierdurch Vorteile durch die kurzen Signalwege und die kom­ pakte Bauweise der Halbleiterbauelemente. Die gute Anbindung des Halbleiterbauelemente zur Leiterplatte und die kleinen Bauteilabmessungen wirken sich günstig auf die mechanische Belastbarkeit sowie die Befestigung auf der Leiterplatte aus.
Bei Leadless Gehäusen mit maximal 10 Kontakten, zum Beispiel Dioden oder Halbleiterschalter mit Bauteilabmessungen von we­ niger als 2 mm, wird überwiegend als Träger für den Halblei­ terchip ein Keramik-Substrat verwendet. Das Keramik-Substrat ist durchkontaktiert. Die elektrische Verbindung von den Kon­ taktpads, die sich auf einer Seite des Halbleiterchips befin­ den, welche von dem Keramiksubstrat abgewandt ist, findet mittels Bonddrähten statt. Der Halbleiterchip und die Bond­ drähte werden anschließend mit einem Gehäusematerial verse­ hen. Die Verwendung eines Keramik-Substrates bei Einzelhalb­ leitern ist mit sehr hohen Kosten verbunden. Dies ist jedoch unvermeidbar, da aufgrund der Größe der Halbleiterchips und der Abmessungen des fertigen Halbleiterbauelementes die Ver­ wendung eines Metall-Leadframes nicht möglich ist.
Aus der EP 0 773 584 A2 sind verschiedene Halbleiterbauele­ mente bekannt, die sowohl auf die Verwendung eines Metall- Leadframes als auch auf ein Keramik-Substrat verzichten. Die dort beschriebenen Halbleiterbauelemente weisen ein Gehäuse aus einer Plastikvergußmasse auf, das den Halbleiterchip um­ gibt und Kontakte auf einer Hauptfläche des Halbleiterbauele­ mentes aufweist. Die Kontakte sind dabei entweder auf Vorsprüngen, die Teil des Plastikgehäuses sind, aufgebracht oder aber in Form einfacher Metallisierungen in dem Gehäuse vorge­ sehen, wobei diese dann bündig mit der Hauptfläche des Halb­ leiterbauelementes abschließen. Die dort gezeigten Halblei­ terbauelemente erfordern teilweise eine sehr aufwendige Pro­ zeßfolge bei der Herstellung. Die Herstellung von Einzelhalb­ leitern erfordert jedoch möglichst einfache Verfahrensschrit­ te, kostengünstige Materialien und Gehäusebauformen.
Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, ein Halbleiterbauelement anzugeben, das auf möglichst einfa­ che Weise herstellbar ist und sich insbesondere für die Ver­ wendung von Einzelhalbleitern eignet.
Diese Aufgabe wird mit den Merkmalen des vorliegenden Patent­ anspruchs 1 gelöst. Das Verfahren zur Herstellung des erfin­ dungsgemäßen Halbleiterbauelementes ist im Patentanspruch 12 beschrieben. Vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.
Es ist zur Lösung dieser Aufgabe ein Halbleiterbauelement mit einem Gehäuse mit einer ersten Hauptfläche und mit einer zweiten, der ersten gegenüberliegenden, Hauptfläche, das zu­ mindest einem Halbleiterchip umgibt, vorgesehen, der eine er­ ste Metallisierung auf einer ersten Hauptseite des Halblei­ terchips aufweist, wobei eine zweite Hauptseite des Halblei­ terchips an die zweite Hauptfläche des Halbleiterbauelementes reicht, und bei dem die erste Metallisierung über elektrische Leiter mit Kontakten, die ebenfalls von dem Gehäuse umgeben sind und an die zweite Hauptfläche reichen, verbunden ist. Erfindungsgemäß weist der Halbleiterchip auf der zweiten Hauptseite eine zweite Metallisierung zur Signalführung auf.
Die Erfindung stellt ein äußerst kostengünstig herstellbares Halbleiterbauelement für nieder-/hochfrequente Anwendungen bereit, das sich insbesondere für sogenannten "Low-Pin- Anwendungen" eignet.
Die Vorteile des erfindungsgemäßen Halbleiterbauelementes können anhand des nachfolgend näher erläuterten Herstellungs­ verfahrens verstanden werden. In einem ersten Schritt wird ein Grundsubstrat bereitgestellt, das als herkömmlicher Lead­ frame zum Beispiel aus Kupfer, einer Legierung oder einem or­ ganischen Material bestehen kann. Das Grundsubstrat kann als Endlosband oder in Streifen ausgeführt sein. Das Grundsub­ strat bedarf keiner vorhergehenden Bearbeitung, das heißt es sind weder Stanzungen noch eine vorherige Verformung notwen­ dig. Das Grundsubstrat ist folglich vollkommen flach. Ledig­ lich in einer Ausgestaltung ist vorgesehen, das Grundsubstrat mit Erhöhungen zu versehen. Die Erhöhungen können z. B. durch einen Prägevorgang oder ätztechnisch hergestellt werden. Es kann vorteilhaft sein, Justiermarken auf dem Grundsubstrat aufzubringen, die für das Justieren bei nachfolgenden Prozes­ sen verwendet werden können. Die Justiermarken können bei­ spielsweise mittels Lasern, Ätzen, Prägen, Stanzen oder Druc­ ken aufgebracht werden.
Im nächsten Schritt wird ein Halbleiterchip bereitgestellt, der auf einer ersten Hauptseite eine erste Metallisierung und auf einer zweiten Hauptseite eine zweite Metallisierung auf­ weist. Die erste Metallisierung kann dabei in Form von Kon­ taktpads auf dem Halbleiterchip ausgebildet sein. Die zweite Metallisierung kann in einer vorteilhaften Ausgestaltung den zumindest einen Halbleiterchip auf der zweiten Hauptseite vollständig bedecken. Handelt es sich bei dem Halbleiterchip beispielsweise um eine Diode oder einen Halbleiterschalter, so stellt die zweite Hauptseite des Halbleiterchips eine ak­ tive Fläche dar. Die zweite Metallisierung wird auch als Rückseitenmetallisierung bezeichnet.
In einem weiteren Schritt wird der zumindest eine Halbleiter­ chip auf das Grundsubstrat aufgebracht, wobei die zweite Me­ tallisierung und das Grundsubstrat einander zugewandt sind. Das Aufbringen des Halbleiterchips auf das Grundsubstrat kann durch ein Diebonden realisiert werden. Vorteilhafterweise wird das Diebonden dann mittels einem Legierungsschritt durchgeführt. Hierzu ist es vorteilhaft, wenn die zweite Me­ tallisierung Gold beschichtet ist. Statt einer Legierung könnten ebenfalls leitfähige Kleber oder ein Lötprozess ver­ wendet werden, um den zumindest einen Halbleiterchip mit dem Grundsubstrat zu verbinden. Ist das Grundsubstrat mit Erhö­ hungen versehen worden, wird der zumindest eine Halbleiter­ chip auf eine Erhöhung aufgebracht. Die Fläche des Halblei­ terchips kann dabei an die Fläche der Erhöhung angepaßt sein. Dies ist jedoch nicht zwingend notwendig. Der Halbleiterchip könnte auch über die Erhöhung überstehen, gleichfalls könnte die Erhöhung eine größere Fläche als der Halbleiterchip auf­ weisen.
Der nächste Verfahrensschritt beinhaltet das Aufbringen zu­ mindest eines Kontaktes auf dem Grundsubstrat. Die Kontakte werden dabei derart auf dem Grundsubstrat plaziert, daß sie einerseits einem Halbleiterchip zugeordnet sind und anderer­ seits an den Stellen plaziert sind, die die späteren An­ schlußflächen des Halbleiterbauelementes darstellen. Vorteil­ hafterweise werden die einem Halbleiterchip zugeordneten Kon­ takte benachbart zumindest einer Seitenkante des zumindest einen Halbleiterchips angeordnet.
Bei einer Ausführung des Halbleiterbauelementes als Einzel­ halbleiter weist das Halbleiterbauelement bis zu zehn Kontak­ te auf. Die Kontakte können in einer Ausführungsform als Balls aus Gold bestehen. In diesem Fall ist das Aufbringen mit einem üblichen Wirebonder möglich. Alternativ können die Kontakte auch als Halbleiter-Plättchen ausgeführt sein. In diesem Fall ist die Befestigungstechnik des zumindest einen Halbleiterchips und der Halbleiter-Plättchen auf dem Grund­ substrat auf identische Weise möglich. Der Halbleiterchip und die Halbleiterplättchen können in einem später folgenden Ver­ arbeitungsschritt auch mit einer gleichen Metallisierung ver­ sehen werden. Die Metallisierung (Lotschicht) dient dazu, ei­ ne einfache und gute Verbindbarkeit zum Beispiel mit einer Leiterplatte sicher zu stellen. Halbleiter-Plättchen weisen zudem gegenüber Gold-Balls den Vorteil auf, daß diese in ih­ rer Form beliebig ausgestaltbar sind. Vorteilhafterweise wer­ den sie quadratisch ausgeführt, da dann eine Kontaktierung zwischen dem Kontakt und der ersten Metallisierung auf dem zumindest einen Halbleiterchip zum Beispiel mittels eines Bonddrahtes besonders einfach hergestellt werden kann. Im Ge­ gensatz zu Gold-Balls kann der Kontakt eines Halbleiter- Plättchens mit einem Bonddraht nicht verspröden.
Nach dem Aufbringen des zumindest einen Kontaktes auf dem Grundsubstrat wird im nächsten Herstellungsschritt eine elek­ trische Verbindung zwischen dem zumindest einen Kontakt und der ersten Metallisierung hergestellt. Die Verbindung kann mittels eines üblichen Bonddrahtes erfolgen. Soll das erfin­ dungsgemäße Halbleiterbauelement mehrere Halbleiterchips in einem Gehäuse umfassen, so ist es denkbar, die ersten Metal­ lisierungen der zumindest zwei Halbleiterchips elektrisch miteinander zu verbinden. In diesem Fall ist auf einfache Weise Multichip-Modul herstellbar.
Bei einem mit Erhöhungen versehenen Grundsubstrat ist das Aufbringen von Kontakten in Gestalt von Gold-Balls oder Halb­ leiterplättchen nicht notwendig, da die Erhöhungen selbst die Kontakte bilden. Die "Kontakt-Erhöhungen" sind bereits an ge­ wünschter Stelle in dem Grundsubstrat vorhanden. Auf die "Kontakt-Erhöhung" kann somit direkt die Aufbringung eines Bonddrahtes erfolgen.
Der nächste Verfahrensschritt umfaßt das Aufbringen eines Ge­ häuses, das vorteilhafterweise aus einer Plastik-Vergußmasse besteht und z. B. mittels Transfermolding aufgebracht wird. Das Gehäuse ist derart ausgestaltet, daß dieses dem zumindest einen Halbleiterchip und die diesem zugeordneten (das heißt elektrisch verbundenen) Kontakte umgibt. Da auf einem Grund­ substrat eine Vielzahl an Halbleiterchips aufgebracht ist, die in einer Vielzahl unterschiedlicher Halbleiterbauelemente untergebracht werden, kann die Form des Moldkörpers einen einzelnen Halbleiterchip, in Streifen angeordnete Halbleiter­ chips in einem einzigen Gehäuse oder in einem Raster angeord­ nete Halbleiterchips in einem Gehäuse umgeben. Als Plastik- Vergußmasse kann jeder übliche Duro- oder Thermoplast verwen­ det werden.
Im nächsten Verfahrensschritt wird zum Herstellen des Halb­ leiterbauelementes das Grundsubstrat vollständig entfernt. Das Entfernen des Grundsubstrates kann naßchemisch, durch Plaßmaätzen, durch Schleifen oder durch spanende Verarbeitung durchgeführt werden. Das Abtragen des Grundsubstrates wird so lange durchgeführt bis die zweite Hauptfläche des Halbleiter­ bauelementes mit der nunmehr an die zweite Hauptfläche rei­ chenden zweiten Metallisierung und dem zumindest einen Kon­ takt zum Vorschein kommt. Bei einem mit Erhöhungen versehenen Substrat wird das Abtragen des Grundsubstrates mit dem Errei­ chen des Gehäuses beendet, so daß die Erhöhungen im Gehäuse verbleiben. Anschließend kann auf die zweite Metallisierung und die Kontakte, die bündig mit der zweiten Hauptfläche des Gehäuses abschließen, eine Lotschicht aufgebracht werden. Diese kann beispielsweise als Golddiffusionsstopschicht oder lötgeeignete Schicht ausgebildet sein.
In einem abschließenden Schritt werden die Halbleiterbauele­ mente zum Beispiel mittels eines Lasers, durch Fräsen, durch Sägen, oder mittels eines Wasserstrahles singuliert. Es ver­ steht sich von selbst, daß die mit einer Vergußmasse umgebe­ nen Halbleiterchips vor dem Entfernen des Grundsubstrates auf einer Fixierung aufgebracht wurden. Die Fixierung kann aus handelsüblicher UV-Folie oder auf Vakuumchucks oder durch den Moldkörper selbst erfolgen.
Die Erfindung und deren Vorteile werden anhand der nachfol­ genden Figuren weiter erläutert. Es zeigen:
Fig. 1a, 1b, 1c jeweils ein erfindungsgemäßes Halbleiter­ bauelement im Querschnitt, welches noch auf einem Grundsubstrat aufgebracht ist,
Fig. 2a, 2b jeweils eine Draufsicht auf die erfin­ dungsgemäßen Halbleiterbauelemente aus den Fig. 1a, 1b,
Fig. 3a, 3b jeweils erfindungsgemäße Halbleiterbauele­ mente im Querschnitt, bei denen auf eine zweite Metallisierung und Kontakte eine Lotschicht aufgebracht ist,
Fig. 4 ein erfindungsgemäßes Halbleiterbauelement im Querschnitt, das zwei Halbleiterchips aufweist,
Fig. 5 eine Draufsicht auf ein weiteres erfin­ dungsgemäßes Halbleiterbauelement,
Fig. 6 ein Grundsubstrat im Querschnitt, auf wel­ chem auf verschiedene Arten umgossene Pla­ stikgehäuse aufgebracht sind und
Fig. 7 eine Draufsicht auf das Grundsubstrat aus Fig. 6.
In der Fig. 1a ist ein erfindungsgemäßes Halbleiterbauele­ ment auf einem Grundsubstrat 11 (mit oder ohne Veredelungs­ schicht (Ag, Pd usw)) dargestellt, bevor das Grundsubstrat 11 entfernt wurde. Auf dem Grundsubstrat 11 ist ein Halbleiter­ chip 4 mit einer ersten Metallisierung 7 und einer zweiten Metallisierung 8 aufgebracht. Die zweite Metallisierung 8 steht dabei im direkten Kontakt mit dem Grundsubstrat 11. Be­ nachbart der rechten Seitenkante des Halbleiterchips 4 ist ein Kontakt 10, der als Gold-Ball ausgeführt ist, auf dem Grundsubstrat 11 aufgebracht. Die elektrische Verbindung zwischen dem Kontakt 10 und der ersten Metallisierung 7, die Kontaktpads des Halbleiterchips 4 darstellt, ist mittels ei­ nes Bonddrahtes 9 vorgenommen. Der Halbleiterchip 4 und der Kontakt 10 sind von einem Gehäuse 1 umgeben, das beispiels­ weise mittels Transfermolding auf das Grundsubstrat 11 aufge­ bracht wurde.
Fig. 1b zeigt eine prinzipiell identische Anordnung wie die Fig. 1a. Sie unterscheidet sich lediglich dadurch, daß an­ statt eines Gold-Balls 10 ein Halbleiter-Plättchen 10 vorge­ sehen ist, das über eine Metallisierung 13 mit dem Grundsub­ strat 11 verbunden ist. Die Metallisierung 13 und die zweite Metallisierung 8 des Halbleiterchips besteht dabei vorzugs­ weise aus dem gleichen Material, wodurch der Halbleiterchip 4 und das Halbleiterplättchen 10 in einem einzigen Verfahrens­ schritt aufgebracht werden können.
Wesentlich bei den in den Fig. 1a und 1b gezeigten Halb­ leiterbauelementen ist die Tatsache, daß sowohl die zweite Metallisierung 8 als auch der Kontakt 10 im direkten Kontakt mit dem Grundsubstrat 11 stehen. Nach einem Entfernen des Grundsubstrates 11, zum Beispiel mittels eines Ätzprozesses, liegen die zweite Metallisierung 8 und der Kontakt 10 bündig in einer Ebene mit der zweiten Hauptfläche 3 des Halbleiter­ bauelementes 1. Dies wird aus den Fig. 3a, 3b ersichtlich, in denen die zweite Metallisierung 8 und der Kontakt 10 be­ reits mit einer Lotschicht versehen sind, um die elektrische Verbindung des Halbleiterbauelementes zum Beispiel mit einer Leiterplatte, auf bekannte Weise zu ermöglichen. Das Aufbrin­ gen der Lotschicht ist jedoch nicht zwangsweise notwendig. Ein Lötkontakt könnte auch mittels Feuerverzinnen hergestellt werden.
In der Fig. 1c ist der Halbleiterchip 4 auf eine Erhöhung aufgebracht, die im vorliegenden Ausführungsbeispiel an die Größe des Halbleiterchips 4 angepaßt ist und durch Prägen hergestellt ist. Der Bonddraht 9 ist direkt auf eine Erhöhung 16, die als Kontakt 10 dient, aufgebracht. Die Erhöhung 16 darf dabei maximal bis zur zweiten Hauptfläche 3 des Halblei­ terbauelements reichen, damit nach dem Entfernen des Grund­ substrates auch ein von außen kontaktierbarer Kontakt ent­ steht. In der vorliegenden Fig. 1c reicht die Erhöhung nicht bis zur zweiten Hauptfläche 3 des Halbleiterbauelementes. Ein Teil der Erhöhung (das heißt der Teil der bis zur zweiten Hauptfläche 3 reicht) wird deshalb beim Entfernen des Grund­ substrates mit abgetragen, so daß eine ebene Fläche entsteht (vergleiche Fig. 3c).
Aus Fig. 1d ist ersichtlich, daß die Erhöhung 16 auch ätz­ technisch, von der zweiten Hauptfläche her, hergestellt sein kann. Die andere Hauptfläche des Substrates ist hingegen planar. Wie in Fig. 1d dargestellt ist, kann der Halbleiter­ chip seitlich auch über die Erhöhung hinausstehen. Dies kann auch beidseitig der Fall sein.
Die Fig. 2a, 2b und 2c zeigen Draufsichten auf die erfin­ dungsgemäßen Halbleiterbauelemente gemäß den Fig. 1a, 1b und 1c. In den vorliegenden Ausführungsbeispielen weisen die Halbleiterchips 4 jeweils zwei Kontaktpads (erste Metallisie­ rung 7) auf. Diese sind über Bonddrähte 9 jeweils mit einem Kontakt 10 verbunden. Wie aus der Fig. 2a ersichtlich wird, weisen die Kontakte 10, die dort als Gold-Balls ausgeführt sind, eine runde Form auf. Im Gegensatz dazu sind die Kontak­ te 10 in der Fig. 2b quadratisch ausgeführt. Die Halbleiter- Plättchen 12 lassen sich prinzipiell in jeder denkbaren Form ausgestalten. Gleiches gilt für die Erhöhungen 16, die belie­ big gestaltbar sind. In Fig. 2c weisen diese eine quadrati­ sche Form auf. Eine quadratische Anordnung ermöglicht insbe­ sondere ein einfaches Verbinden des Bonddrahtes 9 mit der Oberfläche des Halbleiterplättchens 12.
Die Anzahl dar Kontaktpads der ersten Metallisierung 7 könnte selbstverständlich auch von den in den Fig. 1 bis 3 ge­ zeigten Ausführungsbeispielen abweichen. Das erfindungsgemäße Halbleiterelement eignet sich insbesondere, jedoch nicht aus­ schließlich, für Low-Pin-Anordnungen. Low-Pin-Anordnungen be­ inhalten bis zu zehn Kontakte 10, die benachbart dem Halblei­ terchip 4 angeordnet sind. Die Kontakte 10 können dann bei­ spielsweise entlang der Außenkanten der Halbleiterchips ange­ ordnet sein.
Die Fig. 4 zeigt ein weiteres Ausführungsbeispiel eines er­ findungsgemäßen Halbleiterbauelementes. Das Halbleiterbauele­ ment weist zwei Halbleiterchips 4, 4' auf, die nebeneinander angeordnet sind. Jeder der beiden Halbleiterchips 4, 4' weist erste Metallisierungen 7, 7' und zweite Metallisierungen 8, 8' auf. Die zweiten Metallisierungen 8, 8' reichen dabei bün­ dig in einer Ebene an die zweite Hauptfläche 3 des Halblei­ terbauelementes 1. Über Bonddrähte 9 sind die Kontaktpads der ersten Metallisierung 7, 7' jeweils mit einem Kontakt 10, 10' verbunden. Die Kontakte 10, 10' reichen ebenfalls an die zweite Hauptfläche 3 des Halbleiterbauelementes 1. Die zwei­ ten Metallisierungen 8, 8' sowie die Kontakte 10, 10' sind dabei jeweils mit einer Lotschicht 14 bedeckt. In dem vorlie­ genden Ausführungsbeispiel ist jeweils ein Kontaktpad 7, 7' der Halbleiterchips 4, 4' über einen Bonddraht 9" miteinan­ der verbunden. Die Halbleiterchips 4, 4' sind somit in der Lage, Signale miteinander auszutauschen. Es wäre jedoch auch denkbar, daß keine elektrische Verbindung zwischen den Halb­ leiterchips 4, 4' besteht und diese lediglich in einem Gehäu­ se untergebracht sind. Weiterhin kann in einer alternativen Ausgestaltungsform eine Mehrzahl an Halbleiterchips in dem Halbleiterbauelement 1 vorgesehen sein.
Fig. 5 zeigt eine Draufsicht auf ein weiteres Ausführungs­ beispiel eines erfindungsgemäßen Halbleiterbauelementes. Der Halbleiterchip 4 weist in diesem Ausführungsbeispiel sechs Kontaktpads 7 auf, die die erste Metallisierung auf der er­ sten Hauptseite des Halbleiterchips 4 bilden. Jeder der Kon­ taktpads 7 ist über einen Bonddraht 9 mit einem Kontakt 10, der hier als Halbleiterplättchen 12 ausgeführt ist, verbunden. Prinzipiell ist es möglich, den Abstand A der Kontakte 10 beliebig zu variieren. Gleichfalls ist es möglich den Ab­ stand L zwischen einem Kontaktpad 7 und dem jeweils zugeord­ neten Kontakt 10 beliebig zu variieren. Das erfindungsgemäße Halbleiterbauelement ermöglicht durch sein Herstellungsver­ fahren eine äußerst flexible Anordnung der Kontakte im Bezug zu dem Halbleiterchip. Somit ist prinzipiell jeder beliebige "Pitch-Abstand" einstellbar.
Die Fig. 6 und 7 zeigen jeweils ein Grundsubstrat 11, bei denen in verschiedenen Ausgestaltungen Gehäuse 1 aufgebracht wurden. Auf einem Grundsubstrat 11 ist dabei eine Vielzahl von Halbleiterchips und diesen zugeordneten Kontakten in ei­ ner regelmäßigen Anordnung, z. B. in einem Raster, aufge­ bracht. In der linken Hälfte der Fig. 6 wird ersichtlich, daß beim Umgießen der Halbleiterchips und der zugeordneten Kontakte (nicht gezeigt) jede Anordnung einzeln ummoldet wer­ den kann. Andererseits ist es auch denkbar, so wie dies in der Mitte der Fig. 6 dargestellt ist, in einer Reihe ange­ ordnete Halbleiterchips in einem einzigen Gehäuse 1 unterzu­ bringen. Gleichfalls können in einem Raster angeordnete Halb­ leiterchips mit einem einzigen Gehäuse 1 umgeben werden. In den beiden letztgenannten Fällen ist es deshalb vor dem Ver­ einzeln der Halbleiterbauelemente nicht notwendig, diese mit­ tels einer Folie zu fixieren. Die Fixierung erfolgt durch den Moldkörper selbst. Durch Laserschneiden kann ebenfalls jede beliebige Außenform des Packages erreicht werden, was eine besser Platzausnutzung auf der Platine gewährleistet.
Die Erfindung ermöglicht somit eine kostengünstige Herstel­ lung eines Halbleiterbauelementes, das insbesondere bei Ein­ zelhalbleitern Anwendung finden kann. Es ist möglich, die aus dem Stand der Technik bekannten Materialien für das Halblei­ terbauelement selbst und für das Grundsubstrat zu verwenden. Insbesondere weist das erfindungsgemäße Vorgehen den Vorteil auf, daß keine Behandlung des Grundsubstrates, zum Beispiel eine Metallisierung, eine Stanzung oder eine Prägung notwendig ist, aber wie beschrieben, möglich ist. Das Layout, das heißt die Anordnung der Kontakte in Bezug zu einem Halblei­ terchip, kann sehr flexibel erfolgen. Das Grundsubstrat muß deshalb niemals variiert werden. Ferner ist auf dem Grundsub­ strat eine sehr hohe Bauteildichte realisierbar, da zwischen den einzelnen Halbleiterbauelementen lediglich die Breite für eine Säge-, Laserschnitt, Wasserstrahl oder Fräsespur vorge­ sehen sein muß.
Die Erfindung ermöglicht weiterhin sowohl Multichip- als auch Einzelchip Halbleiterbauelemente. Die Festlegung, ob ein Ein­ zelchip oder ein Multichip-Modul hergestellt werden soll, er­ folgt erst beim Aufbringen des Gehäuses. Es ist wiederum kei­ ne Abänderung des Grundsubstrates notwendig. Die Verwendung eines beidseitig metallisierten Halbleiterchips ermöglicht den Einsatz von vertikal integrierten Einzelhalbleitern. Auf diese Weise ist es möglich, sehr kleine Abmessungen des Halb­ leiterchips und somit des gesamten Halbleiterbauelementes zu erzielen. Bei einer Chipgröße von 0,3 × 0,3 × 0,14 mm beträgt das Gehäuse-Abmaß dann z. B. 0,8 × 0,5 × 0,4 mm.

Claims (21)

1. Halbleiterbauelement mit einem Gehäuse (1) mit einer er­ sten Hauptfläche (2) und einer zweiten, der ersten gegenüber­ liegenden Hauptfläche (3), das zumindest einen Halbleiterchip (4) umgibt, der eine erste Metallisierung (7) auf einer er­ sten Hauptseite (5) des Halbleiterchips (4) aufweist, wobei eine zweite Hauptseite (6) des Halbleiterchips (4) an die zweite Hauptfläche (3) des Halbleiterbauelementes reicht und bei dem die erste Metallisierung (7) über elektrische Leiter (9) mit Kontakten (10), die ebenfalls von dem Gehäuse (1) um­ geben sind und die an die zweite Hauptfläche (3) reichen, verbunden ist, dadurch gekennzeichnet, daß der zumindest eine Halbleiterchip (4) auf der zweiten Hauptseite (6) eine zweite Metallisierung (8) zur Signalfüh­ rung aufweist.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Metallisierung (8) und die Kontakte (10) bün­ dig mit der zweiten Hauptfläche (3) abschließen.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Gehäuse (1) aus einer Kunststoff-Vergußmasse besteht.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Kontakte (10) als Gold-Balls, als Halbleiter- Plättchen (12) oder als metallischer Leiter ausgeführt sind.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die elektrischen Leiter (9) Bonddrähte sind.
6. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die zweite Metallisierung (8) den zumindest einen Halb­ leiterchip (4) auf der zweiten Hauptseite (3) vollständig be­ deckt.
7. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die erste Metallisierung (7) durch Kontaktpads des Halb­ leiterchips (4) gebildet ist, wobei jeder Kontaktpad über die elektrischen Leiter (9) mit zumindest einem Kontakt (10) ver­ bunden ist.
8. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die ersten Metallisierungen (7, 7') zumindest zweier Halbleiterchips (4, 4') elektrisch miteinander verbunden sind.
9. Halbleiterbauelement nach einem der vorhergehenden Ansprü­ che, dadurch gekennzeichnet, daß die einem Halbleiterchip (4) zugeordneten Kontakte (7) benachbart zumindest einer Seitenkante des zumindest einen Halbleiterchips (4) angeordnet sind.
10. Halbleiterbauelement nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß das Halbleiterbauelement bis zu zehn Kontakte (10) auf­ weist.
11. Halbleiterbauelement nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß auf die Kontakte (10) und die zweite Metallisierung (8) eine Lotschicht (14) aufgebracht ist.
12. Verfahren zum Herstellen eines Halbleiterbauelementes nach einem der Ansprüche 1 bis 11 mit den nachfolgenden Schritten:
  • a) Bereitstellen eines Grundsubstrates (11),
  • b) Bereitstellen zumindest eines Halbleiterchips (4) mit einer ersten und einer zweiten Metallisierung (7, 8),
  • c) Aufbringen des zumindest einen Halbleiterchips (4) auf das Grundsubstrat (11), wobei die zweite Metallisierung (8) und das Grundsubstrat (11) einander zugewandt sind,
  • d) Aufbringen zumindest eines Kontaktes (10) auf dem Grund­ substrat (11),
  • e) Herstellen einer elektrischen Verbindung zwischen dem zumindest einen Kontakt (10) und der ersten Metallisierung (7),
  • f) Aufbringen eines Gehäuses (1), so daß der zumindest eine Halbleiterchip (4) und die zugeordneten Kontakte (10) umgeben sind,
  • g) Entfernen des Grundsubstrates (11).
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß als Grundsubstrat (11) ein metallischer Leiter verwendet wird, der an den Stellen des Halbleiterchips (4) und/oder den Kontakten (10) erhöht wird.
14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß das Grundsubstrat durch Ätzen entfernt wird.
15. Verfahren nach Anspruch 13 und 14, dadurch gekennzeichnet, daß der Schritt des Ätzens beendet wird, sobald das Gehäuse (1) erreicht wird, so daß die Erhöhungen (16) an den Stellen des Halbleiterchips (4) und/oder den Kontakten (10) vom Ge­ häuse umgeben sind.
16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, daß die zweite Metallisierung (8) des Halbleiterchips (4) und die Kontakte (10) mittels chemischer oder galvanischer Ab­ scheidung oder Feuerverzinnen veredelt werden.
17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, daß die Halbleiterchips (4) rasterförmig auf dem Grundsub­ strat (11) angeordnet werden.
18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß das Gehäuse (1) jeweils einen einzelnen Halbleiterchip (4) oder eine Mehrzahl von in einer Reihe nebeneinander ange­ ordneten Halb leiterchips (4) oder eine Mehrzahl von raster­ förmig angeordneten Halbleiterchips (4) umgibt.
19. Verfahren nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, daß die Halbleiterbauelemente vereinzelt werden.
20. Verfahren nach einem der Ansprüche 12 bis 19, dadurch gekennzeichnet, daß das Grundsubstrat (11) aus Kupfer, einer Legierung oder einem organischen Material besteht.
21. Verfahren nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, daß das Grundsubstrat (11) mit Justiermarken (15) versehen wird, die vor dem Aufbringen der Halbleiterchips (4) mittels Laser, Ätzung, Prägung, Stanzung oder Drucken aufgebracht worden sind.
DE2000104410 2000-02-02 2000-02-02 Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung Withdrawn DE10004410A1 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE2000104410 DE10004410A1 (de) 2000-02-02 2000-02-02 Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
EP01911410A EP1269539A1 (de) 2000-02-02 2001-01-31 Halbleiterbauelement mit an der unterseite befindlichen kontakten und verfahren zur herstellung
PCT/DE2001/000386 WO2001057924A1 (de) 2000-02-02 2001-01-31 Halbleiterbauelement mit an der unterseite befindlichen kontakten und verfahren zur herstellung
JP2001557087A JP2003522416A (ja) 2000-02-02 2001-01-31 下側に設けられた接触部を有する半導体構成素子とその製造方法
KR1020027009937A KR20020074228A (ko) 2000-02-02 2001-01-31 하측면에 컨택이 마련된 반도체 소자 및 그 제조 방법
US10/210,977 US20030015774A1 (en) 2000-02-02 2002-08-02 Semiconductor component with contacts situated at the underside, and fabrication method
JP2005095685A JP2005252278A (ja) 2000-02-02 2005-03-29 下側に設けられた接触部を有する半導体構成素子の製造方法
US11/220,341 US20060014326A1 (en) 2000-02-02 2005-09-06 Method for fabricating a semiconductor component with contacts situated at the underside

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2000104410 DE10004410A1 (de) 2000-02-02 2000-02-02 Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Publications (1)

Publication Number Publication Date
DE10004410A1 true DE10004410A1 (de) 2001-08-16

Family

ID=7629490

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2000104410 Withdrawn DE10004410A1 (de) 2000-02-02 2000-02-02 Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung

Country Status (6)

Country Link
US (2) US20030015774A1 (de)
EP (1) EP1269539A1 (de)
JP (2) JP2003522416A (de)
KR (1) KR20020074228A (de)
DE (1) DE10004410A1 (de)
WO (1) WO2001057924A1 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10148042A1 (de) * 2001-09-28 2003-04-30 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen
DE10334578A1 (de) * 2003-07-28 2005-03-10 Infineon Technologies Ag Chipkarte, Chipkartenmodul sowie Verfahren zur Herstellung eines Chipkartenmoduls
DE10147376B4 (de) * 2001-09-26 2009-01-15 Infineon Technologies Ag Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
DE102007017546B4 (de) * 2007-04-10 2012-10-25 Qimonda Ag Mehrzahl von Multichipmodulen und Verfahren zur Herstellung

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6949816B2 (en) * 2003-04-21 2005-09-27 Motorola, Inc. Semiconductor component having first surface area for electrically coupling to a semiconductor chip and second surface area for electrically coupling to a substrate, and method of manufacturing same
US7173336B2 (en) 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US20030143327A1 (en) * 2001-12-05 2003-07-31 Rudiger Schlaf Method for producing a carbon nanotube
US7112816B2 (en) * 2002-04-12 2006-09-26 University Of South Flordia Carbon nanotube sensor and method of producing the same
US20040022943A1 (en) * 2002-04-12 2004-02-05 Rudiger Schlaf Carbon nanotube tweezer and a method of producing the same
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
WO2006079865A1 (en) * 2005-01-27 2006-08-03 Infineon Technologies Ag Semiconductor package and method of assembling the same
US7956459B2 (en) 2005-02-28 2011-06-07 Infineon Technologies Ag Semiconductor device and method of assembly
DE112005003629T5 (de) * 2005-07-06 2008-06-05 Infineon Technologies Ag IC-Baugruppe und Verfahren zur Herstellung einer IC-Baugruppe
DE102005046583A1 (de) 2005-09-28 2007-03-29 Eppendorf Ag Laborvorrichtung zur gleichzeitigen Durchführung von Reaktionen in einer Mehrzahl von Proben
JP4842879B2 (ja) 2007-04-16 2011-12-21 信越ポリマー株式会社 基板収納容器及びそのハンドル
US7955901B2 (en) 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8155534B2 (en) 2008-06-30 2012-04-10 Alcatel Lucent Optical modulator for higher-order modulation
KR101248163B1 (ko) * 2009-09-10 2013-03-27 엘지전자 주식회사 이면 접합형 태양 전지 및 그 제조 방법
US8675802B2 (en) * 2011-03-02 2014-03-18 Yasser Ragab Shaban Method and apparatus of deactivating explosives and chemical warfare with high-energy neutrons generated from deuterium tritium fusion reaction
US20130001761A1 (en) * 2011-07-03 2013-01-03 Rogren Philip E Lead carrier with thermally fused package components

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0773584A2 (de) * 1995-11-08 1997-05-14 Fujitsu Limited Anordnung bestehend aus einer Harzpackung und Herstellungsverfahren dafür
DE69128818T2 (de) * 1990-08-03 1998-06-04 Thomson Csf Semiconducteurs Verbindungsverfahren zwischen einer integrierten Schaltung und einem Schaltungsträger und an dieses Verfahren angepasste, integrierte Schaltung

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS598363A (ja) * 1982-07-06 1984-01-17 Toshiba Corp 半導体装置
KR910001419B1 (ko) * 1987-03-31 1991-03-05 가부시키가이샤 도시바 수지봉합형 집적회로장치
JPS6482555A (en) * 1987-09-24 1989-03-28 Mitsubishi Electric Corp Semiconductor device
JPH01308058A (ja) * 1988-06-06 1989-12-12 Hitachi Ltd 電子装置
US5049979A (en) * 1990-06-18 1991-09-17 Microelectronics And Computer Technology Corporation Combined flat capacitor and tab integrated circuit chip and method
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
US5563446A (en) * 1994-01-25 1996-10-08 Lsi Logic Corporation Surface mount peripheral leaded and ball grid array package
JP3074264B2 (ja) * 1997-11-17 2000-08-07 富士通株式会社 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JPH09148492A (ja) * 1995-11-17 1997-06-06 Murata Mfg Co Ltd 電子部品パッケージ装置
JP2842355B2 (ja) * 1996-02-01 1999-01-06 日本電気株式会社 パッケージ
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
JPH09286971A (ja) * 1996-04-19 1997-11-04 Toray Dow Corning Silicone Co Ltd シリコーン系ダイボンディング剤、半導体装置の製造方法および半導体装置
JP3500015B2 (ja) * 1996-09-25 2004-02-23 三洋電機株式会社 半導体装置及びその製造方法
JP3877401B2 (ja) * 1997-03-10 2007-02-07 三洋電機株式会社 半導体装置の製造方法
JP3420473B2 (ja) * 1997-04-30 2003-06-23 東レ・ダウコーニング・シリコーン株式会社 シリコーン系接着性シート、その製造方法、および半導体装置
JP3165078B2 (ja) * 1997-07-24 2001-05-14 協和化成株式会社 表面実装部品の製造方法
JPH1167809A (ja) * 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP3355142B2 (ja) * 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US6455923B1 (en) * 1999-08-30 2002-09-24 Micron Technology, Inc. Apparatus and methods for providing substrate structures having metallic layers for microelectronics devices
TW423133B (en) * 1999-09-14 2001-02-21 Advanced Semiconductor Eng Manufacturing method of semiconductor chip package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69128818T2 (de) * 1990-08-03 1998-06-04 Thomson Csf Semiconducteurs Verbindungsverfahren zwischen einer integrierten Schaltung und einem Schaltungsträger und an dieses Verfahren angepasste, integrierte Schaltung
EP0773584A2 (de) * 1995-11-08 1997-05-14 Fujitsu Limited Anordnung bestehend aus einer Harzpackung und Herstellungsverfahren dafür

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 10313082 A, In: Pat. Abstr. of JP *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10147376B4 (de) * 2001-09-26 2009-01-15 Infineon Technologies Ag Elektronisches Bauteil und Systemträger sowie Verfahren zur Herstellung derselben
DE10148042A1 (de) * 2001-09-28 2003-04-30 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
US7031170B2 (en) 2001-09-28 2006-04-18 Infineon Technologies Ag Electronic device having a plastic housing and components of a height-structured metallic leadframe and methods for the production of the electronic device
DE10148042B4 (de) * 2001-09-28 2006-11-09 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10308928A1 (de) * 2003-02-28 2004-09-09 Siemens Ag Direkt auf ungehäusten Bauelementen erzeugte freitragende Kontaktierstrukturen
US7368324B2 (en) 2003-02-28 2008-05-06 Siemens Aktiengesellschaft Method of manufacturing self-supporting contacting structures
DE10308928B4 (de) * 2003-02-28 2009-06-18 Siemens Ag Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
DE10334578A1 (de) * 2003-07-28 2005-03-10 Infineon Technologies Ag Chipkarte, Chipkartenmodul sowie Verfahren zur Herstellung eines Chipkartenmoduls
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
DE102007017546B4 (de) * 2007-04-10 2012-10-25 Qimonda Ag Mehrzahl von Multichipmodulen und Verfahren zur Herstellung

Also Published As

Publication number Publication date
US20060014326A1 (en) 2006-01-19
US20030015774A1 (en) 2003-01-23
KR20020074228A (ko) 2002-09-28
WO2001057924A1 (de) 2001-08-09
JP2005252278A (ja) 2005-09-15
JP2003522416A (ja) 2003-07-22
EP1269539A1 (de) 2003-01-02

Similar Documents

Publication Publication Date Title
DE10004410A1 (de) Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
DE102011053871B4 (de) Multichip-Halbleitergehäuse und deren Zusammenbau
DE10201781B4 (de) Hochfrequenz-Leistungsbauteil und Hochfrequenz-Leistungsmodul sowie Verfahren zur Herstellung derselben
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE69325749T2 (de) Gestapelte Mehrchip-Module und Verfahren zur Herstellung
EP2267798B1 (de) Optoelektronisches Bauelement
EP2396832B1 (de) Verkapselte optoeleketronische halbleiteranordnung mit lötstoppschicht und entsprechendes verfahren
DE60224131T2 (de) Leiterrahmen-Packung in Chipgrösse
EP1155449A1 (de) Halbleiterbauelement mit einem chipträger mit öffnungen zur kontaktierung durch eine metallfolie
DE10129388A1 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP0860876A2 (de) Anordnung und Verfahren zur Herstellung von CSP-Gehäusen für elektrische Bauteile
WO2014154632A1 (de) Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
DE102005006730A1 (de) Leiterrahmen, Halbleiterchippackung und zugehöriges Herstellungsverfahren
DE102008035911A1 (de) Verfahren zum Herstellen eines integrierten Schaltungsmoduls
DE102018128846A1 (de) Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung
WO2010112298A1 (de) Optoelektronisches bauelement
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE69418037T2 (de) Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau
DE102021125094A1 (de) Halbleitergehäuse mit einem chip-träger mit einem pad-offset-merkmal
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
DE102021113069A1 (de) Halbleitergehäuse mit lti-inspektionsmerkmal
DE10047135B4 (de) Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
DE10147375B4 (de) Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zur Herstellung desselben
DE102020117341A1 (de) Gehäuse-leiter-design mit rillen für verbesserte dammbalkentrennung
DE10132385B4 (de) Elektronisches Bauteil, einen Nutzen und einen Systemträger für ein derartiges Bauteil mit auf ihren Unterseiten verteilten Außenkontakten, sowie Verfahren zur Herstellung derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee