JP2006519475A - ケーシングのないモジュール上に直接に形成された自立コンタクト構造体 - Google Patents

ケーシングのないモジュール上に直接に形成された自立コンタクト構造体 Download PDF

Info

Publication number
JP2006519475A
JP2006519475A JP2005518520A JP2005518520A JP2006519475A JP 2006519475 A JP2006519475 A JP 2006519475A JP 2005518520 A JP2005518520 A JP 2005518520A JP 2005518520 A JP2005518520 A JP 2005518520A JP 2006519475 A JP2006519475 A JP 2006519475A
Authority
JP
Japan
Prior art keywords
material layer
module
insulating material
support
contact surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005518520A
Other languages
English (en)
Inventor
ヴァイトナー カール
エックハルト　ヴォルフガング
ツァプフ イェルク
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JP2006519475A publication Critical patent/JP2006519475A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4822—Beam leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01061—Promethium [Pm]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y10T29/49149—Assembling terminal to base by metal fusion bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Laminated Bodies (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)
  • Connector Housings Or Holding Contact Members (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

ケーシングのないモジュール上に直接に自立コンタクト構造体を形成する。これは絶縁材料層と導電材料層とをモジュールおよび支持体上に被着し、その後これを支持体からふたたび剥離させることによって形成される。

Description

ケーシングのない電子モジュールの端子パッドから大きなはんだ付け可能なコンタクト面への接続を行うために、リードフレームを利用することが知られている。コンタクトすべき素子はたいていスタンピングされた金属のコンタクト用支持体、いわゆるリードフレーム上に載置され、モジュールの端子パッドとコンタクト用支持体の個々のリードとがワイヤボンディングにより電気的に接続される。
ケーシングのないモジュールのコンタクトを形成する別の手段はいわゆるテープオートメーテッドボンディング技術ＴＡＢを使用することである。ここでははんだ付け可能な狭い内部コンタクトと広い外部コンタクトとを備えたフレキシブルな構造体、いわゆるスパイダが製造される。コンタクトすべきモジュールの端子パッドは内部コンタクトに接続される。外部コンタクトは回路支持体とのコンタクト形成に用いられる。
したがって本発明の課題は、特に電力デバイスに適したケーシングのないモジュールのコンタクト手段を低コストで提供することである。
この課題は独立請求項に記載の本発明の特徴により解決される。本発明の有利な実施形態は従属請求項に記載されている。
本発明の着想は、プレーナ形の導電性および絶縁性の構造体をまず支持体上に形成し、後にそこから剥離させて自立構造体とするところにある。
これに応じて本発明のモジュールの製造方法では、まず絶縁材料層がモジュール上およびこのモジュールに近接して配置された支持体上に被着される。ここで特に支持体は絶縁材料層の全面をカバーしなくてよい。次にモジュールの電気コンタクト面の少なくとも一部が絶縁材料層を被着する際に空けたままとされるかおよび／または絶縁材料層の被着後に露出される。次のステップでは、導電材料層が絶縁材料層上およびモジュールの電気コンタクト面上に被着される。最後に絶縁材料層が支持体から剥離される。
もちろん本発明の範囲内で、コンタクト面を備えたモジュールを複数個製造して大きなデバイスを作成してもよいし、および／または複数のコンタクト面を備えたモジュールを製造してもよい。
導電材料層は付加的に絶縁材料層によって覆われていない支持体の領域にも被着される。この場合、絶縁材料層のほか、導電材料層が支持体から剥離される。
第１の手段に代えてまたはこれに加えて、本発明のモジュールの製造方法では、まず、絶縁材料層がモジュール上に被着される。次にモジュールの電気コンタクト面の少なくとも一部が絶縁材料層の被着時に空けたままとされるかおよび／または絶縁材料層の被着後に露出される。次のステップでは、導電材料層が絶縁材料層上、モジュールの電気コンタクト面上およびモジュールに近接して配置された支持体上に被着される。ここで特に支持体は導電材料層の全面をカバーしなくてよい。最後に絶縁材料層が支持体から剥離される。
こうした絶縁材料層および導電材料層により、プレーナ形の導電性および絶縁性の自立構造体がモジュールに接して形成される。
周囲影響に対する保護のためのパシベーションとして、モジュールおよび各層は少なくとも部分的にケーシングに収容されるかおよび／またはカバーで被覆される。例えばこのためにモジュール、絶縁材料層および／または導電材料層は相互に充填される。これは例えばグローブトップ（Tropfenpassivierung）またはシリコンゲルでのオーバーモールド（Rahmenverguss）により行われる。グローブトップまたはオーバーモールドに代えてシートラミネーションを行うこともできる。プラスティックシートカバーまたはグローブトップに代えてまたはこれに加えて、ニッケル‐金保護層を用いることもできる。
有利には、支持体は少なくとも部分的に小さな表面接着性を有する。特に支持体はテフロンコーティングされているかおよび／またはテフロンから成る。
また支持体はモジュール用の保持部材を有するか、および／または導電材料層および／または絶縁材料層の剥離のための排出部材を有する。
モジュールのコンタクト面を露出させるために、絶縁材料層にモジュール表面積の６０％以上、特に有利には表面積の８０％以上のウィンドウが開口される。したがって本発明の方法はコンタクト形成に際して平坦な導体によりコンタクトウィンドウすなわちコンタクト面に相応する面積が形成される電力デバイスに特に適している。このウィンドウはモジュールのうち最大面積の取れる箇所、つまり支持体から遠いほうの側に開口される。その面積の絶対値は５０ｍｍ２以上、有利には７０ｍｍ２以上、特に有利には１００ｍｍ２以上である。
モジュールのコンタクト面を露出させることに代えてまたはこれに加えて、絶縁材料層を被着する際に、モジュールのコンタクト面の少なくとも一部、すなわち表面積の６０％以上、有利には表面積の８０％以上を空けたままにしておくこともできる。
モジュールエッジをしっかりカバーするために、絶縁材料層にはモジュール表面積の９９．９％未満、有利には表面積の９９％未満、特に有利には表面積の９５％未満のウィンドウを開口される。
モジュールが支持体上または支持体のなかに配置されることにより、支持体およびモジュールが１つの表面輪郭を形成する。絶縁材料層は特にこのように延在する表面輪郭に相応するようにモジュールおよび支持体上に被着される。これに対して従来技術ではロジックチップがポリマーに埋め込まれる場合、ポリマー層全体ではなくその下面しか表面輪郭に追従していなかった。
本発明では絶縁材料層がモジュールおよび支持体によって形成される表面輪郭に追従することにより、特にモジュールが電力半導体として使用される場合、２つの利点が同時に得られる。その１つめは支持体の反対側のモジュールエッジの上方でも絶縁材料層の充分な厚さが保証され、高電圧または高い電界強度がかかったときのブレークダウンが阻止されるということである。２つめは、ふつうきわめて厚くなる電力デバイスにおいて、場合により後にこのモジュールの配置される支持体で導体に対してコンタクト面を露出させたりコンタクトを形成したりすることに問題が生じるほど絶縁材料層が厚くならないということである。
支持体上方の直線状に延在する領域での絶縁材料層の厚さはモジュール上方の直線状に延在する領域での厚さに対して５０％未満、特に有利には２０％未満だけ変化する。有利にはこの厚さはほぼ等しく、偏差は５％未満、特に有利には１％未満である。このパーセンテージはモジュール上方の直線状に延在する領域での層厚さを１００として示してある。層厚さは直線状に延在する領域に対して調整される。なぜならこの層は支持体およびモジュールの内部エッジで厚くなり、支持体とは反対側のエッジで薄くなるからである。
絶縁材料層は特にプラスティックから成る。別の実施形態では絶縁材料層は光感応性材料であるが、もちろんそうでなくてもよい。
絶縁材料層は、有利には、カーテンコート式ポッティング、浸漬（特に一方側浸漬）、スプレー（特に静電スプレー）、印刷（特にスクリーン印刷）、オーバーモールド、ディスペンス、スピンコート、シートラミネーションのうち１つまたは複数の手段により被着される。
状況によっては絶縁材料層はシートではないほうが有利である。これに対して、絶縁材料層としてシートが使用される場合には、有利にはラミネーションは真空圧着により形成される。このために真空深絞り、ハイドロリック真空圧着、真空ガス圧着またはその他のラミネーションプロセスが使用される。この場合の圧力はアイソスタティックに印加される。ラミネーションは例えば１００〜２５０℃の温度および１〜１０ｂａｒの圧力で行われる。ラミネーションの正確なプロセスパラメータすなわち圧力・温度・時間などは特に、モジュールおよび支持体のトポロジ、シートのプラスティック材料およびシートの厚さに依存する。
シートは任意のサーモプラスト、デュロプラストおよびこれらの混合物から成る。本発明の方法では有利に、シートとして、ポリイミド（ＰＩ）ベース、ポリエチレン（ＰＥ）ベース、ポリフェノールベース、ポリエーテレテルケトン（ＰＥＥＫ）ベースおよび／またはエポキシドベースのプラスティック材料が用いられる。ここでシートには表面接着性を向上させるために接着剤がコーティングされる。同様に基板表面に接着剤、特にシラン化合物をコーティングしてもよい。
ラミネーションステップ後、特にテンパリングステップが行われる。熱処理および網状結合によりシート表面の接着性、熱特性、物理的および機械的特性が改善される。
導電材料層を被着し、平面状のコンタクトを形成するために、有利には、導電材料層の物理的または化学的な堆積プロセスが行われる。物理的プロセスとしてはスパッタリングおよび物理蒸着法ＰＶＤが挙げられる。化学的プロセスとしては化学蒸着法ＣＶＤおよび／または液相化学蒸着法ＬＰＣＶＤが挙げられる。また、まず最初にチタン／銅から成る薄い部分層を堆積し、その上方に銅から成る厚い部分層をめっきなどによりガルバニックに堆積するプロセスを行ってもよい。
この場合に絶縁材料層は高さが１０００μｍまでの範囲で変化するように形成される。高さの差は特に支持体または支持体に近接して配置される半導体チップのトポロジに依存する。
絶縁材料層の厚さは１０〜５００μｍ、本発明の方法では有利には２５〜１５０μｍである。
別の有利な実施形態では、被着のプロセスは絶縁材料層の厚さが所定の値に達するまで繰り返される。例えば絶縁材料から成る薄い部分層を複数個積層して１つの厚い絶縁材料層とする。薄い部分層は有利にはプラスティック材料から成る。また薄い部分層はそれぞれ異なる絶縁材料から成っていてもよい。こうして複数の部分層から１つの絶縁材料層が得られる。
モジュールの電気コンタクト面は絶縁材料層の被着時に空けたままとされるか、および／または後から露出される。特に有利には、絶縁材料層がシートとして被着される際に、完全な露出および／または部分的な露出のどちらを行ってもよい。この場合、あらかじめ１つまたは複数の相応の開口またはウィンドウの設けられたシートを使用することができる。このウィンドウは例えば低コストに実行可能なスタンピングまたは切削によって設けることができる。
有利な実施形態では、モジュールの電気コンタクト面を露出させるために、絶縁材料層にレーザーアプリションによってウィンドウが開口される。これに使用されるレーザーの波長は０．１〜１１μｍであり、出力は１〜１００Ｗである。有利には波長９．２４μｍのＣＯ２レーザーが用いられる。ウィンドウを開口しても、絶縁材料層の下方に場合により設けられるアルミニウム、金または銅から成るチップコンタクトが損なわれることはない。
別の実施形態では、絶縁材料層として光感応性材料が用いられ、モジュールの電気コンタクト面を露出させるためにフォトリソグラフィプロセスによりウィンドウが開口される。フォトリソグラフィプロセスでは絶縁材料から成る光感応性層が露光および現像され、絶縁材料の露光部分または非露光部分が除去される。
ウィンドウの開口後、場合によっては洗浄ステップが行われ、絶縁材料層の残留部分が除去される。洗浄ステップは例えばウェットケミカル洗浄プロセスである。また洗浄ステップは特に有利にはプラズマ洗浄プロセスである。
別の実施形態では、種々の導電材料から成る複数の部分層が導電材料層の形成に用いられる。例えば種々の金属層が上下に堆積される。部分層の個数は特に有利には２〜５個である。複数の部分層から導電材料層を形成することにより、例えば拡散バリアとして機能する部分層を組み込むことができる。こうした部分層は例えばチタン‐タングステン合金ＴｉＷから形成される。有利には、多層構造体では、コンタクトすべき表面に直接に接着層または接着性の高い部分層が被着される。こうした部分層は例えばチタンから成る。
有利な実施形態では、平面状のコンタクトを形成した後、導電材料層内および／または導電材料層上に少なくとも１つの導体路が形成される。導体路は各層上に堆積することができる。特に導体路を形成するために層のパターニングが行われる。これは導体路が層内に形成されることを意味する。導体路は例えば半導体チップの電気コンタクトとして用いられる。
パターニングは通常フォトリソグラフィプロセスで行われる。このために導電材料層上にフォトレジストが堆積され、乾かされ、続いて露光および現像される。状況に応じてテンパリングステップを行い、堆積されたフォトレジストを続く処理プロセスに対して安定化することもできる。フォトレジストとしては従来のポジレジストまたはネガレジスト（コーティング材料）が用いられる。フォトレジストの堆積は例えばスプレープロセスまたは浸漬プロセスによって行われる。エレクトロデポジション法（静電堆積法または電気泳動堆積法）も同様に可能である。
フォトレジストに代えて他のパターニング材料をカーテンコート式ポッティング、浸漬（特に一方側浸漬）、スプレー（特に静電スプレー）、印刷（特にスクリーン印刷）、オーバーモールド、ディスペンス、スピンコート、シートラミネーションのうち１つまたは複数の手段により被着してもよい。
パターニングのために光感応性材料を用い、これをフォトレジスト層の被着ステップと同様に積層し、露光および現像してもよい。
導体路を形成するために例えば次のプロセスが行われる。まず第１のステップで、導電材料層がパターニングされ、形成された導体路上に金属層が被着される。この最後のメタライゼーションにより導体路が強化される。例えばパターニングにより形成された導体路上に厚さ１〜４００μｍの銅がガルバニックに堆積される。その後、フォトレジスト層、積層されたシートまたはその代わりに使用されたパターニング材料が剥離される。これは例えば有機溶剤、アルカリ現像液その他により行われる。続くディファレンシャルエッチングにより金属層が再び除去される。強化された導体路はそのまま残る。
有利な実施形態では、複数の層から成る装置を製造するために、ラミネーションステップ、コンタクト形成ステップ、導体路形成ステップが複数回行われる。
本発明によれば、有利には、半導体チップ（特に電力半導体チップ）上に配置される電気コンタクト形成および端子パッドまたはコンタクト面のワイヤ接続のための新たな技術が得られる。さらに本発明によれば、迅速かつ損失の少ない平面状の低インダクタンスの接続部および絶縁部が得られる。
絶縁材料層を被着することにより絶縁層が製造される。本発明のように絶縁材料層から絶縁層を製造すると次のような利点が奏される。すなわち
１）高温で適用可能である。絶縁材料層は材料を適切に選択すれば３００℃までの温度耐性を有する。
２）プロセスコストが小さくなる。
３）厚い絶縁層を使用するため、高い絶縁強度を得ることができる。
４）スループットが大きくなり、効率の良い処理が可能である。
５）絶縁材料層を真空中で処理することにより空気影響が阻止されるので、均一な絶縁特性が得られる。
６）チップコンタクト面積の全体が利用され、高電流を導出することができる。
７）平面状のコンタクトによりチップを均一に駆動することができる。
８）コンタクト面のコンタクトのインダクタンスが平面状のジオメトリによりワイヤボンディングの場合よりも小さくなる。
９）振動衝撃や機械的衝撃の負荷に対するコンタクトの信頼性が高まる。
１０）他の手段に比べて熱機械的応力が小さいため高い負荷変動耐性が得られる。
１１）複数の配線面へアクセス可能である。
１２）前述したようにプレーナ形素子の接続技術は小さな構造高さを要求するが、本発明によればコンパクトな構造が得られる。
１３）複数の配線面において大面積の遮蔽用金属層が実現される。これにより特に回路の電磁影響ＥＭＶ（障害放出、障害耐性）にきわめて有効に対処することができる。
本発明の装置の有利な実施形態は本発明の方法の有利な実施形態に相応する。
本発明の他の特徴および利点を以下に図示の実施例に則して説明する。ここで図１には電力半導体のコンタクト構造体の製造方法が示されている。図２には本発明の第１の自立コンタクト構造体がまだ支持体に被着されている状態で示されている。図３には図２の自立コンタクト構造体が支持体から剥離され、所定の位置ではんだ付けされた状態の断面図が示されている。図４には図２の自立コンタクト構造体が支持体から剥離され、所定位置ではんだ付けされた状態の平面図が示されている。図５には本発明の第２の自立コンタクト構造体がまだ支持体に被着されている状態で示されている。図６には図５の自立コンタクト構造体が支持体から剥離され、所定位置ではんだ付けされた状態の断面図が示されている。図７には図５の自立コンタクト構造体が支持体から剥離され、所定位置ではんだ付けされた状態の平面図が示されている。図８には図７の自立コンタクト構造体が支持体から剥離された後のモジュールが示されている。
図１にはテフロンから成る支持体１が示されており、この支持体上に半導体チップの形態のモジュール２が配置されている。
半導体チップ２の上面すなわち支持体から遠いほうの面にコンタクト面２１０を有するコンタクトが設けられる。
例えば半導体チップ２がトランジスタである場合、コンタクト面はコレクタコンタクトまたはドレインコンタクトのコンタクト面またはエミッタコンタクトまたはソースコンタクトのコンタクト面である。
半導体チップ２の実装された支持体１の上面は、支持体１そのものの表面と半導体チップ２の露出面とにより定められる。半導体チップの露出面は半導体チップ２の上面および側面から成る。
半導体チップ２の実装された支持体１の上面全体にステップ３０１でプラスティック材料から成る絶縁材料層３が真空中で被着され、これにより絶縁材料層３は半導体チップ２の実装された支持体１の上面とコンタクト面とを密にカバーし、この表面に接着している。絶縁材料層３は支持体の表面の露出部分と半導体チップ２の露出面とによって定められる表面輪郭に追従する。半導体チップの露出面は半導体チップ２の上面および側面から成る。
ステップ３０１での絶縁材料層３の被着は、有利には、カーテンコート式ポッティング、浸漬（特に一方側浸漬）、スプレー（特に静電スプレー）、印刷（特にスクリーン印刷）、オーバーモールド、ディスペンス、スピンコート、シートラミネーションのうち１つまたは複数の手段により行われる。
絶縁材料層３はシートラミネーション、特にポリイミドベースまたはエポキシドベースのプラスティック材料のシートを積層することにより特に良好に被着される。接着性を改善するためにテンパリングステップを続けて行ってもよい。
この絶縁材料層３はアイソレータとして、かつ後に被着される導電材料層４の支持体として用いられる。
典型的な絶縁材料層３の厚さは２５〜１５０μｍの範囲にある。ここでこうした層厚さは薄い部分層を積層した厚い層列によって実現することができる。これにより有利には数１０ｋＶ／ｍｍの範囲の絶縁強度が達成される。
ステップ３０２でモジュールのコンタクト用のコンタクト面２１０が絶縁材料層３にウィンドウ３１を開口することにより露出される。さらに絶縁材料層３にそれぞれウィンドウ３１を開口することにより支持体１でも複数の領域が露出される。
モジュールのコンタクト用のコンタクト面２１０のために開口されるウィンドウの大きさはモジュール面積の６０％以上、特に有利にはモジュール面積の８０％以上である。
絶縁材料層３でのウィンドウ３１の開口は有利にはレーザーアプリションにより行われる。
次にステップ３０３で、モジュールの露出コンタクト面２１０および支持体１の各露出領域の全面にわたって導電材料層４（有利には金属層）のコンタクトが設けられる。これは露出コンタクト面および支持体１の露出領域を通常のプロセスで金属化およびパターニングし、プレーナ形のコンタクトを形成することによって実現される。
例えば導電材料層４は各コンタクト面と支持体１の表面から遠いほうの絶縁材料層３の上面との全面にわたって被着され、その後フォトリソグラフィによりパターニングされる。各コンタクト面には平面状にコンタクトが形成され、コンタクト面２１０、支持体１の露出領域および絶縁材料層の上方に延在する導体路４が形成される。
このために有利には次のプロセスステップ（セミアディティブ法）が行われる。
ｉ）ステップ３０３で約１００ｎｍ厚さのチタン接着層と約２００ｎｍ厚さの銅導電層４とをスパッタリングする。
ｉｉ）ステップ３０４で厚いレジスト層またはフォトシート５を用いてフォトリソグラフィを行う。
ｉｉｉ）ステップ３０５で強度の大きい（厚い）導電材料層６により露出領域をガルバニックに強化する。ここでの層厚さは５００μｍまで可能である。
ｉｖ）ステップ３０６で銅およびチタンをディファレンシャルエッチングなどにより除去し、支持体を剥離する。
また、支持体１の表面から遠いほうの絶縁材料層３の上面にマスクを被着してもよい。このマスクはコンタクト面と、コンタクト面２１０、支持体１の露出領域および絶縁材料層３の上方に延在する導体路４，６に対する領域とを開口するものである。次に導電材料層４がマスク、コンタクト面２１０，１１２およびマスクのない露出領域の全面にわたって被着される。その後マスクおよびマスク上方の導電材料層４が除去され、これにより平面状のコンタクト面２１０と支持体１の露出領域および絶縁材料層３の上方に延在する導体路４，６とがマスクの取り除かれた領域上に残る。
いずれの場合にもモジュール２には電気コンタクト面２１０の配置される表面が形成される。ここでこの表面には絶縁材料層３の形態のアイソレータが表面に密着した状態で被着されており、この絶縁材料層３はコンタクト面にそれぞれウィンドウ３１を有する。ウィンドウでは絶縁材料層３からコンタクト面が露出され、そこに導電材料層４および場合により付加的な導電材料層６によって平面状のコンタクトが形成される。本発明の装置のこうした特別の構造は前述のプロセスから得られる。
図２に示されている本発明の装置は図１に則して説明したのと同様の製造方法により形成される。モジュール２の自立コンタクト構造体３，４，６は次のプロセスステップにより形成される。
１）テフロンまたは類似のプラスティックでコーティングされた１つまたは複数の支持体１上にモジュール２を載置する。
２）プラスティックシートの形態の絶縁材料層３をモジュール２および支持体１の上方に真空中、所定の圧力および温度でラミネートする。
３）プラスティックシートの形態の絶縁材料層３を特にモジュール２の端子パッドとなるコンタクト面の箇所でレーザーアプリションにより部分的に除去する。
４）薄い接着性の金属層、例えばチタン接着層の形態の導電材料層４を特にスパッタリングまたは蒸着により被着する。
５）レジストを例えばスピンコート、スプレー、電気泳動コーティングにより被着し、続いてフォトリソグラフィまたは印刷プロセスによりパターニングする。
６）導電材料層４および強度の大きな銅導電層６により露出している金属構造体をガルバニックに強化する。付加的にこれに続けてニッケル‐金カバーを設けてもよい。
７）場合によりモジュール２をレーザーアプリションにより部分的に除去された第２のシートによってカバーするか、オーバーモールドプロセスでプラスティックカバー７を設けるか、またはグローブトップを設ける。
８）モジュール２および形成された金属／プラスティックのコンタクト構造体３，４，６を支持体１から剥離する。
９）場合により接着層４を金属構造体６から部分的にエッチング除去し、良好なはんだ付け能を実現する。
１０）場合によりさらに金属／プラスティックの自立コンタクト構造体３，４，６を成形する。
したがってコンタクト構造体すなわち端子構造体は直接にモジュール２上に形成されることになる。これによりモジュールと従来技術から公知のリードフレームまたはスパイダなどの形態のコンタクトエレメントとのあいだをはんだ付けまたはワイヤボンディングなどで接続する技術を省略することができる。ここで直接の電気的接続のために形成された銅のシートの形態の導体路４，６は高電流に適する低インダクタンス性を有し、低コストで用意できる。さらにボンディングに比べてこの技術ではボンディングループを省略できるため構造高さをきわめて小さくすることができる。またこの技術は複数の素子を含むモジュールの端子構造体の製造にも適用可能である。
図２からわかるように、モジュール２は自立コンタクト構造体３，４，６の製造に際して銅層の放熱手段８（ヒートシンク）上に配置される。モジュール２および放熱手段８はその左方および右方に配置された支持体１によって包囲されている。２つの支持体１の代わりに２つの部分支持体を使用することもできる。特にモジュール２の四方で円形にコンタクト可能なコンタクト構造体が形成される場合、各部分支持体は切欠内にモジュールを有し、その周囲を包囲する支持体プレートとして配置される。
ステップ３０６では自立コンタクト構造体３，４，６およびプラスティックカバー７を備えたモジュール２が支持体１から剥離され、ステップ３０７ではモジュールが所定位置に組み込まれる。
ここで、図３の断面図および図４の平面図に示されているように、放熱手段８上のモジュール２は熱伝導性の接着剤８または類似のシートにより金属ケーシング９に接着される。熱伝導性の強度の大きな銅層６は接着層の形態の導電材料層４に空けられたコンタクト面の箇所で配線板（特にＰＣＢ配線板）１０の導体路１１に接続される。これははんだ付け接続部１２を介して行われる。図示の実施例ではモジュール２はパワートランジスタであり、配線板１０上にはこれに接続されるコレクタＣ、ゲートＧＡＴＥおよびエミッタＥ用の導体路１１が設けられている。
図５の実施例では図２の実施例とは異なり、モジュール２は支持体１上に配置されている。またこの支持体１は２つの点で特別な構造を有する。１点めは製造プロセス中モジュール２を確実に保持する保持部材１３であり、２点めは支持体１内の排出部材１４である。これらの部材によってモジュールは支持体１から引き出し可能であり、引き出しが行われると、自立コンタクト構造体３，４，６を備えたモジュール２、すなわち部分的に存在する絶縁材料層３および導電材料層の導体路４，６とグローブトップの形態のカバー７とが取り外される。
ステップ３０６には排出部材を用いた剥離のほかエッチング（特にウェットエッチング）による除去も含まれる。これはチタン接着層によって形成された導電材料層４のうち、強度の大きな銅の導電材料層６が後にはんだ付けされる箇所を除去することにより行われる。
図６には自立コンタクト構造体およびカバーを備えたモジュール２の処理途中の状態が示されている。自立コンタクト構造体３，４，６の導体路４，６はこのプロセス段階では銅シートの形態を有しており、特に低インダクタンスで高電流に適している。
図７，図８に示されている実施例では、図５，図６の実施例とは異なり、チップの形態のモジュール２が支持体の保持部材で保持されるのではなく、支持体１の凹部に配置される。この凹部の深さはモジュールの高さにほぼ相応し、深さに直交する横方向の寸法はモジュールの横方向の寸法にほぼ相応する。これによりモジュール２に形成されたコンタクト構造体３，４，６はモジュール２の下面へ通じるのではなく、モジュール２の製造に用いられた上面のレベルで利用されることになる。これはコンタクト用の強度の大きな導電材料層６をコンタクト面の箇所で接着層または接着シートから露出させる必要がないので有利である。なぜなら製造の際にモジュール２の上側を支持体へ向けて配置することにより、直接にはんだ付け用の余白面が得られるからである。このために図８の実施例として、コンタクト面６１０すなわちはんだ付けリードを用意し、強度の大きな導電材料層の導体路４，６をＳＭＤ技術から公知の手法により正確に位置づけてはんだ付けすることができる。実装用のＰＣＢ配線板ではＴＡＢなどのストリップはんだ技術（Buegelloettechnik）を使用することもできる。
電力半導体のコンタクト構造体の製造方法を示す図である。 本発明の第１のコンタクト構造体がまだ支持体に被着されている状態を示す図である。 図２のコンタクト構造体が所定位置ではんだ付けされた状態の断面図である。 図２のコンタクト構造体が支持体から剥離され、所定の位置ではんだ付けされた状態の平面図である。 本発明の第２のコンタクト構造体がまだ支持体に被着されている状態を示す図である。 図５のコンタクト構造体が所定位置ではんだ付けされた状態の断面図である。 図５のコンタクト構造体が支持体から剥離され、所定位置ではんだ付けされた状態の平面図である。 図７のコンタクト構造体が支持体から剥離された後のモジュールを示す図である。

Claims (21)

  1. 電気コンタクト面（２１０）およびコンタクト構造体を備えたモジュールの製造方法において、
    絶縁材料層（３）をモジュール（２）上および該モジュールに近接している支持体（１）上に被着し、
    モジュールの電気コンタクト面（２１０）の少なくとも一部を絶縁材料層の被着時に空けたままとするかおよび／または絶縁材料層の被着後に露出させ、
    導電材料層（４）を絶縁材料層（３）上およびモジュールの電気コンタクト面（２１０）上に被着し、
    絶縁材料層（３）を支持体（１）から剥離する
    ことを特徴とするモジュールの製造方法。
  2. 導電材料層（４）を付加的に絶縁材料層（３）によって覆われていない支持体（１）の領域にも被着し、導電材料層（４）を支持体（１）から剥離する、請求項１記載の方法。
  3. 電気コンタクト面（２１０）およびコンタクト構造体を備えたモジュールの製造方法、特に請求項１記載のモジュールの製造方法において、
    絶縁材料層（３）をモジュール（２）上に被着し、
    モジュールの電気コンタクト面（２１０）の少なくとも一部を絶縁材料層の被着時に空けたままとするかおよび／または絶縁材料層の被着後に露出させ、
    導電材料層（４）を絶縁材料層（３）上、モジュールの電気コンタクト面（２１０）上およびモジュールに近接して配置された支持体（１）上に被着し、
    導電材料層（４）を支持体（１）から剥離する
    ことを特徴とするモジュールの製造方法。
  4. 絶縁材料層（３）および／または導電材料層（４）を少なくとも部分的に充填および／または被覆する、請求項１から３までのいずれか１項記載の方法。
  5. 少なくとも部分的に小さな表面接着性を有する支持体、例えばテフロンコーティングされているかおよび／またはテフロンから成る支持体（１）を用いる、請求項１から４までのいずれか１項記載の方法。
  6. モジュール用の保持部材を備えた支持体（１）を用いる、請求項１から５までのいずれか１項記載の方法。
  7. 剥離のための排出部材を備えた支持体（１）を用いる、請求項１から６までのいずれか１項記載の方法。
  8. 絶縁材料層（３）にモジュール表面積の６０％以上、有利には例えば表面積の８０％以上のウィンドウを開口することにより、モジュールの電気コンタクト面の少なくとも一部を絶縁材料層の被着時に空けたままとするかおよび／または絶縁材料層の被着後に露出させる、請求項１から７までのいずれか１項記載の方法。
  9. 絶縁材料層（３）にモジュール表面積の９９．９％未満、有利には例えば９５％未満のウィンドウを開口することにより、モジュールの電気コンタクト面の少なくとも一部を絶縁材料層の被着時に空けたままとするかおよび／または絶縁材料層の被着後に露出させる、請求項１から８までのいずれか１項記載の方法。
  10. カーテンコート式ポッティング、浸漬、例えば一方側浸漬、スプレー、例えば静電スプレー、印刷、例えばスクリーン印刷、オーバーモールド、ディスペンス、スピンコート、シートラミネーションのうち１つまたは複数の手段により絶縁材料層（３）を被着する、請求項１から９までのいずれか１項記載の方法。
  11. 絶縁材料層（３）としてポリイミドベース、ポリエチレンベース、ポリフェノールベース、ポリエーテレテルケトンベースおよび／またはエポキシドベースのプラスティック材料のシートを用いる、請求項１から１０までのいずれか１項記載の方法。
  12. 絶縁材料層（３）をシートのラミネーションステップにより被着し、その後該シートにテンパリングステップを行う、請求項１から１１までのいずれか１項記載の方法。
  13. 絶縁材料層（３）の厚さは２５〜１５０μｍである、請求項１から１２までのいずれか１項記載の方法。
  14. モジュール（２）を電力回路素子、例えば電力半導体とする、請求項１から１３までのいずれか１項記載の方法。
  15. モジュール（２）の厚さは少なくとも７０μｍ、例えば少なくとも１００μｍである、請求項１から１４までのいずれか１項記載の方法。
  16. モジュール（２）により形成される表面輪郭にしたがうように絶縁材料層（３）をモジュールに被着する、請求項１から１５までのいずれか１項記載の方法。
  17. モジュールの電気コンタクト面（２１０）の少なくとも一部をレーザーアプリションにより露出させる、請求項１から１６までのいずれか１項記載の方法。
  18. 絶縁材料層（３）として光感応性材料を用い、モジュールの電気コンタクト面（２１０）の少なくとも一部をフォトリソグラフィプロセスにより露出させる、請求項１から１７までのいずれか１項記載の方法。
  19. 導電材料層（４）を種々の導電材料から成る複数の部分層として被着し、例えば上方の部分層をガルバニック成長プロセスにより被着する、請求項１から１８までのいずれか１項記載の方法。
  20. 複数の層から成る装置を製造するために、絶縁材料層を被着するステップと、コンタクト面を露出させるステップと、導電材料層を被着するステップとを複数回行う、請求項１から１９までのいずれか１項記載の方法。
  21. 請求項１から２０までのいずれか１項記載のモジュールの製造方法により製造されることを特徴とする装置。
JP2005518520A 2003-02-28 2004-01-15 ケーシングのないモジュール上に直接に形成された自立コンタクト構造体 Withdrawn JP2006519475A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10308928A DE10308928B4 (de) 2003-02-28 2003-02-28 Verfahren zum Herstellen freitragender Kontaktierungsstrukturen eines ungehäusten Bauelements
PCT/EP2004/000263 WO2004077546A2 (de) 2003-02-28 2004-01-15 Direkt auf ungehäusten bauelementen erzeugte freitragende kontaktierstrukturen

Publications (1)

Publication Number Publication Date
JP2006519475A true JP2006519475A (ja) 2006-08-24

Family

ID=32842057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005518520A Withdrawn JP2006519475A (ja) 2003-02-28 2004-01-15 ケーシングのないモジュール上に直接に形成された自立コンタクト構造体

Country Status (7)

Country Link
US (1) US7368324B2 (ja)
EP (1) EP1597755A2 (ja)
JP (1) JP2006519475A (ja)
KR (1) KR20050106467A (ja)
CN (1) CN1754255A (ja)
DE (1) DE10308928B4 (ja)
WO (1) WO2004077546A2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
DE102006012007B4 (de) * 2005-03-16 2013-05-16 Infineon Technologies Ag Leistungshalbleitermodul mit oberflächenmontierbaren flachen Außenkontakten und Verfahren zur Herstellung desselben und dessen Verwendung
DE102005037321B4 (de) 2005-08-04 2013-08-01 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauteilen mit Leiterbahnen zwischen Halbleiterchips und einem Schaltungsträger
DE102006013076A1 (de) * 2006-03-22 2007-09-27 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleiterbauelement mit Passivierungsschicht und zugehöriges Herstellungsverfahren
US7524775B2 (en) 2006-07-13 2009-04-28 Infineon Technologies Ag Method for producing a dielectric layer for an electronic component
DE102007007142B4 (de) 2007-02-09 2008-11-13 Infineon Technologies Ag Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
DE102007017831B8 (de) * 2007-04-16 2016-02-18 Infineon Technologies Ag Halbleitermodul und ein Verfahren zur Herstellung eines Halbleitermoduls
US7879652B2 (en) * 2007-07-26 2011-02-01 Infineon Technologies Ag Semiconductor module
US7955901B2 (en) 2007-10-04 2011-06-07 Infineon Technologies Ag Method for producing a power semiconductor module comprising surface-mountable flat external contacts
US8618674B2 (en) * 2008-09-25 2013-12-31 Infineon Technologies Ag Semiconductor device including a sintered insulation material
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
DE102009036418B4 (de) * 2009-08-06 2011-06-22 Siemens Aktiengesellschaft, 80333 Wellenleiter, insbesondere beim Dielektrikum-Wand-Beschleuniger
DE102012216926A1 (de) * 2012-09-20 2014-03-20 Jumatech Gmbh Verfahren zur Herstellung eines Leiterplattenelements sowie Leiterplattenelement

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE9109295U1 (de) * 1991-04-11 1991-10-10 Export-Contor Außenhandelsgesellschaft mbH, 8500 Nürnberg Elektronische Schaltungsanordnung
US5291066A (en) 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JPH09503622A (ja) * 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
US5637922A (en) * 1994-02-07 1997-06-10 General Electric Company Wireless radio frequency power semiconductor devices using high density interconnect
US5653019A (en) * 1995-08-31 1997-08-05 Regents Of The University Of California Repairable chip bonding/interconnect process
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
SG83785A1 (en) * 1999-04-30 2001-10-16 Esec Trading Sa Apparatus and method for mounting semiconductor chips on a substrate
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
US7208347B2 (en) * 2003-02-28 2007-04-24 Siemens Aktiengesellschaft Connection technology for power semiconductors comprising a layer of electrically insulating material that follows the surface contours
US7427532B2 (en) * 2003-02-28 2008-09-23 Siemens Aktiengesellschaft Method of manufacturing a device having a contacting structure

Also Published As

Publication number Publication date
EP1597755A2 (de) 2005-11-23
US20060248716A1 (en) 2006-11-09
DE10308928B4 (de) 2009-06-18
WO2004077546A2 (de) 2004-09-10
WO2004077546A3 (de) 2005-05-19
CN1754255A (zh) 2006-03-29
DE10308928A1 (de) 2004-09-09
US7368324B2 (en) 2008-05-06
KR20050106467A (ko) 2005-11-09

Similar Documents

Publication Publication Date Title
US7855451B2 (en) Device having a contacting structure
US6396153B2 (en) Circuit chip package and fabrication method
KR100896906B1 (ko) 기판의 전기적 콘택트면들과 콘택트하기 위한 방법 및전기적 콘택트면들을 갖는 기판을 포함하는 디바이스
EP2469591B1 (en) Semiconductor device package and method for fabricating the same
US7031170B2 (en) Electronic device having a plastic housing and components of a height-structured metallic leadframe and methods for the production of the electronic device
US5527741A (en) Fabrication and structures of circuit modules with flexible interconnect layers
KR101173075B1 (ko) 집적 회로 디바이스를 패키징하는 방법 및 장치
KR102566839B1 (ko) 실딩을 구비한 집적회로 패키징 시스템 및 그 제조 방법
EP0076856A1 (en) Method of making a semiconductor device having a projecting, plated electrode
KR20220026487A (ko) 회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법
JP2006519475A (ja) ケーシングのないモジュール上に直接に形成された自立コンタクト構造体
JP2008522394A (ja) 面状接触形成のためのメタライズされた箔
US7807931B2 (en) Electrical component on a substrate and method for production thereof
KR101971402B1 (ko) 투명 캐리어를 이용한 인쇄회로기판의 제조방법
JP2000357693A (ja) 半導体装置および半導体基板貫通導体の形成方法
US7427532B2 (en) Method of manufacturing a device having a contacting structure
KR20230087367A (ko) 다중 소자 분층 임베디드 패키지 구조 및 이의 제조 방법
JP2010534949A (ja) 電子モジュールの製造方法、および電子モジュール
US9420709B2 (en) Coreless board for semiconductor package, method of manufacturing the same, and method of manufacturing semiconductor package using the same
US20220139815A1 (en) Semiconductor device and method manufacturing thereof
JP3509879B2 (ja) 半導体ウエファー上に金属化層を形成する方法
KR20170092853A (ko) 투명 캐리어를 이용하여 제조한 양면 또는 다층용 인쇄회로기판과 반도체 패키지
JPH09307019A (ja) 半導体パッケージの製造方法及び半導体パッケージ
CN113838808A (zh) 侧边排气基板及其制造方法

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20080408