JP3509879B2 - 半導体ウエファー上に金属化層を形成する方法 - Google Patents

半導体ウエファー上に金属化層を形成する方法

Info

Publication number
JP3509879B2
JP3509879B2 JP53535898A JP53535898A JP3509879B2 JP 3509879 B2 JP3509879 B2 JP 3509879B2 JP 53535898 A JP53535898 A JP 53535898A JP 53535898 A JP53535898 A JP 53535898A JP 3509879 B2 JP3509879 B2 JP 3509879B2
Authority
JP
Japan
Prior art keywords
metallization layer
dielectric
activated
metal
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP53535898A
Other languages
English (en)
Other versions
JP2000509914A (ja
Inventor
アシェンブレンナー,ロルフ
アツァッシュト,ガーセム
ザケル,エルケ
オストマン,アンドレアス
モトゥーラ,ゲラルト
Original Assignee
パック テック−パッケイジング テクノロジーズ ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パック テック−パッケイジング テクノロジーズ ゲーエムベーハー filed Critical パック テック−パッケイジング テクノロジーズ ゲーエムベーハー
Publication of JP2000509914A publication Critical patent/JP2000509914A/ja
Application granted granted Critical
Publication of JP3509879B2 publication Critical patent/JP3509879B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0231Manufacturing methods of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0101Neon [Ne]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01061Promethium [Pm]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
この発明は半導体ウエファー上に金属化層を形成する
方法に関するものであり、より詳しくはチップ表面上に
配線領域を形成するのに適した方法に関するものであ
る。 この明細書で言う誘電体とは電流の流れに対して高い
抵抗を有した材料であり、理論的には自由電子を一切含
まず、したがって絶縁性を示す物質である。プラスチッ
ク、ガラス、合成樹脂またはセラミックなどがその例で
ある。 電子システムが小型化するに伴って、チップのケース
をより小さくする必要が生じている。プリント回路基板
は、ケースのないチップにフリップ・チップを搭載する
ことによってのみ、最適に利用できるものである。 パッドの配置と現在利用できるチップのピッチとは、
導線接合技術の可能性により制約されるが、近い将来に
ほとんどのチップはケースに入れられた形態で使用され
るようになるだろう。したがって多極チップ(非常に多
数のピンまたは異なる端末を具えたチップ)には極めて
小さなピッチと極めて小さなパッド領域とが使用され
る。通常は80x80μmのパッド寸法と100μmのピッチと
が使われている。そのように小さな構造の場合には、接
合導線による接触が利用されるが、従来のフリップ・チ
ップ技術はこの目的には利用できない。 上記のような細かなピッチが用いられる場合には、従
来のフリツプ・チップ技術だと数多くの問題が生じてく
る。すなわちプリント回路基板上の隣接するはんだバン
プ間のはんだブリッジやはんだ止ラッカー開口に関する
問題であり、超精密な間隔(ピッチ)に関連してくる問
題である。 そのような問題を回避するべく、平面状構造になるよ
うにチップを配置したチップケースが当業界で知られて
いる。その一例を図1に示す。複数の周縁パッド10が配
線されて平面構造中に対応する個数のパッド12を形成し
ている。その他の例としては、チップ上の2個のパッド
が配線されて非常に大きなバンプを構成して該バンプが
チップ表面上に配置されている、ものがある。このよう
な非常に大型のバンプは当業界でメガバンプと呼ばれて
いる。 平面状の配置が得られるように、チップ表面上におい
てバンプの配置や接続およびチップの縁部からの接続を
変えるには種々の配線技術が利用できる。従来技術で
は、金属被膜層が電着されて、その後写真平版技術によ
り構造化される。この金属被膜領域はエッチングする必
要がない。金属の全領域析出は電着のみならず真空蒸着
によっても行うことができる。 従来の配線技術によると、次のような手順となる。ま
ず最初の写真構造化可能な誘電体を半導体ウエファーの
主表面上に施し、パッシベーション層により接合パッド
を画定する。続いて誘電体中の接合パッドが開かれる。
さらにスパッタリング処理によりウエファー上、すなわ
ち接合パッド上と誘電体上、に全領域金属被膜を生成す
る。ついでフォトレジスト・マスクを利用して全領域金
属被膜が構造化される。ここで配線金属被膜が画定さ
れ、この薄い金属被膜上に金属の電着が行われる。残り
のフォトレジスト・マスクが除かれ、基材金属被膜が選
択的にエッチングされる。最後に平面状のパッドを画定
するはんだレジストマスクがウエファーの表面上に施さ
れる。 このような従来技術の第1の欠点としては、スパッタ
リング装置のコストが高いことが挙げられる。さらにウ
エファー上に全領域金属被膜が生成されると、さらにフ
ォトレジスト・マスクを利用してさらに写真平版処理を
行う必要がある。したがってこの従来技術は非常に複雑
であると言える。 EP−A−0151413号には誘電体表面上への選択的非電
流金属析出が紹介されている。この方法の場合、例えば
塩化パラジウム溶液などの予備処理溶液により表面の予
選択された領域を活性化するもので、この活性化された
領域に非電流金属析出が行われる。 「J.Electrochem.Soc.1989、第136巻第2番」の456〜
462頁にも選択的非電流金属析出が紹介されており、集
積回路の製造、特にVLSI回路中におけるマルチレベル接
続の製造に用いられる。この方法でまず第1に薄いアル
ミニウム層をSiO2表面上に析出することにより導線パタ
ーンを形成し、将来の金属被膜とSiO2との間に粘着層を
形成する。これに続いて例えば適当なマスクにより非電
流金属析出を行って、所望の導線パターンを製造する。 「IEEE Transactions on Components、Packagin
g、and Manufacturing Technology、第B部、1995、
第18巻、第2番」の第334〜338頁には、パッシベーショ
ン層を具えたシリコン・ウエファーの接合パッド上への
非電流ニッケル/銅析出方法を紹介している。このニッ
ケル/銅は金属バンプを製造するために析出されるもの
である。 JP−A−206680には基材1上に活性化誘電体2を形成
することが開示されており、活性化誘電体の側面上に材
料層4を非電流析出させている。基材1と平行に延在す
る活性化誘電体の表面上への析出を防止すべく、この表
面には不活性誘電体3を施す。 後続の活性化誘電体の側面上への金属層4の非電流析
出のために、基材1上に活性化誘電体2。基材1と平行
に延在する活性化誘電体の表面への析出を防止すべく、
非活性誘電体3の層が該表面に施される。 上記の従来技術に鑑みてこの発明の目的は半導体ウエ
ファー上に金属化層を形成する、従来技術より簡単で迅
速でかつ低コストの、方法に関するものであって、特に
配線されるべき半導体ウエファーの周縁上に接続を構成
して、平面状構造が得られるようにするものである。 この目的は請求の範囲第1および2項による方法によ
り達成されるものである。 この発明は、適宜シーディングされた基材上に金属を
選択的に化学析出させる析出および構造化方法と、導電
性材料の構造化施与と、に基づいたものである。この目
的のために追加的な化学析出のために、活性化誘電体ま
たは導電性材料が半導体ウエファーに施される。 上記の材料、すなわち活性化誘電体または導電性材料
は、例えばステンシル、投与、全領域施与とそれに続く
写真平版構造化、全領域施与と露出により金属化される
べき領域の活性化など、により得られるものである。 この発明はすでにパッシベーション層を施与されてい
る半導体ウエファー上に金属化層を形成する方法に係る
ものであり、該パッシベーション層は構造化されて少な
くとも1個の接合パッドが画定する。そのような接合パ
ッドは通常アルミニウム接合パッドの形で与えられる。 この発明の第1の実施例においては、まず例えば化学
金属析出や写真平版処理により金属バンプが少なくとも
1個の接合パッド上に生成される。続いてパッシベーシ
ョン層の後刻金属化層が形成されるべき領域上に活性化
誘電体が生成される。この際金属は活性化誘電体および
金属バンプ上に化学析出される。 この発明のさらなる実施例においては、化学金属析出
のために少なくとも1個の接合パッドがまず準備され
る、すなわち活性化される。活性化誘電体はパッシベー
ション層の金属化層が形成されるべき領域上に生成され
る。これに続いて、活性化された領域および活性化接合
パッド上に金属が化学析出される。 この発明の方法は平面状配置が得られるようにチップ
上に周縁パッドを配線するのに用いられ、化学金属析出
の後で金属化層が形成されている半導体ウエファーの表
面にはんだ止ラッカーが施され、この際はんだ止ラッカ
ーには平面状パッド配置のための開口が形成される。 この発明によれば、高価なスッパタリング装置を必要
とすることなしに、半導体ウエファー上に金属化層を形
成する方法が提供される。さらに従来技術と比較して、
この発明の方法は、容易かつ迅速に実施でき、この結果
コストがさらに低減されるのである。 以下図面を参照しながらこの発明の好ましい実施例を
説明する。 全ての図面において同一の要素には同じ参照番号を用
いて示す。 図2a、3aにはそれぞれこの発明の方法の出発点となる
半導体ウエファーの一部を示す。半導体ウエファー20は
その主表面上にパッシベーション層22を有しており、こ
のパッシベーション層22中には接合パッド24が配置され
ている。これらの接合パッド24は通常アルミニウム接合
パッドの形で与えられる。半導体ウエファー20は好まし
くはシリコンからなり、パッシベーション層22は窒化シ
リコンからなるものである。そのような半導体ウエファ
ーは当業界の市場において入手可能なものである。 図2にこの発明の方法の第1の実施例を示す。この実
施例においては、図2aに示すのが出発点となるものであ
る。まずアルミニウム接合パッド24上に化学、すなわち
非電流金属析出が行われる。この析出により、図2bに示
すように接合パッド24上に金属バンプ26が生成される。
半導体ウエファー上の接合パッドの数に応じて多数の金
属バンプがこのステップにおいて生成される。化学金属
析出を行うには、例えばパラジウム活性化によりまず接
合パッドが活性化しなければならない。 図2cにおいては誘電体28の構造化後の状態が示されて
いる。金属バンプ26と誘電体28とは若干間隔を置いてい
るだけである。これに代えて、金属バンプと誘電体28と
を互いに若干接触させてもよい。誘電体28は施与された
ときに後続の化学金属化(例えばパラジウム粒子によ
る)のためにすでに活性化されていてもよい。これに代
えて、施与後に誘電体は湿式化学処理(例えば塩化パラ
ジウム溶液中への浸漬)によりシーディングしてもよ
い。 図2cに示されるように、誘電体28は金属バンプ26と高
さが同じである。これには処理の順序に応じて誘電体の
施与厚さを調整すればよい。しかし施与時に誘電体28を
金属バンプ26より高くしてもよく、この場合施与後に誘
電体を金属バンプと同じ高さまでエッチングする必要が
ある。 ついで化学金属析出が活性化された誘電体上に行われ
る。この化学金属析出に際しては金、ニッケル、銅また
はパラジウムが非電流で析出処理により誘電体および金
属バンプ上に析出され、金属化層29が形成される。かく
して析出された金属と金属バンプとは一緒に成長して、
誘電体28上に配置された金属バンプから金属化層への導
電性接続が形成される。すなわち接合パッドから配線領
域への電気的な接続が得られる。好ましくはその後平面
状パッド配置のための開口を具えたはんだ止ラッカーが
施される。この発明の方法によりパッド配置中のパッド
は例えば周辺パッドと接続される。 以上に代えて、誘電体を金属バンプを除く全領域に施
与して露出により金属化される領域を活性化することに
より、活性化された誘電体をパッシベーション層の金属
化層が形成されるべき領域上に生成することもできる。 図3にこの発明の第2の実施例を示す。図3aにおいて
半導体ウエファー20上にはパッシベーション層22と接合
パッド24とが設けられている。誘電体30が半導体ウエフ
ァー20のパッシベーション層22が配置されている全領域
上に施される。誘電体30は、一方では接合パッド24を覆
わないようにまた他方では金属被膜構造を画定するよう
に、例えば写真平版処理により構造化される。この結果
得られた構造を図3bに示す。 その後誘電体30と接合パッド24とは例えば塩化パラジ
ウム溶液中に浸漬するなどの湿式化学処理によりシーデ
ィングされる。 化学金属析出により現存する構造上に施される。図3c
に示すように、化学金属析出により、金属化層32が活性
化誘電体30と活性化接合パッド24上に析出される。図3
に示す方法により、金属バンプなしに1ステップで、誘
電体上に析出された金属層と接合パッド24との間に接続
が構成される。 第3の実施例を図4に示す。図4aに示すのが出発点の
状態で、導電性のペースト40が構造化状態で半導体ウエ
ファーに施される。このペースト40は例えば接着剤やそ
れに含まれる銀粒子からなるものである。この施与には
例えばステンシル・プリンティングなどを利用する。こ
の構造化により、導電性ペースト40はパッシベーション
層22の金属被膜が形成されるべき領域と接合パッド24に
のみ施与される。この結果接合パッド24と接着剤の構造
化層との間に導電性の接続が得られ、これにより所望の
配線が行われる。 後続の化学金属析出のために、例えばパラジウム粒子
などで活性化するように、導電性ペーストを予備処理し
なければならない。この活性化は、例えばプラズマ・エ
ッチングとそれに続くパラジウム活性化または湿式化学
エッチングとそれに続くパラジウム活性化により、行わ
れる。エッチング処理によりペースト接着剤のエポキシ
状表面が粗くされ、銀粒子を覆うエポキシ・フィルムが
除去される。導電性ペーストの活性化は、ペーストを半
導体ウエファー表面に施した後に行うのが、好ましい。 図5にこの発明の第4の実施例を示す。図5aに示す半
導体ウエファーを出発点とする。まずアルミニウム接合
パッド24上に化学金属析出を行う。この場合にもニッケ
ル、銅、パラジウムまたは金などが析出に用いられる。
この発明の方法に応じた化学金属析出により金属バンプ
26が形成される。 ついで好ましくは銅からなる金属フォイルが半導体ウ
エファーのパッシベーション層22と金属バンプ26とを有
した全領域に、例えばラミネーションにより、施与され
る。チップの接点パッドと銅フォイルとの間の導電性接
続は接点圧、金属接点により形成される。これに代え
て、半導体ウエファーに対面する銅フォイルを全領域に
はんだ付けしてもよい。ついでレーザー接合により接続
が形成される。 その後写真平版処理、フォトレジスト・マスクにより
銅フォイルを構造化してから選択的にエッチングして、
構造化されるべき金属被膜の形で銅経路が得られる。こ
れに続いて、この発明に応じて金属を化学析出すること
により銅経路が補強される。 この発明の方法は配線領域がチップ上に生成される際
に有利である。従来技術と比べて、低コストで迅速にそ
のような配線領域が形成され、また必要なステップ数も
低減される。 [図面の簡単な説明]
【図1】 図1は平面状パッド構造が得られるような周縁パッド
の配線を示す平面図である。
【図2】 図2a〜2dはこの発明の方法の第1の実施例を示す断面
側面図である。
【図3】 図3a〜3cはこの発明の方法の第2の実施例を示す断面
側面図である。
【図4】 図4a〜4dはこの発明の方法の第3の実施例を示す断面
側面図である。
【図5】 図5a〜5cはこの発明の方法の第4の実施例を示す断面
側面図である。
フロントページの続き (72)発明者 ザケル,エルケ ドイツ国 デー―14612 ファルケンゼ ー ライニケシュトラーセ 8 (72)発明者 オストマン,アンドレアス ドイツ国 デー―10585 ベルリン ク ルメ シュトラーセ 6 (72)発明者 モトゥーラ,ゲラルト ドイツ国 デー―13357 ベルリン コ ルベルゲル シュトラーセ 12/13 (56)参考文献 特開 平5−166939(JP,A) 特開 平1−276750(JP,A) 特開 昭63−305532(JP,A) 特開 平4−234126(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/60 311 H01L 23/12 501

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項1】その主表面上にはパッシベーション層(2
    2)が構造化されて少なくとも1個の接合パッド(24)
    を画定している半導体ウエファー(20)上に金属化層を
    形成してウエファー上にパッド領域を配線して平面構造
    を形成する方法であって、 (a1)少なくとも1個の接合パッド(24)上に金属バン
    プ(26)を生成し、 (b1)パッシベーション層(22)の金属化層が形成され
    るべき領域上に活性化誘電体(28)を生成し、 (c1)活性化誘電体(28)上と金属バンプ(26)上に金
    属化層(29)を直接にかつ同時に同一の処理で化学析出
    させて、活性化誘電体上に形成された金属化層と金属バ
    ンプ上に化学析出された金属化層との間が導電的に接続
    されかつ (d1)金属化層が形成されているウエファーの表面上に
    はんだ止めラッカーを施与し、はんだ止めラッカー中に
    平面パッド構造のための開口を形成する ことを含んでなる半導体ウエファー上に金属化層を形成
    する方法。
  2. 【請求項2】その主表面上にはパッシベーション層(2
    2)が構造化されて少なくとも1個の接合パッド(24)
    を画定している半導体ウエファー(20)上に金属化層を
    形成してウエファー上にパッド領域を配線して平面構造
    を形成する方法であって、 (a2)パッシベーション層(22)の金属化層が形成され
    るべき領域上に活性化誘電体(30)を生成して、少なく
    とも1個の接合パッド(24)を活性化し、 (b2)活性化された領域と活性化接合パッド(24)上に
    金属化層(32)を直接にかつ同時に同一の処理で化学析
    出させて、活性化誘電体上に形成された金属化層と接合
    パッド上に化学析出された金属化層との間が導電的に接
    続しかつ (c2)金属化層が形成されているウエファーの表面上に
    はんだ止めラッカーを施与し、はんだ止めラッカー中に
    平面パッド構造のための開口を形成する ことを含んでなる半導体ウエファー上に金属化層を形成
    する方法。
  3. 【請求項3】ステップ(a1)において、金属を少なくと
    も1個の接合パッド(24)上に化学析出させることによ
    り、金属バンプ(26)が形成されることを特徴とする請
    求項1に記載の方法。
  4. 【請求項4】ステップ(a1)において、少なくとも1個
    の接合パッド(24)上に写真平版処理を施すことにより
    金属バンプ(26)が形成されることを特徴とする請求項
    1に記載の方法。
  5. 【請求項5】ステップ(b1)および(a2)において、誘
    電体(28;30)がまず全領域に施与され、ついで写真平
    版処理により構造化されることを特徴とする請求項1ま
    たは2に記載の方法。
  6. 【請求項6】施与された誘電体(28;30)がパラジウム
    粒子を含んでいることを特徴とする請求項5に記載の方
    法。
  7. 【請求項7】構造化された後、誘電体(28;30)が塩化
    パラジウム溶液への浸漬により活性化されることを特徴
    とする請求項5に記載の方法。
  8. 【請求項8】塩化パラジウム溶液へ浸漬が少なくとも1
    個の接合パッド(24)を追加的に活性化することを特徴
    とする請求項7に記載の方法。
  9. 【請求項9】化学金属析出処理において金、ニッケル、
    銅またはパラジウムが析出されることを特徴とする請求
    項1〜8のいずれかひとつに記載の方法。
  10. 【請求項10】化学金属析出の後に、半導体ウエファー
    の金属化層が形成されるべき表面に施され、該はんだ止
    ラッカーに平面状パッド配置のための開口が形成される
    ことを特徴とする請求項1〜9のいずれかひとつに記載
    の方法。
JP53535898A 1997-02-14 1998-02-13 半導体ウエファー上に金属化層を形成する方法 Expired - Fee Related JP3509879B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19705745A DE19705745C2 (de) 1997-02-14 1997-02-14 Verfahren zum Bilden einer strukturierten Metallisierung auf einem Halbleiterwafer
DE19705745.4 1997-02-14
PCT/EP1998/000826 WO1998036448A1 (de) 1997-02-14 1998-02-13 Verfahren zum bilden einer strukturierten metallisierung auf einem halbleiterwafer

Publications (2)

Publication Number Publication Date
JP2000509914A JP2000509914A (ja) 2000-08-02
JP3509879B2 true JP3509879B2 (ja) 2004-03-22

Family

ID=7820295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53535898A Expired - Fee Related JP3509879B2 (ja) 1997-02-14 1998-02-13 半導体ウエファー上に金属化層を形成する方法

Country Status (7)

Country Link
US (1) US6284639B1 (ja)
EP (1) EP0968523B1 (ja)
JP (1) JP3509879B2 (ja)
KR (1) KR100325925B1 (ja)
CA (1) CA2280904C (ja)
DE (2) DE19705745C2 (ja)
WO (2) WO1998036447A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10126734B4 (de) 2001-05-31 2009-02-26 Qimonda Ag Umverdrahtungsverfahren und damit hergestelltes Bauelement
US7391107B2 (en) * 2005-08-18 2008-06-24 Infineon Technologies Ag Signal routing on redistribution layer
TW200843063A (en) * 2007-04-16 2008-11-01 Phoenix Prec Technology Corp Structure of semiconductor chip and package structure having semiconductor chip embedded therein

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3138474A1 (de) * 1981-09-26 1983-04-14 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt "verfahren zur selektiven chemischen metallisierung"
DE3380413D1 (en) * 1982-04-27 1989-09-21 Richardson Chemical Co Process for selectively depositing a nickel-boron coating over a metallurgy pattern on a dielectric substrate and products produced thereby
US4448804A (en) * 1983-10-11 1984-05-15 International Business Machines Corporation Method for selective electroless plating of copper onto a non-conductive substrate surface
US4639378A (en) * 1984-01-17 1987-01-27 Inoue Japax Research Incorporated Auto-selective metal deposition on dielectric surfaces
US5169680A (en) * 1987-05-07 1992-12-08 Intel Corporation Electroless deposition for IC fabrication
US4988412A (en) * 1988-12-27 1991-01-29 General Electric Company Selective electrolytic desposition on conductive and non-conductive substrates
NL8900305A (nl) * 1989-02-08 1990-09-03 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPH03177048A (ja) * 1989-12-05 1991-08-01 Toshiba Corp 半導体装置及びその製造方法
NL9002163A (nl) * 1990-10-05 1992-05-06 Philips Nv Werkwijze voor de vervaardiging van een halfgeleiderinrichting.
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
JPH04206680A (ja) * 1990-11-30 1992-07-28 Noritake Co Ltd 導体パターンの製造方法および誘電体ペースト
JP2985326B2 (ja) * 1991-03-19 1999-11-29 日本電気株式会社 半導体装置の製造方法
EP0535864B1 (en) * 1991-09-30 1998-07-29 AT&T Corp. Fabrication of a conductive region in electronic devices
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5445994A (en) * 1994-04-11 1995-08-29 Micron Technology, Inc. Method for forming custom planar metal bonding pad connectors for semiconductor dice
DE19500655B4 (de) * 1995-01-12 2004-02-12 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung

Also Published As

Publication number Publication date
WO1998036448A1 (de) 1998-08-20
DE59803920D1 (de) 2002-05-29
EP0968523A1 (de) 2000-01-05
EP0968523B1 (de) 2002-04-24
DE19705745C2 (de) 2002-02-07
KR20000070491A (ko) 2000-11-25
DE19705745A1 (de) 1998-08-20
JP2000509914A (ja) 2000-08-02
WO1998036447A1 (de) 1998-08-20
US6284639B1 (en) 2001-09-04
CA2280904C (en) 2001-07-24
KR100325925B1 (ko) 2002-02-27
CA2280904A1 (en) 1998-08-20

Similar Documents

Publication Publication Date Title
US5244833A (en) Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
US5010389A (en) Integrated circuit substrate with contacts thereon for a packaging structure
US7132366B2 (en) Method for fabricating semiconductor components using conductive layer and grooves
EP0365783B1 (en) Multilevel integrated circuit packaging structures
US7031170B2 (en) Electronic device having a plastic housing and components of a height-structured metallic leadframe and methods for the production of the electronic device
JP3888854B2 (ja) 半導体集積回路の製造方法
US9633951B2 (en) Semiconductor package including a semiconductor die having redistributed pads
EP0145862B1 (en) Metallization of a ceramic substrate
US6495912B1 (en) Structure of ceramic package with integrated passive devices
US20060087044A1 (en) Electronic component, and system carrier and panel for producing an electronic component
JPH06181283A (ja) 多チップモジュールのための架橋式プログラミングの方法
JP2001110831A (ja) 外部接続突起およびその形成方法、半導体チップ、回路基板ならびに電子機器
JP3927783B2 (ja) 半導体部品
US6767818B1 (en) Method for forming electrically conductive bumps and devices formed
JP2006519475A (ja) ケーシングのないモジュール上に直接に形成された自立コンタクト構造体
US6967124B1 (en) Imprinted integrated circuit substrate and method for imprinting an integrated circuit substrate
JP3509879B2 (ja) 半導体ウエファー上に金属化層を形成する方法
EP1003209A1 (en) Process for manufacturing semiconductor device
US6905954B2 (en) Method for producing a semiconductor device and corresponding semiconductor device
KR0151900B1 (ko) 쉐도우 마스크를 이용한 범프의 형성방법
JP2003218151A (ja) 無電解メッキバンプの形成方法、半導体装置及びその製造方法
JPH08330472A (ja) 半導体装置とその製造方法
US20060141666A1 (en) Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby
US20040166670A1 (en) Method for forming three-dimensional structures on a substrate
JP2601640B2 (ja) 電気的導体構造を作成する方法と大規模集積回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20031218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031224

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080109

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090109

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100109

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110109

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120109

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130109

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees