JP2985326B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2985326B2 JP2985326B2 JP3052989A JP5298991A JP2985326B2 JP 2985326 B2 JP2985326 B2 JP 2985326B2 JP 3052989 A JP3052989 A JP 3052989A JP 5298991 A JP5298991 A JP 5298991A JP 2985326 B2 JP2985326 B2 JP 2985326B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線間に層間絶縁膜及びスルーホールが設け
られた多層配線を有する半導体装置の製造方法に関す
る。
関し、特に配線間に層間絶縁膜及びスルーホールが設け
られた多層配線を有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】近年ＶＬＳＩは高密度化及び高性能化を
達成するためにその配線の多層化が図られており、３層
又は４層配線構造のＶＬＳＩが製品化されている。特
に、バイポーラＶＬＳＩは、その高速性能を生かし大型
コンピュータやスーパーコンピュータ等の心臓部に使用
されているため、極めて高い信頼性が要求される。例え
ば超大型コンピュータでは３〜５万ゲートクラスのチッ
プで故障率は２０フィット（ｆｉｔ）以下が要求されて
いる。このようなＶＬＳＩにおいて従前の不良製品を分
析すると９０％以上がメタライズ系に起因する不良であ
り、特に段差部における配線の被覆形状（いわゆるカバ
レジ）に起因する不良が多いばかりか、配線材料そのも
のに起因する不良も多い。一般的に下層配線端及び配線
間における上層配線のカバレジ不足やスルーホール部に
おける上層配線のカバレジ不足に起因したエレクトロマ
イグレーション（以下Ｅ／Ｍと記す）による断線故障
や、配線材料と層間絶縁膜の両者に起因したストレスマ
イグレーション（以下Ｓ／Ｍと記す）による断線故障が
良く知られている。
達成するためにその配線の多層化が図られており、３層
又は４層配線構造のＶＬＳＩが製品化されている。特
に、バイポーラＶＬＳＩは、その高速性能を生かし大型
コンピュータやスーパーコンピュータ等の心臓部に使用
されているため、極めて高い信頼性が要求される。例え
ば超大型コンピュータでは３〜５万ゲートクラスのチッ
プで故障率は２０フィット（ｆｉｔ）以下が要求されて
いる。このようなＶＬＳＩにおいて従前の不良製品を分
析すると９０％以上がメタライズ系に起因する不良であ
り、特に段差部における配線の被覆形状（いわゆるカバ
レジ）に起因する不良が多いばかりか、配線材料そのも
のに起因する不良も多い。一般的に下層配線端及び配線
間における上層配線のカバレジ不足やスルーホール部に
おける上層配線のカバレジ不足に起因したエレクトロマ
イグレーション（以下Ｅ／Ｍと記す）による断線故障
や、配線材料と層間絶縁膜の両者に起因したストレスマ
イグレーション（以下Ｓ／Ｍと記す）による断線故障が
良く知られている。
【０００３】図３（ａ），（ｂ）は従来の多層配線を有
する半導体装置の製造方法の一例を説明するための平面
図及びＡ−Ａ線断面図であり、特に平面図は配線のみを
示した。図３においては下層配線端及び配線間における
上層配線のカバレジを改善するために所謂段だらしとし
てＳＯＧ膜（ｓｐｉｎ ｏｎ ｇｌａｓｓ膜；塗布焼成
膜）を形成している。このＳＯＧ膜は、一般的にはプラ
ズマＣＶＤ法（以下ＰＣＶＤ法と記す）にて堆積させた
無機絶縁膜と組み合わせて使用される。
する半導体装置の製造方法の一例を説明するための平面
図及びＡ−Ａ線断面図であり、特に平面図は配線のみを
示した。図３においては下層配線端及び配線間における
上層配線のカバレジを改善するために所謂段だらしとし
てＳＯＧ膜（ｓｐｉｎ ｏｎ ｇｌａｓｓ膜；塗布焼成
膜）を形成している。このＳＯＧ膜は、一般的にはプラ
ズマＣＶＤ法（以下ＰＣＶＤ法と記す）にて堆積させた
無機絶縁膜と組み合わせて使用される。
【０００４】先ず、素子が形成されたシリコン基板１上
にＳｉＯ2 膜２Ａを被着する。次にＳｉＯ2 膜２Ａ上に
アルミニウム膜を被着した後、フォトリソグラフィー技
術とＲＩＥ法とにより選択的にパターン形成して１層目
アルミニウム配線１０Ａ，１０Ｂ，１０Ｃを形成する。
次にこの基板の全面に、ＰＣＶＤ法によりＳｉＯＮ膜
（Ｓｉ−Ｏ−Ｎ系絶縁膜）１１を被着した後塗布焼成法
によりＳＯＧ膜２２を被着し、更にＳｉＯＮ膜１３を被
着する。その後、第１アルミニウム配線１０Ｂの直上域
に開口を有するフォトレジスト膜をマスクに、例えば約
１００Ｐａの混合ガス（ＣＦ4 ＋Ｏ2 ）プラズマを使用
してＳｉＯＮ膜１３を等方的にエッチング除去し等方的
開口部１５を形成する。更に前記フォトレジスト膜をマ
スクに約１０ＰａのＣＦ4 ガスプラズマを使用した異方
性エッチング法によってＳＯＧ膜１２及びＳｉＯＮ膜１
１を選択的に除去し異方的開口部１４を形成する。次い
で全面にアルミニウム膜をスパッタ法により被着したの
ち前記方法により２層目のアルミニウム配線１６Ａ，１
６Ｂを形成し、２層配線構造を実現していた。ここでス
ルーホール１９を２段形状（等方的開口部１５と異方的
開口部１４）に形成するのは、スルーホール部における
上層配線のカバレジを改善するためである。
にＳｉＯ2 膜２Ａを被着する。次にＳｉＯ2 膜２Ａ上に
アルミニウム膜を被着した後、フォトリソグラフィー技
術とＲＩＥ法とにより選択的にパターン形成して１層目
アルミニウム配線１０Ａ，１０Ｂ，１０Ｃを形成する。
次にこの基板の全面に、ＰＣＶＤ法によりＳｉＯＮ膜
（Ｓｉ−Ｏ−Ｎ系絶縁膜）１１を被着した後塗布焼成法
によりＳＯＧ膜２２を被着し、更にＳｉＯＮ膜１３を被
着する。その後、第１アルミニウム配線１０Ｂの直上域
に開口を有するフォトレジスト膜をマスクに、例えば約
１００Ｐａの混合ガス（ＣＦ4 ＋Ｏ2 ）プラズマを使用
してＳｉＯＮ膜１３を等方的にエッチング除去し等方的
開口部１５を形成する。更に前記フォトレジスト膜をマ
スクに約１０ＰａのＣＦ4 ガスプラズマを使用した異方
性エッチング法によってＳＯＧ膜１２及びＳｉＯＮ膜１
１を選択的に除去し異方的開口部１４を形成する。次い
で全面にアルミニウム膜をスパッタ法により被着したの
ち前記方法により２層目のアルミニウム配線１６Ａ，１
６Ｂを形成し、２層配線構造を実現していた。ここでス
ルーホール１９を２段形状（等方的開口部１５と異方的
開口部１４）に形成するのは、スルーホール部における
上層配線のカバレジを改善するためである。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の多層配線を有する半導体装置の製造方法におい
ては次のような問題点があった。まず図３（ａ）の平面
図に示したように、スルーホール部においてスルーホー
ル台座１７を設ける必要があるために最小配線ピッチ１
８が制限され集積度を上げられないという問題である。
この点に関し詳しく説明する。
た従来の多層配線を有する半導体装置の製造方法におい
ては次のような問題点があった。まず図３（ａ）の平面
図に示したように、スルーホール部においてスルーホー
ル台座１７を設ける必要があるために最小配線ピッチ１
８が制限され集積度を上げられないという問題である。
この点に関し詳しく説明する。
【０００６】通常ＰＣＶＤで成長される絶縁膜は１０9
〜１０10ｄｙｎ／ｃｍ2 程度の応力を持つ事から、スパ
ッタ法にて被着されたアルミニウム膜のＳ／Ｍ耐性を充
分に確保するために最小線幅は２μｍ以上に制限され、
配線間隔は現状のフォトリソグラフィー技術とＲＩＥ技
術を用いた場合１．０μｍ程度が安定的に製造出来る限
界である。従って最小配線ピッチとして３．０μｍが期
待されるが、スルーホールを設ける場合は３．６μｍ以
上必要とされる。つまり異方的開口部１４が１層目アル
ミニウム配線１０Ｂ上に完全に配置されないと、エッチ
ング時にＳｉＯ2 膜２Ａまでエッチングされ、２層目ア
ルミニウム配線１６Ａとシリコン基板１とがショートす
る不良を発生するため、加工精度及びフォトリソグラフ
ィー時の目ずれを考慮し目合せマージンｘを０．８μｍ
以上取る必要がある。
〜１０10ｄｙｎ／ｃｍ2 程度の応力を持つ事から、スパ
ッタ法にて被着されたアルミニウム膜のＳ／Ｍ耐性を充
分に確保するために最小線幅は２μｍ以上に制限され、
配線間隔は現状のフォトリソグラフィー技術とＲＩＥ技
術を用いた場合１．０μｍ程度が安定的に製造出来る限
界である。従って最小配線ピッチとして３．０μｍが期
待されるが、スルーホールを設ける場合は３．６μｍ以
上必要とされる。つまり異方的開口部１４が１層目アル
ミニウム配線１０Ｂ上に完全に配置されないと、エッチ
ング時にＳｉＯ2 膜２Ａまでエッチングされ、２層目ア
ルミニウム配線１６Ａとシリコン基板１とがショートす
る不良を発生するため、加工精度及びフォトリソグラフ
ィー時の目ずれを考慮し目合せマージンｘを０．８μｍ
以上取る必要がある。
【０００７】またスルーホール１９の最小開口寸法は層
間絶縁膜の全膜厚が１．０μｍ程度の場合、１．６×
１．６ｃｍ2 以上取る必要がある。これ以下の寸法であ
るとアルミニウム配線のカバレジが急激に低下してしま
い、Ｅ／Ｍ耐性を保証する最大電流密度基準を満足出来
なくなる。例えば１．０μｍ□スルーホールではカバレ
ジは１０％程度となってしまう。したがって最小配線ピ
ッチは３．６μｍとなり、スルーホール台座のない場合
の３．０μｍに比し約２０％程集積密度低下せざるを得
なかった。
間絶縁膜の全膜厚が１．０μｍ程度の場合、１．６×
１．６ｃｍ2 以上取る必要がある。これ以下の寸法であ
るとアルミニウム配線のカバレジが急激に低下してしま
い、Ｅ／Ｍ耐性を保証する最大電流密度基準を満足出来
なくなる。例えば１．０μｍ□スルーホールではカバレ
ジは１０％程度となってしまう。したがって最小配線ピ
ッチは３．６μｍとなり、スルーホール台座のない場合
の３．０μｍに比し約２０％程集積密度低下せざるを得
なかった。
【０００８】またスルーホールを２段形状に加工するた
め必然的に２層目アルミニウム配線１６Ａとのマージン
はさらに大きく取る必要があり、このマージンｙとして
は１．２μｍ以上取らざるを得ず結果として２層配線の
最小ピッチは１層配線ピッチより０．４μｍ以上大きく
なっている。これまでは２層構造につき説明してきた
が、３層以上の構造を取る場合はさらに深刻となる。つ
まり図３（ｂ）に示すように、スルーホール部において
２層配線上面は凹形状をしているため、真上にスルーホ
ールを重ね合せて配置することがアルミニウムのカバレ
ジの点からほぼ不可能となるからで、この様子を図４に
示す。
め必然的に２層目アルミニウム配線１６Ａとのマージン
はさらに大きく取る必要があり、このマージンｙとして
は１．２μｍ以上取らざるを得ず結果として２層配線の
最小ピッチは１層配線ピッチより０．４μｍ以上大きく
なっている。これまでは２層構造につき説明してきた
が、３層以上の構造を取る場合はさらに深刻となる。つ
まり図３（ｂ）に示すように、スルーホール部において
２層配線上面は凹形状をしているため、真上にスルーホ
ールを重ね合せて配置することがアルミニウムのカバレ
ジの点からほぼ不可能となるからで、この様子を図４に
示す。
【０００９】図４では２層目アルミニウム配線１６と３
層目アルミニウム配線２０間の第２層間絶縁膜としてＳ
ｉＯＮ膜２１，２３とＳＯＧ膜２２を用い、１層目アル
ミニウム配線１０と２層目アルミニウム配線１６間の第
１層間絶縁膜構造と同じ構造を採用した場合を示してお
り、スルーホールの開口方法も同一である。ただしスル
ーホールサイズは拡大している。
層目アルミニウム配線２０間の第２層間絶縁膜としてＳ
ｉＯＮ膜２１，２３とＳＯＧ膜２２を用い、１層目アル
ミニウム配線１０と２層目アルミニウム配線１６間の第
１層間絶縁膜構造と同じ構造を採用した場合を示してお
り、スルーホールの開口方法も同一である。ただしスル
ーホールサイズは拡大している。
【００１０】第１層間絶縁膜のスルーホール部では５０
％以上のカバレジを確保出来るが、第２層間絶縁膜のス
ルーホール部における３層目アルミニウム配線２０のカ
バレジは２０％以下しか確保出来ないため、信頼性が極
めて乏しいものとなってしまう。さらに図３（ｂ）と図
４とを比較すれば分かる様に、配線層が１層増えるだけ
で表面段差が極端に増加するため、フォトリソグラフィ
ーに対する負荷が飛躍的に増し、例えば焦点深度が深
く、解像度の優れた露光装置を新しく準備する必要が生
じているばかりでなく、段差部においてエッチング残り
を発生させない新しいＲＩＥ条件を設定したり、あるい
はハレーション（凹凸部における光の反射によるレジス
トパターンのくずれ）防止能力の高い新レジストを開発
しなければならない等ウェハー製造プロセスに与える影
響は極めて大きくなる。これらのことは製造コストの大
幅な引き上げ直結する。
％以上のカバレジを確保出来るが、第２層間絶縁膜のス
ルーホール部における３層目アルミニウム配線２０のカ
バレジは２０％以下しか確保出来ないため、信頼性が極
めて乏しいものとなってしまう。さらに図３（ｂ）と図
４とを比較すれば分かる様に、配線層が１層増えるだけ
で表面段差が極端に増加するため、フォトリソグラフィ
ーに対する負荷が飛躍的に増し、例えば焦点深度が深
く、解像度の優れた露光装置を新しく準備する必要が生
じているばかりでなく、段差部においてエッチング残り
を発生させない新しいＲＩＥ条件を設定したり、あるい
はハレーション（凹凸部における光の反射によるレジス
トパターンのくずれ）防止能力の高い新レジストを開発
しなければならない等ウェハー製造プロセスに与える影
響は極めて大きくなる。これらのことは製造コストの大
幅な引き上げ直結する。
【００１１】この様に従来の製造方法によれば、配線ピ
ッチを制限し、しかもスルーホールの配置場所を制限
（同一箇所にスルーホールを重ねない）してＶＬＳＩを
設計しなければならなかったため極めてスペース効率の
悪い、言い換えれば動作速度を犠牲にした設計をしいら
れていた。さらにもう一点考慮すべきは、製造プロセス
途中で発生するパーティクルの影響である。ＰＣＶＤ
法，スパッタ法，ＲＩＥ法ともすべて真空プロセスとな
るため、プロセス中でのパーティクルや搬送中でのパー
ティクル発生を低レベルで抑えるためには、高度の装置
設計製造能力管理能力が要求され、装置価格及び装置本
体の大きさは増加の一途をたどっている。
ッチを制限し、しかもスルーホールの配置場所を制限
（同一箇所にスルーホールを重ねない）してＶＬＳＩを
設計しなければならなかったため極めてスペース効率の
悪い、言い換えれば動作速度を犠牲にした設計をしいら
れていた。さらにもう一点考慮すべきは、製造プロセス
途中で発生するパーティクルの影響である。ＰＣＶＤ
法，スパッタ法，ＲＩＥ法ともすべて真空プロセスとな
るため、プロセス中でのパーティクルや搬送中でのパー
ティクル発生を低レベルで抑えるためには、高度の装置
設計製造能力管理能力が要求され、装置価格及び装置本
体の大きさは増加の一途をたどっている。
【００１２】また一度、トラブルにより装置がダウンす
るとその復帰に１日以上かかる場合もある。従って複数
台の設備を持つ必要があり、世代交替のたびに数十億円
の設備投資が必要とされている。
るとその復帰に１日以上かかる場合もある。従って複数
台の設備を持つ必要があり、世代交替のたびに数十億円
の設備投資が必要とされている。
【００１３】最近では前記問題点の解決策としてアルミ
ニウム配線のＥ／Ｍ及びＳ／Ｍ耐性の向上を目的として
Ｃｕを添加することが提案されているが、Ｃｕを添加す
ることで配線のドライエッチングが格段に難しくなる。
例えばコロージョン現象による配線の腐蝕が大問題であ
るし、スルーホールの平坦化を目的として提案されてい
るＷの選択成長は接続抵抗が１桁以上高いという大問題
を抱えており製品レベルへの適用を考えられる状況から
は大きくかけ離れている。
ニウム配線のＥ／Ｍ及びＳ／Ｍ耐性の向上を目的として
Ｃｕを添加することが提案されているが、Ｃｕを添加す
ることで配線のドライエッチングが格段に難しくなる。
例えばコロージョン現象による配線の腐蝕が大問題であ
るし、スルーホールの平坦化を目的として提案されてい
るＷの選択成長は接続抵抗が１桁以上高いという大問題
を抱えており製品レベルへの適用を考えられる状況から
は大きくかけ離れている。
【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、層間絶縁膜の平担性に極めて優れるととも
に、配線のＳ／ＭとＥ／Ｍ耐性を格段に向上させること
ができる多層配線を有する半導体装置の製造方法を提供
することを目的とする。
のであって、層間絶縁膜の平担性に極めて優れるととも
に、配線のＳ／ＭとＥ／Ｍ耐性を格段に向上させること
ができる多層配線を有する半導体装置の製造方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子が形成された半導体基板上に第１の金属
膜を形成する工程と、この第１の金属膜上にパターニン
グされた第１のフォトレジスト膜を形成する工程と、こ
の第１のフォトレジスト膜をマスクとし前記第１の金属
膜を除去する工程と、前記第１の金属膜が除去された部
分に液相成長法により第１のシリコン酸化膜を選択的に
形成する工程と、前記第１のフォトレジスト膜を除去し
たのち前記第１の酸化シリコン膜をマスクとし無電解メ
ッキ法により露出した前記第１の金属膜上に第２の金属
膜を選択的に形成する工程と、少くとも一部の前記第２
の金属膜表面に第２のフォトレジスト膜を形成したのち
この第２のフォトレジスト膜以外の部分に液相成長法に
より第２のシリコン酸化膜を選択的に形成する工程と、
前記第２のフォトレジスト膜を除去したのち露出した前
記第２の金属膜上に無電解メッキ法により第３の金属膜
を形成する工程とを含んで構成される。
造方法は、素子が形成された半導体基板上に第１の金属
膜を形成する工程と、この第１の金属膜上にパターニン
グされた第１のフォトレジスト膜を形成する工程と、こ
の第１のフォトレジスト膜をマスクとし前記第１の金属
膜を除去する工程と、前記第１の金属膜が除去された部
分に液相成長法により第１のシリコン酸化膜を選択的に
形成する工程と、前記第１のフォトレジスト膜を除去し
たのち前記第１の酸化シリコン膜をマスクとし無電解メ
ッキ法により露出した前記第１の金属膜上に第２の金属
膜を選択的に形成する工程と、少くとも一部の前記第２
の金属膜表面に第２のフォトレジスト膜を形成したのち
この第２のフォトレジスト膜以外の部分に液相成長法に
より第２のシリコン酸化膜を選択的に形成する工程と、
前記第２のフォトレジスト膜を除去したのち露出した前
記第２の金属膜上に無電解メッキ法により第３の金属膜
を形成する工程とを含んで構成される。
【００１６】
【作用】本発明は真空プロセスをほとんど使用すること
なく、また絶縁膜と金属膜を液相中にて選択的に成長さ
せることにより平担性の極めて優れた多層配線を有する
半導体装置を低コストを実現することが出来る。
なく、また絶縁膜と金属膜を液相中にて選択的に成長さ
せることにより平担性の極めて優れた多層配線を有する
半導体装置を低コストを実現することが出来る。
【００１７】シリコン酸化膜の液相成長法は、例えばエ
ッチ．ナガヤマ（Ｈ．Ｎａｇａｙａｍａ）等により、ジ
ャーナル オブ エレクトロケミカル ソサエティ：ソ
リッド ステイト サイエンス アンド テクノロジー
（Ｊｏｒｎａｌｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａ
ｌ Ｓｏｃｉｅｔｙ：ＳＯＬＩＤ−ＳＴＡＴＥ ＳＣＩ
ＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＲＯＧＹ）１３５巻Ｎ
ｏ．８ ２０１３頁（１９８８年）に報告されている。
ッチ．ナガヤマ（Ｈ．Ｎａｇａｙａｍａ）等により、ジ
ャーナル オブ エレクトロケミカル ソサエティ：ソ
リッド ステイト サイエンス アンド テクノロジー
（Ｊｏｒｎａｌｏｆ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａ
ｌ Ｓｏｃｉｅｔｙ：ＳＯＬＩＤ−ＳＴＡＴＥ ＳＣＩ
ＥＮＣＥ ＡＮＤ ＴＥＣＨＮＯＲＯＧＹ）１３５巻Ｎ
ｏ．８ ２０１３頁（１９８８年）に報告されている。
【００１８】このシリコン酸化膜の形成方法の原理は、
下記（１）式においてＳｉＯ2 の飽和状態が形成され、
これにホウ酸を添加すると式（２）に示すようにＨＦが
消費され、ＳｉＯ2 の過飽和状態が実現しＳｉＯ2 が析
出することによる。
下記（１）式においてＳｉＯ2 の飽和状態が形成され、
これにホウ酸を添加すると式（２）に示すようにＨＦが
消費され、ＳｉＯ2 の過飽和状態が実現しＳｉＯ2 が析
出することによる。
【００１９】
【００２０】ここで析出したＳｉＯ2 膜は有機膜、つま
りフォトレジスト膜上には極めて成長しにくいという性
質を有すため、フォトレジスト膜をマスクとした選択成
長が可能となる。
りフォトレジスト膜上には極めて成長しにくいという性
質を有すため、フォトレジスト膜をマスクとした選択成
長が可能となる。
【００２１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）〜（ｅ）は本発明の一の実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
説明する。図１（ａ）〜（ｅ）は本発明の一の実施例を
説明するための工程順に示した半導体チップの断面図で
ある。
【００２２】先ず図１（ａ）に示すように、素子が形成
されたシリコン基板１上に第１のＳｉＯ2 膜２を被着す
る。次にこの第１のＳｉＯ2 膜２上にスパッタ法にて銅
膜３を厚さ約１００ｎｍに被着する。次に図１（ｂ）に
示すように、フォトレジスト膜４Ａをパターンニングし
たのち、このフォトレジスト膜４Ａをマスクに銅膜３を
リン酸と酢酸と硝酸の混合液にてエッチング除去する。
次で液相成長法により第２のＳｉＯ2 膜５Ａを選択的に
成長させる。液相成長法による第２のＳｉＯ2 膜５の成
長レートを０．５〜１ｎｍ／ｍｉｎ程度まで低く抑える
と、パーティクルの発生を実用レベルまで低減すること
が出来る。また選択性が若干悪くてフォトレジスト膜上
に粒状にＳｉＯ2 膜が付着したとしても、次のフォトレ
ジスト膜の剥離工程でリフトオフにより除去されてしま
うので差し支えはない。
されたシリコン基板１上に第１のＳｉＯ2 膜２を被着す
る。次にこの第１のＳｉＯ2 膜２上にスパッタ法にて銅
膜３を厚さ約１００ｎｍに被着する。次に図１（ｂ）に
示すように、フォトレジスト膜４Ａをパターンニングし
たのち、このフォトレジスト膜４Ａをマスクに銅膜３を
リン酸と酢酸と硝酸の混合液にてエッチング除去する。
次で液相成長法により第２のＳｉＯ2 膜５Ａを選択的に
成長させる。液相成長法による第２のＳｉＯ2 膜５の成
長レートを０．５〜１ｎｍ／ｍｉｎ程度まで低く抑える
と、パーティクルの発生を実用レベルまで低減すること
が出来る。また選択性が若干悪くてフォトレジスト膜上
に粒状にＳｉＯ2 膜が付着したとしても、次のフォトレ
ジスト膜の剥離工程でリフトオフにより除去されてしま
うので差し支えはない。
【００２３】次に図１（ｃ）に示すようにフォトレジス
ト膜４Ａを剥離したのち銅膜３上に無電解メッキ法を用
いて銅メッキ膜６Ａを選択的に成長させる。この銅メッ
キは硫酸銅，ホルマリン，化成ソーダ，ピリジン，エチ
レンジアミンアセチックソーダの混合液を用いることに
より数十ｎｍ／ｍｉｎのメッキレートが得られる。次に
図１（ｄ）に示すように、スルーホールを形成すべき場
所の銅メッキ膜６Ａ上にフォトレジスト膜４Ｂを形成し
たのち、前述の液相成長法を用いて第３のＳｉＯ2 膜５
Ｂを選択的に成長させる。
ト膜４Ａを剥離したのち銅膜３上に無電解メッキ法を用
いて銅メッキ膜６Ａを選択的に成長させる。この銅メッ
キは硫酸銅，ホルマリン，化成ソーダ，ピリジン，エチ
レンジアミンアセチックソーダの混合液を用いることに
より数十ｎｍ／ｍｉｎのメッキレートが得られる。次に
図１（ｄ）に示すように、スルーホールを形成すべき場
所の銅メッキ膜６Ａ上にフォトレジスト膜４Ｂを形成し
たのち、前述の液相成長法を用いて第３のＳｉＯ2 膜５
Ｂを選択的に成長させる。
【００２４】次に図１（ｅ）に示すように、フォトレジ
スト膜４Ｂを除去したのち、無電解メッキ法により銅メ
ッキ膜６Ｂを選択的に成長させる。この段階で銅メッキ
膜６Ａを１層目配線とし銅メッキ膜６Ｂをスルーホール
に埋設された電極とする極めて平担な配線層が形成され
たことになる。従って図（ａ）〜（ｅ）と同様な方法を
くり返す事で、２層目配線以降も順次形成することが出
来る。図２は実際に２層配線を形成した様子を示す断面
図であるが、目合せずれ８を見込んで形成した場合を示
す。
スト膜４Ｂを除去したのち、無電解メッキ法により銅メ
ッキ膜６Ｂを選択的に成長させる。この段階で銅メッキ
膜６Ａを１層目配線とし銅メッキ膜６Ｂをスルーホール
に埋設された電極とする極めて平担な配線層が形成され
たことになる。従って図（ａ）〜（ｅ）と同様な方法を
くり返す事で、２層目配線以降も順次形成することが出
来る。図２は実際に２層配線を形成した様子を示す断面
図であるが、目合せずれ８を見込んで形成した場合を示
す。
【００２５】図２においては１層目配線である銅メッキ
膜６Ａに対しスルーホールに埋設された電極である銅メ
ッキ膜６Ｂが目ずれをおこしているが、目ずれ８の程度
が０．３μｍ以内であればメッキによりスルーホール内
を銅メッキ膜６Ｂにて完全に埋設することが出来る。ま
た２層目配線形成の際に用いるスパッタ法による銅膜３
Ａをエッチング除去する際に、図２に示したように目ず
れ８があると、スルーホール部の銅メッキ膜６Ｂまでエ
ッチングされ、アタック部７が生ずるが、その深さは銅
膜３Ａの膜厚程度つまり１００ｎｍ程度であるので何ら
問題とはならない。この銅膜３Ａのエッチング部に第４
のＳｉＯ2 膜５Ｃを、そして銅膜３Ａ上に２層目配線と
なる銅メッキ膜６Ｃを形成し、最後にカバー膜９として
ＰＣＶＤ法によりＳｉＯ3 Ｎ4 膜を５００〜１０００ｎ
ｍ程度に被着する。このカバー膜９は酸素の侵入防止膜
としての役割を果たしている。
膜６Ａに対しスルーホールに埋設された電極である銅メ
ッキ膜６Ｂが目ずれをおこしているが、目ずれ８の程度
が０．３μｍ以内であればメッキによりスルーホール内
を銅メッキ膜６Ｂにて完全に埋設することが出来る。ま
た２層目配線形成の際に用いるスパッタ法による銅膜３
Ａをエッチング除去する際に、図２に示したように目ず
れ８があると、スルーホール部の銅メッキ膜６Ｂまでエ
ッチングされ、アタック部７が生ずるが、その深さは銅
膜３Ａの膜厚程度つまり１００ｎｍ程度であるので何ら
問題とはならない。この銅膜３Ａのエッチング部に第４
のＳｉＯ2 膜５Ｃを、そして銅膜３Ａ上に２層目配線と
なる銅メッキ膜６Ｃを形成し、最後にカバー膜９として
ＰＣＶＤ法によりＳｉＯ3 Ｎ4 膜を５００〜１０００ｎ
ｍ程度に被着する。このカバー膜９は酸素の侵入防止膜
としての役割を果たしている。
【００２６】通常メッキ直後の銅メッキ膜は緻密性に欠
け、配線抵抗も銅のバルクに比較すると高いが、水素雰
囲気中で５００℃程度のベークを３０〜６０分程度行な
うことでバルクに近い抵抗値まで低減させることが可能
である。また銅配線はアルミニウム配線に比べ配線抵抗
が低く、更にＥ／Ｍ，Ｓ／Ｍ耐性が１桁以上強い。アル
ミニウム配線では前述の様に２μｍ以上配線幅を取る必
要があったが、銅配線では１μｍ程度まで細く出来る点
が最大の利点である。液相成長法によるＳｉＯ2 膜の膜
応力は１０8 ｄｙｎ／ｃｍ2程度とＰＣＶＤ法の１０9
〜１０10ｄｙｎ／ｃｍ2 に比較すると１桁以上小さい。
またこのＳｉＯ2 膜は、リーク電流も１桁以上小さく、
Ｓ／Ｍ耐性や絶縁特性からも極めて優れているものであ
る。
け、配線抵抗も銅のバルクに比較すると高いが、水素雰
囲気中で５００℃程度のベークを３０〜６０分程度行な
うことでバルクに近い抵抗値まで低減させることが可能
である。また銅配線はアルミニウム配線に比べ配線抵抗
が低く、更にＥ／Ｍ，Ｓ／Ｍ耐性が１桁以上強い。アル
ミニウム配線では前述の様に２μｍ以上配線幅を取る必
要があったが、銅配線では１μｍ程度まで細く出来る点
が最大の利点である。液相成長法によるＳｉＯ2 膜の膜
応力は１０8 ｄｙｎ／ｃｍ2程度とＰＣＶＤ法の１０9
〜１０10ｄｙｎ／ｃｍ2 に比較すると１桁以上小さい。
またこのＳｉＯ2 膜は、リーク電流も１桁以上小さく、
Ｓ／Ｍ耐性や絶縁特性からも極めて優れているものであ
る。
【００２７】上記実施例においては、第１のＳｉＯ2 膜
２上にスパッタ法により銅膜３を形成したが、下地の第
１のＳｉＯ2 膜との密着性に劣る場合がある。この場合
は第１のＳｉＯ2 膜２上にスパッタ法により厚さ１００
ｎｍ程度のチタン膜を形成したのち銅膜３を生成すれば
よく、チタン膜のエッチングには過酸化水素水とアンモ
ニア水の混合液を用いる。銅メッキ膜による２層目配線
の形成時にもチタン膜と銅膜の積層膜を用いる事が出
来、この場合には図２に示したアタック部７の発生を防
止することが出来る。何故なら、チタン膜は銅膜をエッ
チングする際のバリア膜となり、チタン膜のエッチング
液に対しては銅膜がエッチングされないからである。
２上にスパッタ法により銅膜３を形成したが、下地の第
１のＳｉＯ2 膜との密着性に劣る場合がある。この場合
は第１のＳｉＯ2 膜２上にスパッタ法により厚さ１００
ｎｍ程度のチタン膜を形成したのち銅膜３を生成すれば
よく、チタン膜のエッチングには過酸化水素水とアンモ
ニア水の混合液を用いる。銅メッキ膜による２層目配線
の形成時にもチタン膜と銅膜の積層膜を用いる事が出
来、この場合には図２に示したアタック部７の発生を防
止することが出来る。何故なら、チタン膜は銅膜をエッ
チングする際のバリア膜となり、チタン膜のエッチング
液に対しては銅膜がエッチングされないからである。
【００２８】本実施例で形成する液相成長法によるＳｉ
Ｏ2 膜は、０．５μｍ以下のスペースにも成長させるこ
とが出来、また銅メッキ膜は０．８μｍ程度のスペース
にも成長させるこが出来る。また本実施例では従来例の
様にスルーホール台座を設ける必要が一切ないため、最
小配線ピッチとして１．３μｍを実現出来る。更に銅メ
ッキ膜は極めて平坦性に優れるため、スルーホールの重
ね合せをしても平坦性や上層配線のカバレジ低下を招く
ことは全くなく、従来の制限をすべて取り払うことが出
来るため、集積度の飛躍的向上が可能となる。
Ｏ2 膜は、０．５μｍ以下のスペースにも成長させるこ
とが出来、また銅メッキ膜は０．８μｍ程度のスペース
にも成長させるこが出来る。また本実施例では従来例の
様にスルーホール台座を設ける必要が一切ないため、最
小配線ピッチとして１．３μｍを実現出来る。更に銅メ
ッキ膜は極めて平坦性に優れるため、スルーホールの重
ね合せをしても平坦性や上層配線のカバレジ低下を招く
ことは全くなく、従来の制限をすべて取り払うことが出
来るため、集積度の飛躍的向上が可能となる。
【００２９】尚、上記実施例では金属膜として銅を用い
た場合について説明したが、金を用いることもできる。
また金属膜のエッチングについてウェットエッチング法
を用いた場合について説明したが、ドライエッチング法
を用いてもよいことは勿論である。
た場合について説明したが、金を用いることもできる。
また金属膜のエッチングについてウェットエッチング法
を用いた場合について説明したが、ドライエッチング法
を用いてもよいことは勿論である。
【００３０】
【発明の効果】以上説明したように本発明は、スルーホ
ールの形成を液相成長法による酸化シリコン膜で行な
い、更に電極や配線の形成を無電解メッキ法で行なうた
め、層間絶縁膜の平坦性に優れると共に、アルミニウム
を用いないためストレスマイグレーション及びエレクト
ロマイグレーション耐性の向上した多層配線を有する半
導体装置が得られるという効果を有する。また従来のよ
うに種々の真空機器を用いる必要がないため製造コスト
を大幅に低減させることができるという効果もある。
ールの形成を液相成長法による酸化シリコン膜で行な
い、更に電極や配線の形成を無電解メッキ法で行なうた
め、層間絶縁膜の平坦性に優れると共に、アルミニウム
を用いないためストレスマイグレーション及びエレクト
ロマイグレーション耐性の向上した多層配線を有する半
導体装置が得られるという効果を有する。また従来のよ
うに種々の真空機器を用いる必要がないため製造コスト
を大幅に低減させることができるという効果もある。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】本発明の一実施例を説明するための他の半導体
チップの断面図。
チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
平面図及び断面図。
平面図及び断面図。
【図４】従来の半導体装置の製造方法を説明するための
断面図。
断面図。
１ シリコン基板 ２ 第１のＳｉＯ2 膜 ２Ａ ＳｉＯ2 膜 ３ 銅膜 ４Ａ，４Ｂ フォトレジスト膜 ５Ａ 第２のＳｉＯ2 膜 ５Ｂ 第３のＳｉＯ2 膜 ５Ｃ 第４のＳｉＯ2 膜 ６Ａ〜６Ｃ 銅メッキ膜 ７ アタック部 ８ 目ずれ ９ カバー膜 １０Ａ〜１０Ｃ １層目アルミニウム配線 １１，１３，２１，３３ ＳｉＯＮ膜 １２，２２ ＳＯＧ膜 １４ 異方的開口部 １５ 等方的開口部 １６Ａ，１６Ｂ ２層目アルミニウム配線 １７ スルーホール台座 １８ 最小配線ピッチ １９ スルーホール ２０ ３層目アルミニウム配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51
Claims (1)
- 【請求項１】 素子が形成された半導体基板上に第１の
金属膜を形成する工程と、この第１の金属膜上にパター
ニングされた第１のフォトレジスト膜を形成する工程
と、この第１のフォトレジスト膜をマスクとし前記第１
の金属膜を除去する工程と、前記第１の金属膜が除去さ
れた部分に液相成長法により第１のシリコン酸化膜を選
択的に形成する工程と、前記第１のフォトレジスト膜を
除去したのち前記第１の酸化シリコン膜をマスクとし無
電解メッキ法により露出した前記第１の金属膜上に第２
の金属膜を選択的に形成する工程と、少くとも一部の前
記第２の金属膜表面に第２のフォトレジスト膜を形成し
たのちこの第２のフォトレジスト膜以外の部分に液相成
長法により第２のシリコン酸化膜を選択的に形成する工
程と、前記第２のフォトレジスト膜を除去したのち露出
した前記第２の金属膜上に無電解メッキ法により第３の
金属膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052989A JP2985326B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052989A JP2985326B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04290249A JPH04290249A (ja) | 1992-10-14 |
| JP2985326B2 true JP2985326B2 (ja) | 1999-11-29 |
Family
ID=12930332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052989A Expired - Lifetime JP2985326B2 (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985326B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177126A (ja) * | 1992-12-01 | 1994-06-24 | Alps Electric Co Ltd | 薄膜積層体の形成方法 |
| JPH08148563A (ja) * | 1994-11-22 | 1996-06-07 | Nec Corp | 半導体装置の多層配線構造体の形成方法 |
| JPH08236621A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | 半導体装置の製造方法 |
| DE19705745C2 (de) * | 1997-02-14 | 2002-02-07 | Fraunhofer Ges Forschung | Verfahren zum Bilden einer strukturierten Metallisierung auf einem Halbleiterwafer |
| JP3686325B2 (ja) | 2000-10-26 | 2005-08-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3897006B2 (ja) | 2003-07-30 | 2007-03-22 | セイコーエプソン株式会社 | 多層配線の形成方法 |
| JP6527269B2 (ja) * | 2018-04-18 | 2019-06-05 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1991
- 1991-03-19 JP JP3052989A patent/JP2985326B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04290249A (ja) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990831 |