JPH04290249A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線間に層間絶縁膜及びスルーホールが設け
られた多層配線を有する半導体装置の製造方法に関する
。

【０００２】

【従来の技術】近年ＶＬＳＩは高密度化及び高性能化を
達成するためにその配線の多層化が図られており、３層
又は４層配線構造のＶＬＳＩが製品化されている。特に
、バイポーラＶＬＳＩは、その高速性能を生かし大型コ
ンピュータやスーパーコンピュータ等の心臓部に使用さ
れているため、極めて高い信頼性が要求される。例えば
超大型コンピュータでは３〜５万ゲートクラスのチップ
で故障率は２０フィット（ｆｉｔ）以下が要求されてい
る。このようなＶＬＳＩにおいて従前の不良製品を分析
すると９０％以上がメタライズ系に起因する不良であり
、特に段差部における配線の被覆形状（いわゆるカバレ
ジ）に起因する不良が多いばかりか、配線材料そのもの
に起因する不良も多い。一般的に下層配線端及び配線間
における上層配線のカバレジ不足やスルーホール部にお
ける上層配線のカバレジ不足に起因したエレクトロマイ
グレーション（以下Ｅ／Ｍと記す）による断線故障や、
配線材料と層間絶縁膜の両者に起因したストレスマイグ
レーション（以下Ｓ／Ｍと記す）による断線故障が良く
知られている。

【０００３】図３（ａ），（ｂ）は従来の多層配線を有
する半導体装置の製造方法の一例を説明するための平面
図及びＡ−Ａ線断面図であり、特に平面図は配線のみを
示した。図３においては下層配線端及び配線間における
上層配線のカバレジを改善するために所謂段だらしとし
てＳＯＧ膜（ｓｐｉｎ　　ｏｎ　　ｇｌａｓｓ膜；塗布
焼成膜）を形成している。このＳＯＧ膜は、一般的には
プラズマＣＶＤ法（以下ＰＣＶＤ法と記す）にて堆積さ
せた無機絶縁膜と組み合わせて使用される。

【０００４】先ず、素子が形成されたシリコン基板１上
にＳｉＯ２　膜２Ａを被着する。次にＳｉＯ２　膜２Ａ
上にアルミニウム膜を被着した後、フォトリソグラフィ
ー技術とＲＩＥ法とにより選択的にパターン形成して１
層目アルミニウム配線１０Ａ，１０Ｂ，１０Ｃを形成す
る。 次にこの基板の全面に、ＰＣＶＤ法によりＳｉＯＮ膜（
Ｓｉ−Ｏ−Ｎ系絶縁膜）１１を被着した後塗布焼成法に
よりＳＯＧ膜２２を被着し、更にＳｉＯＮ膜１３を被着
する。その後、第１アルミニウム配線１０Ｂの直上域に
開口を有するフォトレジスト膜をマスクに、例えば約１
００Ｐａの混合ガス（ＣＦ４　＋Ｏ２　）プラズマを使
用してＳｉＯＮ膜１３を等方的にエッチング除去し等方
的開口部１５を形成する。更に前記フォトレジスト膜を
マスクに約１０ＰａのＣＦ４　ガスプラズマを使用した
異方性エッチング法によってＳＯＧ膜１２及びＳｉＯＮ
膜１１を選択的に除去し異方的開口部１４を形成する。 次いで全面にアルミニウム膜をスパッタ法により被着し
たのち前記方法により２層目のアルミニウム配線１６Ａ
，１６Ｂを形成し、２層配線構造を実現していた。ここ
でスルーホール１９を２段形状（等方的開口部１５と異
方的開口部１４）に形成するのは、スルーホール部にお
ける上層配線のカバレジを改善するためである。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の多層配線を有する半導体装置の製造方法におい
ては次のような問題点があった。まず図３（ａ）の平面
図に示したように、スルーホール部においてスルーホー
ル台座１７を設ける必要があるために最小配線ピッチ１
８が制限され集積度を上げられないという問題である。 この点に関し詳しく説明する。

【０００６】通常ＰＣＶＤで成長される絶縁膜は１０９
　〜１０１０ｄｙｎ／ｃｍ２　程度の応力を持つ事から
、スパッタ法にて被着されたアルミニウム膜のＳ／Ｍ耐
性を充分に確保するために最小線幅は２μｍ以上に制限
され、配線間隔は現状のフォトリソグラフィー技術とＲ
ＩＥ技術を用いた場合１．０μｍ程度が安定的に製造出
来る限界である。従って最小配線ピッチとして３．０μ
ｍが期待されるが、スルーホールを設ける場合は３．６
μｍ以上必要とされる。つまり異方的開口部１４が１層
目アルミニウム配線１０Ｂ上に完全に配置されないと、
エッチング時にＳｉＯ２　膜２Ａまでエッチングされ、
２層目アルミニウム配線１６Ａとシリコン基板１とがシ
ョートする不良を発生するため、加工精度及びフォトリ
ソグラフィー時の目ずれを考慮し目合せマージンｘを０
．８μｍ以上取る必要がある。

【０００７】またスルーホール１９の最小開口寸法は層
間絶縁膜の全膜厚が１．０μｍ程度の場合、１．６×１
．６ｃｍ２　以上取る必要がある。これ以下の寸法であ
るとアルミニウム配線のカバレジが急激に低下してしま
い、Ｅ／Ｍ耐性を保証する最大電流密度基準を満足出来
なくなる。例えば１．０μｍ□スルーホールではカバレ
ジは１０％程度となってしまう。したがって最小配線ピ
ッチは３．６μｍとなり、スルーホール台座のない場合
の３．０μｍに比し約２０％程集積密度低下せざるを得
なかった。

【０００８】またスルーホールを２段形状に加工するた
め必然的に２層目アルミニウム配線１６Ａとのマージン
はさらに大きく取る必要があり、このマージンｙとして
は１．２μｍ以上取らざるを得ず結果として２層配線の
最小ピッチは１層配線ピッチより０．４μｍ以上大きく
なっている。これまでは２層構造につき説明してきたが
、３層以上の構造を取る場合はさらに深刻となる。つま
り図３（ｂ）に示すように、スルーホール部において２
層配線上面は凹形状をしているため、真上にスルーホー
ルを重ね合せて配置することがアルミニウムのカバレジ
の点からほぼ不可能となるからで、この様子を図４に示
す。

【０００９】図４では２層目アルミニウム配線１６と３
層目アルミニウム配線２０間の第２層間絶縁膜としてＳ
ｉＯＮ膜２１，２３とＳＯＧ膜２２を用い、１層目アル
ミニウム配線１０と２層目アルミニウム配線１６間の第
１層間絶縁膜構造と同じ構造を採用した場合を示してお
り、スルーホールの開口方法も同一である。ただしスル
ーホールサイズは拡大している。

【００１０】第１層間絶縁膜のスルーホール部では５０
％以上のカバレジを確保出来るが、第２層間絶縁膜のス
ルーホール部における３層目アルミニウム配線２０のカ
バレジは２０％以下しか確保出来ないため、信頼性が極
めて乏しいものとなってしまう。さらに図３（ｂ）と図
４とを比較すれば分かる様に、配線層が１層増えるだけ
で表面段差が極端に増加するため、フォトリソグラフィ
ーに対する負荷が飛躍的に増し、例えば焦点深度が深く
、解像度の優れた露光装置を新しく準備する必要が生じ
ているばかりでなく、段差部においてエッチング残りを
発生させない新しいＲＩＥ条件を設定したり、あるいは
ハレーション（凹凸部における光の反射によるレジスト
パターンのくずれ）防止能力の高い新レジストを開発し
なければならない等ウェハー製造プロセスに与える影響
は極めて大きくなる。これらのことは製造コストの大幅
な引き上げ直結する。

【００１１】この様に従来の製造方法によれば、配線ピ
ッチを制限し、しかもスルーホールの配置場所を制限（
同一箇所にスルーホールを重ねない）してＶＬＳＩを設
計しなければならなかったため極めてスペース効率の悪
い、言い換えれば動作速度を犠牲にした設計をしいられ
ていた。さらにもう一点考慮すべきは、製造プロセス途
中で発生するパーティクルの影響である。ＰＣＶＤ法，
スパッタ法，ＲＩＥ法ともすべて真空プロセスとなるた
め、プロセス中でのパーティクルや搬送中でのパーティ
クル発生を低レベルで抑えるためには、高度の装置設計
製造能力管理能力が要求され、装置価格及び装置本体の
大きさは増加の一途をたどっている。

【００１２】また一度、トラブルにより装置がダウンす
るとその復帰に１日以上かかる場合もある。従って複数
台の設備を持つ必要があり、世代交替のたびに数十億円
の設備投資が必要とされている。

【００１３】最近では前記問題点の解決策としてアルミ
ニウム配線のＥ／Ｍ及びＳ／Ｍ耐性の向上を目的として
Ｃｕを添加することが提案されているが、Ｃｕを添加す
ることで配線のドライエッチングが格段に難しくなる。 例えばコロージョン現象による配線の腐蝕が大問題であ
るし、スルーホールの平坦化を目的として提案されてい
るＷの選択成長は接続抵抗が１桁以上高いという大問題
を抱えており製品レベルへの適用を考えられる状況から
は大きくかけ離れている。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、層間絶縁膜の平担性に極めて優れるととも
に、配線のＳ／ＭとＥ／Ｍ耐性を格段に向上させること
ができる多層配線を有する半導体装置の製造方法を提供
することを目的とする。

【００１５】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子が形成された半導体基板上に第１の金属
膜を形成する工程と、この第１の金属膜上にパターニン
グされた第１のフォトレジスト膜を形成する工程と、こ
の第１のフォトレジスト膜をマスクとし前記第１の金属
膜を除去する工程と、前記第１の金属膜が除去された部
分に液相成長法により第１のシリコン酸化膜を選択的に
形成する工程と、前記第１のフォトレジスト膜を除去し
たのち前記第１の酸化シリコン膜をマスクとし無電解メ
ッキ法により露出した前記第１の金属膜上に第２の金属
膜を選択的に形成する工程と、少くとも一部の前記第２
の金属膜表面に第２のフォトレジスト膜を形成したのち
この第２のフォトレジスト膜以外の部分に液相成長法に
より第２のシリコン酸化膜を選択的に形成する工程と、
前記第２のフォトレジスト膜を除去したのち露出した前
記第２の金属膜上に無電解メッキ法により第３の金属膜
を形成する工程とを含んで構成される。

【００１６】

【作用】本発明は真空プロセスをほとんど使用すること
なく、また絶縁膜と金属膜を液相中にて選択的に成長さ
せることにより平担性の極めて優れた多層配線を有する
半導体装置を低コストを実現することが出来る。

【００１７】シリコン酸化膜の液相成長法は、例えばエ
ッチ．ナガヤマ（Ｈ．Ｎａｇａｙａｍａ）等により、ジ
ャーナル　　オブ　　エレクトロケミカル　　ソサエテ
ィ：ソリッド　　ステイト　　サイエンス　　アンド　
　テクノロジー　　（Ｊｏｒｎａｌｏｆ　　Ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ　　Ｓｏｃｉｅｔｙ：ＳＯＬＩＤ
−ＳＴＡＴＥ　　ＳＣＩＥＮＣＥ　　ＡＮＤ　　ＴＥＣ
ＨＮＯＲＯＧＹ）１３５巻Ｎｏ．８　　２０１３頁（１
９８８年）に報告されている。

【００１８】このシリコン酸化膜の形成方法の原理は、
下記（１）式においてＳｉＯ２　の飽和状態が形成され
、これにホウ酸を添加すると式（２）に示すようにＨＦ
が消費され、ＳｉＯ２　の過飽和状態が実現しＳｉＯ２
　が析出することによる。

【００１９】

【００２０】ここで析出したＳｉＯ２　膜は有機膜、つ
まりフォトレジスト膜上には極めて成長しにくいという
性質を有すため、フォトレジスト膜をマスクとした選択
成長が可能となる。

【００２１】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）〜（ｅ）は本発明の一の実施例を
説明するための工程順に示した半導体チップの断面図で
ある。

【００２２】先ず図１（ａ）に示すように、素子が形成
されたシリコン基板１上に第１のＳｉＯ２　膜２を被着
する。次にこの第１のＳｉＯ２　膜２上にスパッタ法に
て銅膜３を厚さ約１００ｎｍに被着する。次に図１（ｂ
）に示すように、フォトレジスト膜４Ａをパターンニン
グしたのち、このフォトレジスト膜４Ａをマスクに銅膜
３をリン酸と酢酸と硝酸の混合液にてエッチング除去す
る。 次で液相成長法により第２のＳｉＯ２　膜５Ａを選択的
に成長させる。液相成長法による第２のＳｉＯ２　膜５
の成長レートを０．５〜１ｎｍ／ｍｉｎ程度まで低く抑
えると、パーティクルの発生を実用レベルまで低減する
ことが出来る。また選択性が若干悪くてフォトレジスト
膜上に粒状にＳｉＯ２　膜が付着したとしても、次のフ
ォトレジスト膜の剥離工程でリフトオフにより除去され
てしまうので差し支えはない。

【００２３】次に図１（ｃ）に示すようにフォトレジス
ト膜４Ａを剥離したのち銅膜３上に無電解メッキ法を用
いて銅メッキ膜６Ａを選択的に成長させる。この銅メッ
キは硫酸銅，ホルマリン，化成ソーダ，ピリジン，エチ
レンジアミンアセチックソーダの混合液を用いることに
より数十ｎｍ／ｍｉｎのメッキレートが得られる。次に
図１（ｄ）に示すように、スルーホールを形成すべき場
所の銅メッキ膜６Ａ上にフォトレジスト膜４Ｂを形成し
たのち、前述の液相成長法を用いて第３のＳｉＯ２　膜
５Ｂを選択的に成長させる。

【００２４】次に図１（ｅ）に示すように、フォトレジ
スト膜４Ｂを除去したのち、無電解メッキ法により銅メ
ッキ膜６Ｂを選択的に成長させる。この段階で銅メッキ
膜６Ａを１層目配線とし銅メッキ膜６Ｂをスルーホール
に埋設された電極とする極めて平担な配線層が形成され
たことになる。従って図（ａ）〜（ｅ）と同様な方法を
くり返す事で、２層目配線以降も順次形成することが出
来る。図２は実際に２層配線を形成した様子を示す断面
図であるが、目合せずれ８を見込んで形成した場合を示
す。

【００２５】図２においては１層目配線である銅メッキ
膜６Ａに対しスルーホールに埋設された電極である銅メ
ッキ膜６Ｂが目ずれをおこしているが、目ずれ８の程度
が０．３μｍ以内であればメッキによりスルーホール内
を銅メッキ膜６Ｂにて完全に埋設することが出来る。ま
た２層目配線形成の際に用いるスパッタ法による銅膜３
Ａをエッチング除去する際に、図２に示したように目ず
れ８があると、スルーホール部の銅メッキ膜６Ｂまでエ
ッチングされ、アタック部７が生ずるが、その深さは銅
膜３Ａの膜厚程度つまり１００ｎｍ程度であるので何ら
問題とはならない。この銅膜３Ａのエッチング部に第４
のＳｉＯ２　膜５Ｃを、そして銅膜３Ａ上に２層目配線
となる銅メッキ膜６Ｃを形成し、最後にカバー膜９とし
てＰＣＶＤ法によりＳｉＯ３　Ｎ４　膜を５００〜１０
００ｎｍ程度に被着する。このカバー膜９は酸素の侵入
防止膜としての役割を果たしている。

【００２６】通常メッキ直後の銅メッキ膜は緻密性に欠
け、配線抵抗も銅のバルクに比較すると高いが、水素雰
囲気中で５００℃程度のベークを３０〜６０分程度行な
うことでバルクに近い抵抗値まで低減させることが可能
である。また銅配線はアルミニウム配線に比べ配線抵抗
が低く、更にＥ／Ｍ，Ｓ／Ｍ耐性が１桁以上強い。アル
ミニウム配線では前述の様に２μｍ以上配線幅を取る必
要があったが、銅配線では１μｍ程度まで細く出来る点
が最大の利点である。液相成長法によるＳｉＯ２　膜の
膜応力は１０８　ｄｙｎ／ｃｍ２程度とＰＣＶＤ法の１
０９　〜１０１０ｄｙｎ／ｃｍ２　に比較すると１桁以
上小さい。 またこのＳｉＯ２　膜は、リーク電流も１桁以上小さく
、Ｓ／Ｍ耐性や絶縁特性からも極めて優れているもので
ある。

【００２７】上記実施例においては、第１のＳｉＯ２　
膜２上にスパッタ法により銅膜３を形成したが、下地の
第１のＳｉＯ２　膜との密着性に劣る場合がある。この
場合は第１のＳｉＯ２　膜２上にスパッタ法により厚さ
１００ｎｍ程度のチタン膜を形成したのち銅膜３を生成
すればよく、チタン膜のエッチングには過酸化水素水と
アンモニア水の混合液を用いる。銅メッキ膜による２層
目配線の形成時にもチタン膜と銅膜の積層膜を用いる事
が出来、この場合には図２に示したアタック部７の発生
を防止することが出来る。何故なら、チタン膜は銅膜を
エッチングする際のバリア膜となり、チタン膜のエッチ
ング液に対しては銅膜がエッチングされないからである
。

【００２８】本実施例で形成する液相成長法によるＳｉ
Ｏ２　膜は、０．５μｍ以下のスペースにも成長させる
ことが出来、また銅メッキ膜は０．８μｍ程度のスペー
スにも成長させるこが出来る。また本実施例では従来例
の様にスルーホール台座を設ける必要が一切ないため、
最小配線ピッチとして１．３μｍを実現出来る。更に銅
メッキ膜は極めて平坦性に優れるため、スルーホールの
重ね合せをしても平坦性や上層配線のカバレジ低下を招
くことは全くなく、従来の制限をすべて取り払うことが
出来るため、集積度の飛躍的向上が可能となる。

【００２９】尚、上記実施例では金属膜として銅を用い
た場合について説明したが、金を用いることもできる。 また金属膜のエッチングについてウェットエッチング法
を用いた場合について説明したが、ドライエッチング法
を用いてもよいことは勿論である。

【００３０】

【発明の効果】以上説明したように本発明は、スルーホ
ールの形成を液相成長法による酸化シリコン膜で行ない
、更に電極や配線の形成を無電解メッキ法で行なうため
、層間絶縁膜の平坦性に優れると共に、アルミニウムを
用いないためストレスマイグレーション及びエレクトロ
マイグレーション耐性の向上した多層配線を有する半導
体装置が得られるという効果を有する。また従来のよう
に種々の真空機器を用いる必要がないため製造コストを
大幅に低減させることができるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。

【図２】本発明の一実施例を説明するための他の半導体
チップの断面図。

【図３】従来の半導体装置の製造方法を説明するための
平面図及び断面図。

【図４】従来の半導体装置の製造方法を説明するための
断面図。

【符号の説明】

１　　　　シリコン基板 ２　　　　第１のＳｉＯ２　膜 ２Ａ　　　　ＳｉＯ２　膜 ３　　　　銅膜 ４Ａ，４Ｂ　　　　フォトレジスト膜 ５Ａ　　　　第２のＳｉＯ２　膜 ５Ｂ　　　　第３のＳｉＯ２　膜 ５Ｃ　　　　第４のＳｉＯ２　膜 ６Ａ〜６Ｃ　　　　銅メッキ膜 ７　　　　アタック部 ８　　　　目ずれ ９　　　　カバー膜 １０Ａ〜１０Ｃ　　　　１層目アルミニウム配線１１，
１３，２１，３３　　　　ＳｉＯＮ膜１２，２２　　　
　ＳＯＧ膜 １４　　　　異方的開口部 １５　　　　等方的開口部 １６Ａ，１６Ｂ　　　　２層目アルミニウム配線１７　
　　　スルーホール台座 １８　　　　最小配線ピッチ １９　　　　スルーホール ２０　　　　３層目アルミニウム配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　素子が形成された半導体基板上に第１
   の金属膜を形成する工程と、この第１の金属膜上にパタ
   ーニングされた第１のフォトレジスト膜を形成する工程
   と、この第１のフォトレジスト膜をマスクとし前記第１
   の金属膜を除去する工程と、前記第１の金属膜が除去さ
   れた部分に液相成長法により第１のシリコン酸化膜を選
   択的に形成する工程と、前記第１のフォトレジスト膜を
   除去したのち前記第１の酸化シリコン膜をマスクとし無
   電解メッキ法により露出した前記第１の金属膜上に第２
   の金属膜を選択的に形成する工程と、少くとも一部の前
   記第２の金属膜表面に第２のフォトレジスト膜を形成し
   たのちこの第２のフォトレジスト膜以外の部分に液相成
   長法により第２のシリコン酸化膜を選択的に形成する工
   程と、前記第２のフォトレジスト膜を除去したのち露出
   した前記第２の金属膜上に無電解メッキ法により第３の
   金属膜を形成する工程とを含むことを特徴とする半導体
   装置の製造方法。