JPH06181283A - 多チップモジュールのための架橋式プログラミングの方法 - Google Patents
多チップモジュールのための架橋式プログラミングの方法Info
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- JPH06181283A JPH06181283A JP5219196A JP21919693A JPH06181283A JP H06181283 A JPH06181283 A JP H06181283A JP 5219196 A JP5219196 A JP 5219196A JP 21919693 A JP21919693 A JP 21919693A JP H06181283 A JPH06181283 A JP H06181283A
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- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
Abstract
(57)【要約】 (修正有)
【目的】 半導体チップのための多チップモジュールを
提供する。 【構成】 プログラム自在な多チップモジュール(MC
M)用基板は第1の方向に形成した複数の電気導体を含
む第1のパターン化した信号層と第1の導体と直交して
格子を形成するように形成された第2の複数の電気導体
を含む第2のパターン化した信号層を含む。2つの信号
層はそれぞれに対しまた基板に対しても電気的に絶縁さ
れる。第1の複数の架橋孔は基板の表面から第1の信号
層への開口を提供し、また第2の複数の架橋孔は基板の
表面から第2の信号層への開口を提供する。基板のプロ
グラミングは、2つの信号層内に存在する導体間の接続
を行いまた表面の接点パッドを形成するためには架橋充
填および表面金属化技術を用いて、また被覆していない
架橋部分で選択した導体を切断するためにはマスキング
処理およびエッチング処理を用いて行う。
提供する。 【構成】 プログラム自在な多チップモジュール(MC
M)用基板は第1の方向に形成した複数の電気導体を含
む第1のパターン化した信号層と第1の導体と直交して
格子を形成するように形成された第2の複数の電気導体
を含む第2のパターン化した信号層を含む。2つの信号
層はそれぞれに対しまた基板に対しても電気的に絶縁さ
れる。第1の複数の架橋孔は基板の表面から第1の信号
層への開口を提供し、また第2の複数の架橋孔は基板の
表面から第2の信号層への開口を提供する。基板のプロ
グラミングは、2つの信号層内に存在する導体間の接続
を行いまた表面の接点パッドを形成するためには架橋充
填および表面金属化技術を用いて、また被覆していない
架橋部分で選択した導体を切断するためにはマスキング
処理およびエッチング処理を用いて行う。
Description
【0001】
【産業上の利用分野】本発明は半導体チップのための多
チップモジュールに関し、より特定すればモジュール上
の異なる位置の間に信号経路を構成するための選択的に
相互接続可能なまたは開口可能な2つ以上の導体面を有
するプログラム可能な多チップ型モジュールに関する。
チップモジュールに関し、より特定すればモジュール上
の異なる位置の間に信号経路を構成するための選択的に
相互接続可能なまたは開口可能な2つ以上の導体面を有
するプログラム可能な多チップ型モジュールに関する。
【0002】
【技術的背景】多チップモジュール(MCM)は基板上
に装着された電気部品間に相互接続経路を提供するよう
な何らかの先進的半導体基板と定義される。電気部品は
たいてい集積回路だが、抵抗、コンデンサ、コイル、ト
ランジスタやダイオードなどの独立回路部品を含むこと
もある。多チップモジュール上の部品配置はそれぞれの
用途によって異なるので、それぞれの用途ごとの多チッ
プモジュール基板を準備する過程もまた異なり、それぞ
れの異なる部品配置では正しく部品を相互接続するため
に多チップモジュール基板に沿った信号経路の異なった
配線と構成を必要とすることになる。単純かつ安価で、
基本的多チップモジュールを製造しプログラムし得るよ
うな技術の必要性が存在している。
に装着された電気部品間に相互接続経路を提供するよう
な何らかの先進的半導体基板と定義される。電気部品は
たいてい集積回路だが、抵抗、コンデンサ、コイル、ト
ランジスタやダイオードなどの独立回路部品を含むこと
もある。多チップモジュール上の部品配置はそれぞれの
用途によって異なるので、それぞれの用途ごとの多チッ
プモジュール基板を準備する過程もまた異なり、それぞ
れの異なる部品配置では正しく部品を相互接続するため
に多チップモジュール基板に沿った信号経路の異なった
配線と構成を必要とすることになる。単純かつ安価で、
基本的多チップモジュールを製造しプログラムし得るよ
うな技術の必要性が存在している。
【0003】
【発明が解決すべき課題】従って、本発明の目的は、M
CMモジュール用の新しく有用でプログラム自在の基板
を提供することである。
CMモジュール用の新しく有用でプログラム自在の基板
を提供することである。
【0004】本発明の別の目的は、製造およびプログラ
ミングが簡単かつ安価に行い得る該MCM基板を提供す
ることである。
ミングが簡単かつ安価に行い得る該MCM基板を提供す
ることである。
【0005】本発明のさらなる目的は、MCM組み立て
を完了するためにマスク・プログラム自在な該標準MC
M基板を提供することである。
を完了するためにマスク・プログラム自在な該標準MC
M基板を提供することである。
【0006】本発明のさらに別の目的は、基板内の異な
る平面に存在する2つまたはそれ以上のパターン金属製
信号層と、基板表面からパターン化した信号層までの複
数の架橋孔を含むプログラム自在なMCM基板を提供す
ることである。
る平面に存在する2つまたはそれ以上のパターン金属製
信号層と、基板表面からパターン化した信号層までの複
数の架橋孔を含むプログラム自在なMCM基板を提供す
ることである。
【0007】本発明のさらに別の目的は、MCM基板の
大量生産を可能とするようなプログラム自在なMCM基
板の製造方法を提供することである。
大量生産を可能とするようなプログラム自在なMCM基
板の製造方法を提供することである。
【0008】本発明のさらに別の目的は、基板上に配置
する電気部品の構成に関わらず、最終的なプログラミン
グ手順を除いて同じ段階を用いるようなMCM基板の製
造方法を提供することである。
する電気部品の構成に関わらず、最終的なプログラミン
グ手順を除いて同じ段階を用いるようなMCM基板の製
造方法を提供することである。
【0009】
【課題を解決するための手段】本発明では、多チップモ
ジュール用のプログラム自在な基板が提供され、これは
基板内の第1のパターン化した信号層と、第1の信号層
とは電気的に絶縁してある基板内の第2のパターン化し
た信号層と、基板表面から第1の信号層までの開口をそ
れぞれが提供するような第1の複数の架橋開口部と、基
板表面から第2の信号層までの開口をそれぞれが提供す
るような第2の複数の架橋開口部を含む。
ジュール用のプログラム自在な基板が提供され、これは
基板内の第1のパターン化した信号層と、第1の信号層
とは電気的に絶縁してある基板内の第2のパターン化し
た信号層と、基板表面から第1の信号層までの開口をそ
れぞれが提供するような第1の複数の架橋開口部と、基
板表面から第2の信号層までの開口をそれぞれが提供す
るような第2の複数の架橋開口部を含む。
【0010】説明する好適実施例において、MCM基板
は四角形の形状をなす半導体基板を含む。第1のパター
ン化した信号層は基板の第1の辺縁に平行に形成した複
数の電気導体を含み、第2のパターン化した信号層は第
1の導体と直交するようにすなわち格子を形成するよう
になした第2の複数の電気導体を含む。基板のプログラ
ミングは、2つの信号層内の導体間に接続を形成するた
めには架橋充填接続および表面金属化技術を用いて、ま
た保護していない開口部分で選択した導体を切断するた
めにはマスキングおよびエッチング手順を用いて行う。
は四角形の形状をなす半導体基板を含む。第1のパター
ン化した信号層は基板の第1の辺縁に平行に形成した複
数の電気導体を含み、第2のパターン化した信号層は第
1の導体と直交するようにすなわち格子を形成するよう
になした第2の複数の電気導体を含む。基板のプログラ
ミングは、2つの信号層内の導体間に接続を形成するた
めには架橋充填接続および表面金属化技術を用いて、ま
た保護していない開口部分で選択した導体を切断するた
めにはマスキングおよびエッチング手順を用いて行う。
【0011】
【実施例】本発明にかかる上述のおよびその他の目的、
特徴、および利点は以下の詳細な説明および添付の図面
から明らかとなろう。
特徴、および利点は以下の詳細な説明および添付の図面
から明らかとなろう。
【0012】多チップモジュール上の部品および回路構
成がそれぞれの用途により変化し得ることは当業者には
認識されるところである。前述のことを念頭におき、本
発明では多チップモジュール装置の製造手順の標準化が
行えるようなMCM用の基板を提供する。プログラム自
在なMCM半導体基板の製造および組み立てについて図
1から図4を参照して解説する。
成がそれぞれの用途により変化し得ることは当業者には
認識されるところである。前述のことを念頭におき、本
発明では多チップモジュール装置の製造手順の標準化が
行えるようなMCM用の基板を提供する。プログラム自
在なMCM半導体基板の製造および組み立てについて図
1から図4を参照して解説する。
【0013】MCM半導体基板用の基本構造は例えば、
銅/ポリイミド標準処理技術を図1に示した第1のパタ
ーン化した金属信号層に用いて製造する。この基本構造
は出力および接地層を含んでも良い。第1のパターン化
した信号層100は複数の信号経路102をX方向に形
成する連続パターンとして形成される。
銅/ポリイミド標準処理技術を図1に示した第1のパタ
ーン化した金属信号層に用いて製造する。この基本構造
は出力および接地層を含んでも良い。第1のパターン化
した信号層100は複数の信号経路102をX方向に形
成する連続パターンとして形成される。
【0014】第1のパターン化した信号層はこの後ポリ
マーまたはポリイミド皮膜で被覆され、第2のパターン
化した信号層を形成する。図2では信号層100上部の
基板内で平面内に存在するようにY方向の複数の信号経
路202を含むすなわちXY格子を構成するような連続
パターンとして第2の信号層200を示す。この第2の
信号層もポリマーまたはポリイミド皮膜で被覆される。
マーまたはポリイミド皮膜で被覆され、第2のパターン
化した信号層を形成する。図2では信号層100上部の
基板内で平面内に存在するようにY方向の複数の信号経
路202を含むすなわちXY格子を構成するような連続
パターンとして第2の信号層200を示す。この第2の
信号層もポリマーまたはポリイミド皮膜で被覆される。
【0015】MCM基板の製造は図3に図示したよう
に、基板表面からそれぞれ信号層100および200に
向かう架橋孔302および304の開口により完了す
る。
に、基板表面からそれぞれ信号層100および200に
向かう架橋孔302および304の開口により完了す
る。
【0016】これ以外のMCM基板構造を図4に図示し
た。図4に図示したMCM基板は図1を参照して上述し
たような第1のパターン化した信号層を介して形成され
ている。第1の信号層はこの後感光性ポリイミドで被覆
し、架橋孔404はX方向の信号経路102内の所定の
接続点に開口させる。架橋孔404はこの後非電着性鍍
金溶液を用いて鍍金する。
た。図4に図示したMCM基板は図1を参照して上述し
たような第1のパターン化した信号層を介して形成され
ている。第1の信号層はこの後感光性ポリイミドで被覆
し、架橋孔404はX方向の信号経路102内の所定の
接続点に開口させる。架橋孔404はこの後非電着性鍍
金溶液を用いて鍍金する。
【0017】MCM基板の形成は第1の信号層の上に第
2のパターン化した信号層を蒸着して継続する。第2の
パターン化した信号層は感光性ポリイミドで被覆しY方
向の信号経路202内の所定の接続点に架橋孔408を
開口する。架橋孔404はMCM基板表面に延出し架橋
孔404および408はMCM基板表面まで鍍金充填さ
れる。
2のパターン化した信号層を蒸着して継続する。第2の
パターン化した信号層は感光性ポリイミドで被覆しY方
向の信号経路202内の所定の接続点に架橋孔408を
開口する。架橋孔404はMCM基板表面に延出し架橋
孔404および408はMCM基板表面まで鍍金充填さ
れる。
【0018】フォトレジストは信号経路102および2
02までのそれぞれの架橋孔402および406を形成
するために用い、乾式エッチング処理技術はポリイミド
層を通して架橋孔402および406を開口するために
使用する。最終的なMCM基板は層間の接続をプログラ
ミングするために信号層100および200のそれぞれ
からの鍍金充填した架橋404および408、および第
1と第2の信号層それぞれの配線を切断するための空乏
架橋孔402および406を含むことになる。
02までのそれぞれの架橋孔402および406を形成
するために用い、乾式エッチング処理技術はポリイミド
層を通して架橋孔402および406を開口するために
使用する。最終的なMCM基板は層間の接続をプログラ
ミングするために信号層100および200のそれぞれ
からの鍍金充填した架橋404および408、および第
1と第2の信号層それぞれの配線を切断するための空乏
架橋孔402および406を含むことになる。
【0019】図3に示した完成基板をプログラムするに
は、以下に解説するような処理手順を用いる。コンピュ
ータ支援設計(CAD)システムにより得られた基本的
回路設計およびレイアウトを用いて第2のプログラミン
グ段階のための「線切断」マスクを生成する。このマス
クは乾式または湿式エッチング処理から全ての開口部を
保護して選択したXおよびY方向の信号経路を切断す
る。第2のCADマスクを生成して回路部品レイアウト
パッドと架橋間短絡路を形成する。
は、以下に解説するような処理手順を用いる。コンピュ
ータ支援設計(CAD)システムにより得られた基本的
回路設計およびレイアウトを用いて第2のプログラミン
グ段階のための「線切断」マスクを生成する。このマス
クは乾式または湿式エッチング処理から全ての開口部を
保護して選択したXおよびY方向の信号経路を切断す
る。第2のCADマスクを生成して回路部品レイアウト
パッドと架橋間短絡路を形成する。
【0020】MCM基板をプログラムするための処理手
順および集積回路チップや独立回路素子など表面装着部
品のための基板の準備は次に示すとおりである。
順および集積回路チップや独立回路素子など表面装着部
品のための基板の準備は次に示すとおりである。
【0021】1.保護した架橋と保護していない架橋を
識別する「線切断」マスクをMCM基板に装着し、基板
にフォトレジストを塗布する。
識別する「線切断」マスクをMCM基板に装着し、基板
にフォトレジストを塗布する。
【0022】2.乾式または湿式エッチング処理を用
い、保護されていない架橋部分で第1と第2の信号経路
内の所望の信号経路を切断する。
い、保護されていない架橋部分で第1と第2の信号経路
内の所望の信号経路を切断する。
【0023】3.フォトレジストを除去する。
【0024】4.MCM基板に感光性ポリイミドを被覆
する。
する。
【0025】5.基板表面と信号層の間の電気的接続を
行う接点架橋を設定し形成する。
行う接点架橋を設定し形成する。
【0026】6.感光性ポリイミドを処理する。
【0027】7.金属層を基板表面に蒸着する。
【0028】8.接点パッドとXおよびY信号層に関連
した架橋間の電気接続を決めるためのマスクを基板表面
に装着し、基板表面をフォトレジストで被覆する。
した架橋間の電気接続を決めるためのマスクを基板表面
に装着し、基板表面をフォトレジストで被覆する。
【0029】9.エッチング処理を行って保護していな
い金属層の部分を除去する。
い金属層の部分を除去する。
【0030】10.フォトレジストを除去する。
【0031】11.ポリイミドなどの被覆性保護剤を基
板に塗布する。
板に塗布する。
【0032】12.基板に装着したパッドへの通路を設
けるため被覆内に開口部を形成する。
けるため被覆内に開口部を形成する。
【0033】13.プログラムした基板が形成され処理
される。
される。
【0034】MCM基板は処理段階13の結果として集
積回路および独立回路素子の表面実装のための用意がな
される。
積回路および独立回路素子の表面実装のための用意がな
される。
【0035】図4に図示したような別の基板をプログラ
ムするには、上述のモジュールプログラミング手順にわ
ずかな変更が必要である。図4に示した別の基板は充填
架橋404および408を含むので、モジュールのプロ
グラミング中に充填架橋を形成する必要がない。
ムするには、上述のモジュールプログラミング手順にわ
ずかな変更が必要である。図4に示した別の基板は充填
架橋404および408を含むので、モジュールのプロ
グラミング中に充填架橋を形成する必要がない。
【0036】モジュール上の異なる点に信号経路を形成
するようにプログラムした図4の基板の平面図を図5に
図示した。信号層100および200内部の導体は架橋
孔504、506、510を介して切断され、X方向の
導体片512および514とY方向の導体片516およ
び518を形成する。充填架橋孔404および408は
この後、表面金属化段階の間に表面コネクタで短絡さ
れ、X方向の導体512とY方向の導体516を接続す
る。また充填架橋孔404および408を表面コネクタ
508で同様に短絡してX方向の導体514をY方向の
導体518と接続する。
するようにプログラムした図4の基板の平面図を図5に
図示した。信号層100および200内部の導体は架橋
孔504、506、510を介して切断され、X方向の
導体片512および514とY方向の導体片516およ
び518を形成する。充填架橋孔404および408は
この後、表面金属化段階の間に表面コネクタで短絡さ
れ、X方向の導体512とY方向の導体516を接続す
る。また充填架橋孔404および408を表面コネクタ
508で同様に短絡してX方向の導体514をY方向の
導体518と接続する。
【0037】このように、本発明により周知の乾式エッ
チング処理ならびに架橋孔充填技術を用いて製造した標
準的でプログラム可能なMCM半導体基板が提供される
ことが理解されよう。標準MCM基板は2つまたはそれ
以上のパターン化した信号層と基板表面から信号層への
開口架橋孔を含んでいる。基板表面上の点と信号層の間
の電気的接続を行う充填架橋孔も提供できる。
チング処理ならびに架橋孔充填技術を用いて製造した標
準的でプログラム可能なMCM半導体基板が提供される
ことが理解されよう。標準MCM基板は2つまたはそれ
以上のパターン化した信号層と基板表面から信号層への
開口架橋孔を含んでいる。基板表面上の点と信号層の間
の電気的接続を行う充填架橋孔も提供できる。
【0038】基板は標準的MCM基板からプログラム可
能なアレイ型多チップモジュールを製造可能となしてい
る。プログラミングはエッチングおよび表面金属化処理
の間に架橋部分を保護するかまたは保護しないことで行
われる。最上部の金属層プログラミングにより全ての表
面実装素子、テープ自動溶着(TAB)素子、およびフ
リップチップ素子の使用が可能となる。
能なアレイ型多チップモジュールを製造可能となしてい
る。プログラミングはエッチングおよび表面金属化処理
の間に架橋部分を保護するかまたは保護しないことで行
われる。最上部の金属層プログラミングにより全ての表
面実装素子、テープ自動溶着(TAB)素子、およびフ
リップチップ素子の使用が可能となる。
【0039】本発明によりもたらされる最大の利点は標
準的MCM基板製造工程の確率と素子装着のために基板
処理を必要とするプログラミング工程を最小限に抑止し
たことによる製造サイクル時間とコストの減少である。
準的MCM基板製造工程の確率と素子装着のために基板
処理を必要とするプログラミング工程を最小限に抑止し
たことによる製造サイクル時間とコストの減少である。
【0040】本発明は上述の特定の実施例に制限される
ものではなく、また本発明の範囲を逸脱することなく幾
多の変化および変更が可能であることは当業者には理解
されよう。例えば、信号層は図面に示した方向およびパ
ターンに制限されるものではない。さらに、図示しまた
解説した2層の信号層の他に信号層を設けることも可能
である。上記に参照した以外の製造工程を用いてMCM
基板を製造するまたは基板をプログラムすることも可能
である。基板は図面に図示したような方形である必要は
なく、またシリコンまたは半導体材料、有機または積層
化合物、またはセラミック化合物から製造することも可
能である。
ものではなく、また本発明の範囲を逸脱することなく幾
多の変化および変更が可能であることは当業者には理解
されよう。例えば、信号層は図面に示した方向およびパ
ターンに制限されるものではない。さらに、図示しまた
解説した2層の信号層の他に信号層を設けることも可能
である。上記に参照した以外の製造工程を用いてMCM
基板を製造するまたは基板をプログラムすることも可能
である。基板は図面に図示したような方形である必要は
なく、またシリコンまたは半導体材料、有機または積層
化合物、またはセラミック化合物から製造することも可
能である。
【0041】
【発明の効果】本発明は半導体チップのための多チップ
モジュール、より特定すればモジュール上の異なる位置
の間に信号経路を構成するための選択的に相互接続可能
なまたは開口可能な2つ以上の導体面を有するプログラ
ム可能な多チップ型モジュールを提供する。
モジュール、より特定すればモジュール上の異なる位置
の間に信号経路を構成するための選択的に相互接続可能
なまたは開口可能な2つ以上の導体面を有するプログラ
ム可能な多チップ型モジュールを提供する。
【図1】多チップモジュール(MCM)基板上でX方向
に作成した第1の金属信号層の平面図である。
に作成した第1の金属信号層の平面図である。
【図2】図1の多チップモジュール(MCM)基板上で
Y方向に作成した第2の金属信号層の平面図である。
Y方向に作成した第2の金属信号層の平面図である。
【図3】図2のMCM基板の平面図であって、本発明の
1つの実施例に従い図1および図2に示した信号層まで
基板表面からの開口架橋孔を設けてある。
1つの実施例に従い図1および図2に示した信号層まで
基板表面からの開口架橋孔を設けてある。
【図4】第1と第2の信号層を含むMCM基板の平面図
であって、本発明の第2の実施例に従い第1と第2の信
号層まで基板表面からの開口および鍍金した架橋孔を設
けてある。
であって、本発明の第2の実施例に従い第1と第2の信
号層まで基板表面からの開口および鍍金した架橋孔を設
けてある。
【図5】モジュール上の異なる点の間に信号経路を形成
するようにプログラムした図4の基板の平面図である。
するようにプログラムした図4の基板の平面図である。
100 第1のパターン化信号層 102 X方向の信号経路 200 第2のパターン化信号層 202 Y方向の信号経路 302 架橋孔 304 架橋孔 402 空乏架橋孔 404 充填架橋孔 406 空乏架橋孔 408 充填架橋孔 502 表面コネクタ 504 架橋孔 506 架橋孔 508 表面コネクタ 510 架橋孔 512 導体片 514 導体片 516 導体片 518 導体片
Claims (2)
- 【請求項1】 基板内の第1のパターン化した信号層
と、 上記第1の信号層とは電気的に絶縁してある上記基板内
の第2のパターン化した信号層と、 それぞれが上記基板から上記第1の信号層への開口を提
供するようになした第1の複数の架橋開口部と、 それぞれが上記基板から上記第1の信号層への開口を提
供するようになした第2の複数の架橋開口部よりなるこ
とを特徴とする多チップモジュール用基板。 - 【請求項2】 基板を用意する段階と、 上記基板上に第1のパターン化した信号層を蒸着する段
階と、 上記第1の信号層上に第1の電気的絶縁被覆を蒸着する
段階と、 上記第1の電気的絶縁被覆の上に第2のパターン化した
信号層を蒸着する段階と、 上記第2の信号層上に第2の電気的絶縁被覆を蒸着する
段階と、 上記第2の電気的絶縁被覆の表面から上記第1の信号層
へ第1の複数の架橋開口部を設ける段階と、 上記第2の電気的絶縁被覆の表面から上記第2の信号層
へ第2の複数の架橋開口部を設ける段階を含むことを特
徴とする多チップモジュール用のプログラム自在な基板
を製造するための方法。
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---|---|---|---|
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Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3408590B2 (ja) * | 1993-09-29 | 2003-05-19 | 富士通株式会社 | 多層プリント基板の配線構造 |
US6444919B1 (en) * | 1995-06-07 | 2002-09-03 | International Business Machines Corporation | Thin film wiring scheme utilizing inter-chip site surface wiring |
US5814847A (en) * | 1996-02-02 | 1998-09-29 | National Semiconductor Corp. | General purpose assembly programmable multi-chip package substrate |
GB9719118D0 (en) * | 1997-09-10 | 1997-11-12 | Ncr Int Inc | Security feature for printed circuit boards |
US6231707B1 (en) | 1998-09-22 | 2001-05-15 | International Business Machines Corporation | Method of forming a multilayer ceramic substrate with max-punched vias |
US6354000B1 (en) * | 1999-05-12 | 2002-03-12 | Microconnex Corp. | Method of creating an electrical interconnect device bearing an array of electrical contact pads |
US6898773B1 (en) | 2002-01-22 | 2005-05-24 | Cadence Design Systems, Inc. | Method and apparatus for producing multi-layer topological routes |
US6889372B1 (en) | 2000-07-15 | 2005-05-03 | Cadence Design Systems Inc. | Method and apparatus for routing |
US6957410B2 (en) | 2000-12-07 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for adaptively selecting the wiring model for a design region |
US7003754B2 (en) | 2000-12-07 | 2006-02-21 | Cadence Design Systems, Inc. | Routing method and apparatus that use of diagonal routes |
US7073150B2 (en) | 2000-12-07 | 2006-07-04 | Cadence Design Systems, Inc. | Hierarchical routing method and apparatus that use diagonal routes |
US6915501B2 (en) | 2001-01-19 | 2005-07-05 | Cadence Design Systems, Inc. | LP method and apparatus for identifying routes |
US6738960B2 (en) | 2001-01-19 | 2004-05-18 | Cadence Design Systems, Inc. | Method and apparatus for producing sub-optimal routes for a net by generating fake configurations |
US6976238B1 (en) | 2001-06-03 | 2005-12-13 | Cadence Design Systems, Inc. | Circular vias and interconnect-line ends |
US6895569B1 (en) | 2001-06-03 | 2005-05-17 | Candence Design Systems, Inc. | IC layout with non-quadrilateral Steiner points |
US6951005B1 (en) | 2001-06-03 | 2005-09-27 | Cadence Design Systems, Inc. | Method and apparatus for selecting a route for a net based on the impact on other nets |
US6859916B1 (en) | 2001-06-03 | 2005-02-22 | Cadence Design Systems, Inc. | Polygonal vias |
US7310793B1 (en) | 2001-06-03 | 2007-12-18 | Cadence Design Systems, Inc. | Interconnect lines with non-rectilinear terminations |
US6877146B1 (en) | 2001-06-03 | 2005-04-05 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
US7069530B1 (en) | 2001-06-03 | 2006-06-27 | Cadence Design Systems, Inc. | Method and apparatus for routing groups of paths |
US7107564B1 (en) | 2001-06-03 | 2006-09-12 | Cadence Design Systems, Inc. | Method and apparatus for routing a set of nets |
US6957411B1 (en) | 2001-06-03 | 2005-10-18 | Cadence Design Systems, Inc. | Gridless IC layout and method and apparatus for generating such a layout |
US6957408B1 (en) | 2002-01-22 | 2005-10-18 | Cadence Design Systems, Inc. | Method and apparatus for routing nets in an integrated circuit layout |
US6882055B1 (en) | 2001-06-03 | 2005-04-19 | Cadence Design Systems, Inc. | Non-rectilinear polygonal vias |
US6829757B1 (en) | 2001-06-03 | 2004-12-07 | Cadence Design Systems, Inc. | Method and apparatus for generating multi-layer routes |
US7143382B2 (en) | 2001-08-23 | 2006-11-28 | Cadence Design Systems, Inc. | Method and apparatus for storing routes |
US6745379B2 (en) | 2001-08-23 | 2004-06-01 | Cadence Design Systems, Inc. | Method and apparatus for identifying propagation for routes with diagonal edges |
US6795958B2 (en) * | 2001-08-23 | 2004-09-21 | Cadence Design Systems, Inc. | Method and apparatus for generating routes for groups of related node configurations |
US7398498B2 (en) | 2001-08-23 | 2008-07-08 | Cadence Design Systems, Inc. | Method and apparatus for storing routes for groups of related net configurations |
US6931616B2 (en) * | 2001-08-23 | 2005-08-16 | Cadence Design Systems, Inc. | Routing method and apparatus |
US6713686B2 (en) * | 2002-01-18 | 2004-03-30 | International Business Machines Corporation | Apparatus and method for repairing electronic packages |
US7089524B1 (en) | 2002-01-22 | 2006-08-08 | Cadence Design Systems, Inc. | Topological vias route wherein the topological via does not have a coordinate within the region |
US7117468B1 (en) | 2002-01-22 | 2006-10-03 | Cadence Design Systems, Inc. | Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts |
US6892371B1 (en) | 2002-01-22 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for performing geometric routing |
US7080329B1 (en) | 2002-01-22 | 2006-07-18 | Cadence Design Systems, Inc. | Method and apparatus for identifying optimized via locations |
US6944841B1 (en) | 2002-01-22 | 2005-09-13 | Cadence Design Systems, Inc. | Method and apparatus for proportionate costing of vias |
US7013451B1 (en) | 2002-01-22 | 2006-03-14 | Cadence Design Systems, Inc. | Method and apparatus for performing routability checking |
US7036105B1 (en) | 2002-01-22 | 2006-04-25 | Cadence Design Systems, Inc. | Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's |
US6938234B1 (en) | 2002-01-22 | 2005-08-30 | Cadence Design Systems, Inc. | Method and apparatus for defining vias |
US7096449B1 (en) | 2002-01-22 | 2006-08-22 | Cadence Design Systems, Inc. | Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts |
US6892369B2 (en) * | 2002-11-18 | 2005-05-10 | Cadence Design Systems, Inc. | Method and apparatus for costing routes of nets |
US7624367B2 (en) | 2002-11-18 | 2009-11-24 | Cadence Design Systems, Inc. | Method and system for routing |
US6996789B2 (en) * | 2002-11-18 | 2006-02-07 | Cadence Design Systems, Inc. | Method and apparatus for performing an exponential path search |
US7010771B2 (en) * | 2002-11-18 | 2006-03-07 | Cadence Design Systems, Inc. | Method and apparatus for searching for a global path |
US7003752B2 (en) * | 2002-11-18 | 2006-02-21 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7093221B2 (en) * | 2002-11-18 | 2006-08-15 | Cadence Design Systems, Inc. | Method and apparatus for identifying a group of routes for a set of nets |
US6988257B2 (en) * | 2002-11-18 | 2006-01-17 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7080342B2 (en) * | 2002-11-18 | 2006-07-18 | Cadence Design Systems, Inc | Method and apparatus for computing capacity of a region for non-Manhattan routing |
US7216308B2 (en) * | 2002-11-18 | 2007-05-08 | Cadence Design Systems, Inc. | Method and apparatus for solving an optimization problem in an integrated circuit layout |
US7480885B2 (en) | 2002-11-18 | 2009-01-20 | Cadence Design Systems, Inc. | Method and apparatus for routing with independent goals on different layers |
US7171635B2 (en) * | 2002-11-18 | 2007-01-30 | Cadence Design Systems, Inc. | Method and apparatus for routing |
US7047513B2 (en) * | 2002-11-18 | 2006-05-16 | Cadence Design Systems, Inc. | Method and apparatus for searching for a three-dimensional global path |
TW573450B (en) * | 2003-04-02 | 2004-01-21 | Comchip Technology Co Ltd | Process for fabricating a discrete circuit component on a substrate having fabrication stage clogged through-holes |
US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
CN101902874A (zh) * | 2009-05-27 | 2010-12-01 | 鸿富锦精密工业(深圳)有限公司 | 多层印刷电路板 |
DE112016002532T5 (de) * | 2015-06-05 | 2018-03-01 | Samuel P. Kho | Systeme und Verfahren für eine lochrasterplattenartige gedruckte Leiterplatte |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3226802A (en) * | 1959-10-08 | 1966-01-04 | Acf Ind Inc | Method of making a matrix board system |
US3142112A (en) * | 1960-03-30 | 1964-07-28 | Hughes Aircraft Co | Method of making an electrical interconnection grid |
US3436819A (en) * | 1965-09-22 | 1969-04-08 | Litton Systems Inc | Multilayer laminate |
US3564114A (en) * | 1967-09-28 | 1971-02-16 | Loral Corp | Universal multilayer printed circuit board |
JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
US4255852A (en) * | 1977-12-01 | 1981-03-17 | Honeywell Information Systems Inc. | Method of constructing a number of different memory systems |
DE3020196C2 (de) * | 1980-05-28 | 1982-05-06 | Ruwel-Werke Spezialfabrik für Leiterplatten GmbH, 4170 Geldern | Mehrebenen-Leiterplatte und Verfahren zu deren Herstellung |
US4407007A (en) * | 1981-05-28 | 1983-09-27 | International Business Machines Corporation | Process and structure for minimizing delamination in the fabrication of multi-layer ceramic substrate |
US4847732A (en) * | 1983-09-15 | 1989-07-11 | Mosaic Systems, Inc. | Wafer and method of making same |
US4535388A (en) * | 1984-06-29 | 1985-08-13 | International Business Machines Corporation | High density wired module |
DE3477455D1 (en) * | 1984-07-16 | 1989-04-27 | Ibm Deutschland | Manufacture of connection holes in plastic plates and application of the method |
US4915983A (en) * | 1985-06-10 | 1990-04-10 | The Foxboro Company | Multilayer circuit board fabrication process |
US4888663A (en) * | 1986-03-25 | 1989-12-19 | Hughes Aircraft Company | Cooling system for electronic assembly |
JPS63249394A (ja) * | 1987-04-06 | 1988-10-17 | 日本電気株式会社 | 多層回路基板 |
US4782193A (en) * | 1987-09-25 | 1988-11-01 | Ibm Corp. | Polygonal wiring for improved package performance |
JP2610487B2 (ja) * | 1988-06-10 | 1997-05-14 | 株式会社日立製作所 | セラミック積層回路基板 |
JPH02161740A (ja) * | 1988-12-15 | 1990-06-21 | Chisso Corp | キャリヤーテープの製造方法 |
US4933045A (en) * | 1989-06-02 | 1990-06-12 | International Business Machines Corporation | Thin film multilayer laminate interconnection board assembly method |
-
1992
- 1992-08-14 US US07/929,551 patent/US5360948A/en not_active Expired - Lifetime
-
1993
- 1993-08-12 JP JP5219196A patent/JPH06181283A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US5360948A (en) | 1994-11-01 |
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