KR20220026487A - 회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법 - Google Patents

회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법 Download PDF

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KR20220026487A
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씨엔밍 천
레이 펑
번시아 후앙
진동 펑
민시옹 리
쉬궈 씬
원쉬 왕
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주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 발명은 회로 사전 배치 방열 내장형 패키지 구조를 개시한다. 여기에는 적어도 하나의 칩 및 상기 적어도 하나의 칩을 둘러싸는 지지 프레임이 포함된다. 여기에서 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 비아 필러, 상기 지지 프레임 제1 표면의 제1 배선층 및 상기 칩 후면의 방열층을 포함한다. 여기에서 상기 제1 배선층은 상기 제1 표면과 동일 평면에 있거나 상기 제1 표면보다 높고, 상기 제1 배선층은 상기 방열층과 도통되도록 연결된다. 상기 칩과 상기 프레임 사이의 갭은 유전체 재료로 완전히 채워진다. 여기에서 상기 칩의 단자면에 제2 배선층이 형성되고, 상기 제2 배선층과 상기 제1 배선층은 상기 비아 필러를 통해 도통되도록 연결된다. 본 발명은 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법을 더 개시한다.

Description

회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법{CIRCUIT PREARRANGED HEAT DISSIPATION EMBEDDED PACKAGING STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 소자 패키지 구조에 관한 것으로, 더욱 상세하게는 회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법에 관한 것이다.
반도체 소자의 활용 범위가 점점 더 광범위해지고 집적도가 갈수록 높아짐에 따라, 임베디드 패키지의 설계 부문에서 방열은 중요하게 고려해야 하는 요소 중 하나가 되었다. 현재 주요 방열 방식은 패키지 기판의 내장 소자 후면에 금속 열전도성 비아 필러를 형성하여 방열을 수행하는 것이다. 이는 방열 효율이 열접촉층 재료를 사용하는 것보다 훨씬 높다. 열접촉층 재료의 열전도율은 통상적으로 0.8W/(m.K) 내지 2W/(m.K)에 불과하기 때문에, 소자와 금속층의 직접 접촉에 비해 방열 효과가 거의 150배 낮다.
도 1에 도시된 바와 같이, 중국 특허 공보 CN106997870B는 임베디드 패키지 구조를 개시하였다. 여기에서 칩(12)은 칩 높이에 의해 분리된 단자면(14)과 후면(16)을 구비하며, 여기에서 칩 후면(16)은 두꺼운 구리층(36)에 의해 덮이고, 패키지재의 일면과 공면을 갖는다. 이러한 구조는 두꺼운 구리층이 칩 후면 전체를 덮기 때문에 칩 방열에 도움이 된다.
그러나 종래 기술의 두꺼운 구리층은 칩 후면만 덮고 기판의 다른 영역은 두꺼운 구리로 덮이지 않아 기판의 일부 영역에서 휨 현상이 일어나기 쉽다. 또한 칩 후면에만 구리층을 설치해 방열을 수행할 수 있어 방열 면적이 제한적이다. 그 외 후면의 두꺼운 구리층은 빌드업 후 구리 필러 방식을 통해 구리 표면을 노출시켜야 하므로 빌드업 유전체층 두께를 제어하기 어렵기 때문에 유전체층과 구리 두께를 규격에 맞추기가 어렵다.
상기 기술적 과제를 해결하기 위해, 본 발명의 실시예는 회로 사전 배치 방열 내장형 패키지 구조 및 이의 제조 방법을 제공한다. 본 발명은 지지 프레임 내에 배선층을 미리 배치함으로써 임베디드 패키지 기판의 국부적인 휨 문제를 개선하였으며, 기판 제조 과정에서의 조작 난이도 및 절판(folded plate) 가능성을 낮추었다. 또한 내장 칩의 재배선 프로세스를 간소화하고 백엔드 공정으로 인한 결함을 줄여 내장 기판의 수율을 개선하였다. 그 외 방열 면적을 증가시켜 방열 효율을 더욱 향상시켰고, 배선층을 사전 배치함으로써 프레임 연마판이 얇아져 유리 섬유가 노출되는 문제를 해결하는 동시에 유리 섬유 노출로 인한 신뢰성 문제도 해결하였다.
본 발명의 일 양상은 회로 사전 배치 방열 내장형 패키지 구조에 관한 것이다. 여기에는 적어도 하나의 칩 및 상기 적어도 하나의 칩을 둘러싸는 지지 프레임이 포함된다. 여기에서 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 비아 필러, 상기 지지 프레임 제1 표면의 제1 배선층 및 상기 칩 후면의 방열층을 포함한다. 여기에서 상기 제1 배선층은 상기 제1 표면과 동일 평면에 있거나 상기 제1 표면보다 높고, 상기 제1 배선층은 상기 방열층과 도통되도록 연결한다. 상기 칩과 상기 프레임 사이의 갭은 유전체 재료로 완전히 채워진다. 여기에서 상기 칩의 단자면에 제2 배선층이 형성되며, 상기 제2 배선층과 상기 제1 배선층은 상기 비아 필러를 통해 도통되도록 연결한다.
일부 실시예에 있어서, 상기 유전체 재료는 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함한다.
일부 실시예에 있어서, 상기 지지 프레임은 유기 전기 절연 재료를 포함한다. 바람직하게는 상기 유기 전기 절연 재료는 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함한다.
일부 실시예에 있어서, 상기 비아 필러는 구리 비아 필러를 포함한다.
일부 실시예에 있어서, 상기 방열층의 재료는 구리, 니켈, 은, 금 및 이들의 합금 중 적어도 하나로부터 선택된다.
일부 실시예에 있어서, 상기 제1 배선층 및/또는 상기 제2 배선층 상에 빌드업을 통해 추가층을 더 형성하여 다층 상호 연결 구조를 형성한다. 바람직하게는, 상기 추가층은 유전체층, 배선층 및 비아 필러층을 포함한다.
일부 실시예에 있어서, 상기 방열층과 상기 제1 배선층 및 상기 제2 배선층 상에 저항용접층과 저항용접 윈도를 각각 설치한다.
본 발명의 제2 양상은 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법을 제공하며, 여기에는 하기 단계가 포함된다.
(a) 지지 프레임을 사전 제작한다. 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 비아 필러, 상기 지지 프레임 제1 표면의 제1 배선층 및 상기 지지 프레임으로 둘러싸인 관통 캐비티를 포함한다. 여기에서 상기 제1 배선층은 상기 제1 표면과 동일한 평면에 있거나 상기 제1 표면보다 높고, 상기 제1 배선층은 상기 비아 필러와 도통되도록 연결한다.
(b) 상기 관통 캐비티에 칩을 장착하여 상기 칩의 후면이 상기 제1 표면을 향하도록 만들고, 상기 칩과 상기 프레임 사이의 갭을 유전체 재료로 완전히 채운다.
(c) 상기 칩의 후면에 방열층을 형성하고, 상기 방열층과 상기 제1 배선층이 도통되도록 연결한다.
(d) 상기 칩의 단자면에 제2 배선층을 형성하고, 상기 제2 배선층과 상기 제1 배선층은 상기 비아 필러를 통해 도통되도록 연결한다.
일부 실시예에 있어서, 상기 단계 (b)는 하기 단계를 더 포함한다.
(b1) 상기 지지 프레임의 제2 표면에 접착층을 부착한다.
(b2) 칩의 단자면을 상기 접착층에 부착 및 고정한다.
(b3) 상기 지지 프레임의 제2 표면에 유전체 재료를 적용하여, 상기 칩과 상기 프레임 사이의 갭을 완전히 채운다.
(b4) 상기 유전체 재료를 얇게 만들어 상기 제1 배선층을 노출시킨다.
(b5) 플라즈마 에칭 또는 레이저 드릴링을 통해 상기 칩의 후면을 노출시킨다.
(b6) 상기 접착층을 제거한다.
바람직하게는, 상기 지지 프레임은 유기 전기 절연 재료를 포함한다. 상기 유기 전기 절연 재료는 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함한다.
일부 실시예에 있어서, 상기 접착층은 테이프를 포함한다.
일부 실시예에 있어서, 상기 유전체 재료는 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함한다.
일부 실시예에 있어서, 가열 또는 자외선 조사를 통해 상기 접착층을 분해하여 상기 접착층을 제거한다.
일부 실시예에 있어서, 상기 단계 (c)는 하기 단계를 포함한다.
(c1) 상기 지지 프레임의 제1 표면 및 상기 칩의 후면에 제1 금속 시드층을 증착한다.
(c2) 상기 지지 프레임의 제2 표면에 제1 에칭 정지층을 적용한다.
(c3) 상기 제1 금속 시드층 상에 전기 도금하여 제1 금속층을 형성한다.
(c4) 상기 제1 금속층 상에 제1 포토레지스트층을 적용한다.
(c5) 상기 제1 포토레지스트층을 패턴화하여 제1 피쳐 패턴을 형성한다.
(c6) 상기 제1 피쳐 패턴을 통해 상기 제1 금속층을 에칭하여 방열층을 형성한다. 여기에서 상기 방열층과 상기 제1 배선층은 도통되도록 연결한다.
(c7) 상기 제1 에칭 정지층과 상기 제1 포토레지스트층을 제거하고 상기 제1 금속 시드층을 에칭한다.
바람직하게는, 상기 단계 (c2)는 상기 제1 금속 시드층 상에 구리, 니켈, 은, 금 또는 이들의 합금을 전기 도금하여 제1 금속층을 형성하는 단계를 포함한다.
일부 실시예에 있어서, 상기 단계 (d)는 하기 단계를 포함한다.
(d1) 상기 방열층 상에 제2 에칭 정지층을 적용한다.
(d2) 상기 지지 프레임의 제2 표면에 제2 금속 시드층을 증착한다.
(d3) 상기 제2 금속 시드층 상에 전기 도금하여 제2 금속층을 형성한다.
(d4) 상기 제2 금속층 상에 제2 포토레지스트층을 적용한다.
(d5) 상기 제2 포토레지스트층을 패턴화하여 제2 피쳐 패턴을 형성한다.
(d6) 상기 제2 피쳐 패턴을 통해 상기 제2 금속층을 에칭하여 제2 배선층을 형성한다.
(d7) 상기 제2 에칭 정지층과 상기 제2 포토레지스트층을 제거하고 상기 제2 금속 시드층을 에칭한다.
바람직하게는, 상기 제1 금속 시드층과 제2 금속 시드층은 티타늄, 구리 또는 이들의 합금을 포함한다.
일부 실시예에 있어서, 상기 방법은 상기 방열층과 상기 제1 배선층 및 상기 제2 배선층 상에 각각 저항용접층을 적용하고, 노출된 금속에 표면 처리를 수행하여 저항용접 윈도를 형성하는 단계를 더 포함한다.
일부 실시예에 있어서, 상기 방법은 하기 단계를 더 포함한다.
(e) 상기 방열층 및/또는 상기 제2 배선층 상에 빌드업 공정을 수행하여 추가층을 형성하여 다층 상호 연결 구조를 형성한다.
바람직하게는, 상기 단계 (e)는 하기 단계를 더 포함한다.
(e1) 상기 방열층과 상기 제2 배선층 상에 각각 유전체 재료를 적층하여 제1 유전체층과 제2 유전체층을 형성한다.
(e2) 상기 제1 유전체층과 상기 제2 유전체층에 제1 비아와 제2 비아를 각각 형성한다.
(e3) 상기 제1 유전체층 위와 상기 제1 비아 내에 제3 금속 시드층을 증착하고, 상기 제2 유전체층 위와 상기 제2 비아 내에 제4 금속 시드층을 증착한다.
(e4) 상기 제3 금속 시드층 상에 구리를 전기 도금하여 제1 구리층과 제1 구리 필러를 형성하고, 상기 제4 금속 시드층 상에 구리를 전기 도금하여 제2 구리층과 제2 구리 필러를 형성한다.
(e5) 제1 구리층과 제2 구리층 상에 제3 포토레지스트층과 제4 포토레지스트층을 각각 적용한다.
(e6) 상기 제3 포토레지스트층과 상기 제4 포토레지스트층을 패턴화하여 제3 피쳐 패턴과 제4 피쳐 패턴을 형성한다.
(e7) 상기 제3 피쳐 패턴과 상기 제4 피쳐 패턴을 통해 상기 제1 구리층과 상기 제2 구리층을 각각 에칭하여 제3 배선층과 제4 배선층을 형성한다.
(e8) 상기 제3 포토레지스트층과 상기 제4 포토레지스트층을 제거하고, 상기 제3 금속 시드층과 상기 제4 금속 시드층을 에칭한다.
바람직하게는, 레이저 공정을 통해 상기 제1 유전체층과 상기 제2 유전체층에 제1 비아와 제2 비아를 각각 형성한다.
일부 실시예에 있어서, 상기 제3 배선층과 상기 제4 배선층 표면에 각각 저항용접층을 적용하고, 노출된 금속에 표면 처리를 수행하여 저항용접 윈도를 형성하는 단계를 더 포함한다.
본 발명과 본 발명의 실시예에 대한 이해를 돕기 위해, 이하에서는 단순하게 예시와 첨부 도면을 통해 설명한다.
구체적으로 첨부 도면을 참조할 때 특정 도면에 도시된 것은 예시적이며 본 발명의 바람직한 실시예를 논의하기 위한 설명임에 유의해야 한다. 또한 이하에서는 본 발명의 원리 및 개념을 설명하기 위해 가장 유용하고 이해하기 쉬운 것으로 간주되는 도면을 제공하였다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 상세함의 수준을 넘어서 본 발명의 구조적 세부 사항을 설명하려는 시도는 하지 않았다. 첨부 도면을 참조한 설명을 통해 본 발명이 속한 기술 분야의 당업자는 본 발명의 여러 형태가 실제로 어떻게 구현될 수 있는지 이해할 수 있다. 첨부 도면은 하기와 같다.
도 1은 종래 기술에서 방열층을 구비한 임베디드 패키지 구조의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 회로 사전 배치 방열 내장형 패키지 구조의 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 회로 사전 배치 방열 내장형 패키지 구조의 단면도이다.
도 4a 내지 도 4i는 도 2 및 도 3에 도시된 패키지 구조의 제조 방법에서 각 단계 중간 구조의 단면도이다.
도 2는 회로 사전 배치 방열 내장형 패키지 구조(100)의 단면도이다. 패키지 구조(100)에는 지지 프레임(101), 지지 프레임(101)의 상표면에 위치하는 제2 배선층(102), 및 지지 프레임(101)의 하표면에 위치하는 방열층(103)이 포함된다. 지지 프레임(101) 내에는 지지 프레임(101)을 관통하는 비아 필러(1011), 관통 캐비티(1012) 및 지지 프레임(101)의 상표면 내에 사전 배치된 제1 배선층(1013)이 설치된다. 비아 필러(1011)는 제1 배선층(1013)과 제2 배선층(102)을 도통되도록 연결하고, 제1 배선층(1013)과 방열층을 도통되도록 연결한다. 방열층(103) 재료는 열전도성이 우수한 금속으로부터 선택되며, 바람직하게는 구리, 니켈, 은, 금 및 이들의 합금 중 적어도 하나로부터 선택된다. 지지 프레임(101) 내에 적어도 하나의 비아 필러(1011)가 설치되고, 비아 필러(1011)는 구리 비아 필러를 IO 채널로 사용한다.
제1 배선층(1013)의 외표면은 지지 프레임(101)의 하표면과 동일한 평면에 있거나 지지 프레임(101)의 하표면을 넘어선다. 지지 프레임(101) 내에 제1 배선층(1013)을 사전 제작하고 제1 배선층(1013)을 방열층(103)과 도통되도록 연결하여, 패키지 구조(100)의 응력을 고르게 분산시킴으로써 기판이 부분적으로 휘는 문제를 해결하였다. 또한 제1 배선층(1013)이 방열 면적을 증가시켜 칩 후면 단일 방열 문제를 해결하였으며, 열을 제1 배선층(1013)에 분산시켜 방열 효율을 향상시켰다. 동시에 열은 구리 비아 필러(1011)를 통해 제2 배선층(102)으로 더 분산시킬 수 있으므로 방열 효율이 더욱 향상된다.
관통 캐비티(1012) 내에 칩(104)이 내장되고, 칩 단자면(1041)은 제2 배선층(102)에 연결되며, 칩 후면(1042)이 방열층(103)에 의해 덮여 칩 양면 방열을 구현한다. 관통 캐비티(1012) 내에 유전체 재료(105)를 채워 칩(104)을 덮는다. 통상적으로 칩(104)은 집적 회로, 레지스터, 커패시터, 인덕터, 플래시 메모리 및 집적 수동 소자에서 선택된 적어도 하나의 구성 요소를 포함한다. 칩은 단면에 단자가 있는 단면 칩일 수 있으며, 칩의 양면에 모두 단자가 있는 양면 칩 또는 적층 칩일 수도 있다.
일부 실시예에 있어서, 동일한 지지 프레임 내에 복수의 칩이 포함될 수 있으며, 상기 칩은 유전체 재료(105)에 의해 분리된다.
유전체 재료(105)는 프리프레그(PP), 필름형 유기 수지(ABF) 또는 이들의 조합, 예를 들어 PP와 ABF의 조합을 포함한다. 지지 프레임(101)의 재료는 유기 전기 절연 재료이며, 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지(BT), 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그(PP), 필름형 유기 수지(ABF) 또는 이들의 조합, 예를 들어 BT와 PP의 조합일 수 있다.
도 2에 도시된 바와 같이, 패키지 구조(100)는 방열층(103) 상에 형성된 제1 저항용접층(110) 및 제2 배선층(102) 상에 형성된 제2 저항용접층(111)을 포함한다. 제1 저항용접층(110)과 제2 저항용접층(111) 내에는 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)가 각각 설치된다.
도 3은 회로 사전 배치 방열 내장형 패키지 구조(200)의 단면도이다. 패키지 구조(200)와 패키지 구조(100)의 차이점은 방열층(103) 상에 제1 유전체층(106)이 형성되고, 제2 배선층(102) 상에 제2 유전체층(107)이 형성된다는 것이다. 제1 유전체층(106)과 제2 유전체층(107)은 동일하거나 상이한 재료를 포함할 수 있다. 제1 유전체층(106) 상에 제3 배선층(108)이 형성되고, 제2 유전체층(107) 상에 제4 배선층(109)이 설치된다. 제1 유전체층(106)을 관통하는 제1 구리 필러(1061)는 방열층(103)과 제3 배선층(108)을 연통시킬 수 있으며, 제2 유전체층(107)을 관통하는 제2 구리 필러(1071)는 제2 배선층(102)과 제4 배선층(109)을 연통시킬 수 있다. 제1 구리 필러(1061)와 제2 구리 필러(1071)는 속이 꽉 찬 구리 필러일 수 있으며, 에지가 구리로 도금되며 속이 빈 구리 필러일 수도 있다. 따라서 패키지 구조(100)에서 빌드업을 통해 패키지 구조(200)를 형성할 때, 방열층(103)은 여전히 도통에 의해 패키지 구조(200)의 표면 회로에 연결될 수 있으며, 이는 방열 면적을 더욱 증가시킨다.
도 3에 도시된 바와 같이, 제3 배선층(108) 상에 제1 저항용접층(110)을 형성하고, 제4 배선층(109) 상에 제2 저항용접층(111)을 형성할 수도 있다. 제1 저항용접층(110)과 제2 저항용접층(111) 내에는 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)가 각각 설치된다.
도 4a 내지 도 4i는 도 2의 회로 사전 배치 방열 내장형 패키지 구조(100) 및 도 3의 회로 사전 배치 방열 내장형 패키지 구조(200)의 제조 방법에서 각 단계 중간 구조의 단면도를 도시한 것이다.
상기 제조 방법은 다음 단계를 포함한다. 지지 프레임(101)을 준비하는 단계 (a)는 도 4a에 도시된 바와 같다. 지지 프레임(101)은 지지 프레임(101)을 관통하는 비아 필러(1011), 지지 프레임(101) 내에 위치하는 관통 캐비티(1012) 및 제1 배선층(1013)을 포함한다. 제1 배선층(1013)은 지지 프레임(101)의 하표면(101b)과 동일한 평면에 있거나 지지 프레임(101)의 하표면(101b)보다 높다.
제1 배선층(1013)은 지지 프레임(101)의 하표면(101b) 내에 사전 내장되며, 두께 분포가 균일하다. 지지 프레임(101)의 제조 과정에서 지지 프레임(101) 상에 노출된 유리 섬유가 제1 배선층(1013) 아래에 덮이므로 유리 섬유 노출로 인한 신뢰성 문제를 감소시켜 준다. 또한 후속 칩 내장 공정에서 제1 배선층(1013)은 지지 프레임(101)의 강성을 더욱 향상시켜 기판이 휘는 문제를 개선하고 절판 가능성을 낮춰줄 수 있다.
지지 프레임(101)에 제1 배선층(1013)을 사전 내장하는 방법은 공지된 것으로, 포토리소그래피 전기 도금 또는 구리 코팅 에칭 등 방법을 통해 구현할 수 있으므로, 여기에서 상세히 설명하지 않는다.
다음으로, 지지 프레임(101)의 상표면(101a)에 접착층(120)을 적용하고, 관통 캐비티(1012)에서 노출된 접착층에 칩(104)을 실장하며, 칩 단자면(1041)과 접착층(120)을 부착하는 단계 (b)는 도 4b에 도시된 바와 같다. 접착층은 테이프이며, 통상적으로 테이프는 시중에서 판매되는 것으로 열분해 가능하거나 자외선 조사에 의해 분해 가능한 투명 필름이다. 칩(104)을 지지 프레임(101) 내에 설치하며 칩 단자면(1041)을 노출된 접착층(120)에 부착하여 칩(104)의 위치를 *?*고정한다.
그 다음, 유전체 재료(105)를 이용하여 칩(104)과 지지 프레임(101)의 하표면을 덮고, 유전체 재료(105)를 얇게 만들어 제1 배선층(1013)과 칩 후면(1042)을 노출시키는 단계 (c)는 도 4c에 도시된 바와 같다. 유전체 재료(105)는 프리프레그(PP), 필름형 유기 수지(ABF) 또는 이들의 조합, 예를 들어 PP와 ABF의 조합을 포함한다. 통상적으로, 연마판 또는 플라즈마 에칭의 공정을 통해 유전체 재료(105)를 얇게 만들어 제1 배선층(1013)과 칩 후면(1042)을 노출시킨다. 바람직하게는 먼저 연마판 또는 플라즈마 에칭의 공정을 통해 유전체 재료(105)를 얇게 만들어 제1 배선층(1013)을 노출시킨 다음, 계속해서 플라즈마 에칭 공정으로 칩 후면(1042)을 노출시킨다.
그 다음 접착층(120)을 제거하고, 지지 프레임(101)의 상표면(101a)에 제1 감광성 드라이 필름(121)을 제1 에칭 정지층으로 적용하는 단계 (d)는 도 4d에 도시된 바와 같다. 통상적으로 가열 또는 자외선 조사를 통해 분해하여 접착층(110)을 직접 제거할 수 있다.
이이서, 지지 프레임(101)의 하표면(101b)에 방열층(103)을 형성하고, 방열층(103)을 제1 배선층(1013)에 연결하며, 제1 감광성 드라이 필름(121)을 제거하는 단계 (e)는 도 4e에 도시된 바와 같다. 통상적으로 다음 하위 단계를 포함한다.
- 지지 프레임(101)의 하표면(101b)에 제1 금속 시드층을 증착한다.
- 제1 금속 시드층 상에 전기 도금하여 제1 금속층을 형성한다.
- 제1 금속층 상에 제1 포토레지스트층을 적용한다.
- 제1 포토레지스트층을 패턴화하여 제1 피쳐 패턴을 형성한다.
- 제1 피쳐 패턴을 통해 제1 금속층을 에칭하여 방열층(103)을 형성한다. 여기에서 방열층(103)은 제1 배선층(1013)과 도통되도록 연결한다.
- 제1 에칭 정지층과 제1 포토레지스트층을 제거하고, 제1 금속 시드층을 에칭한다.
통상적으로 화학 도금 또는 마그네트론 스퍼터링(magnetron sputtering) 공정을 통해 지지 프레임(101)의 하표면(101b)에 제1 금속 시드층을 증착할 수 있다. 제1 금속 시드층은 구리 또는 티타늄 또는 이들의 합금이다. 제1 금속 시드층은 지지 프레임(101)의 하표면(101b)과 칩 후면(1042)을 덮는다. 제1 금속 시드층 전체 플레이트에 구리, 니켈, 은, 금 및 이들의 합금 중 적어도 하나를 전기 도금하여 제1 금속층을 형성한다. 방열층(103)을 제1 배선층(1013)에 연결하고 제1 배선층(1013)을 이용해 방열 면적을 증가시켜, 칩 후면 단일 방열 문제를 해결하였다. 또한 열을 제1 배선층(1013)으로 분산시켜 방열 효율을 더욱 향상시켰다.
그 다음, 방열층(103) 상에 제2 에칭 정지층으로 감광성 드라이 필름을 적용하고, 지지 프레임(101)의 상표면(101a)에 제2 배선층(102)을 형성하며, 제2 에칭 정지층을 제거하는 단계 (f)는 도 4f에 도시된 바와 같다. 통상적으로 다음 하위 단계를 포함한다.
- 방열층(103) 상에 제2 에칭 정지층을 적용한다.
- 지지 프레임(101)의 상표면(101a)에 제2 금속 시드층을 증착한다.
- 제2 금속 시드층 전체 플레이트에 전기 도금하여 제2 금속층을 형성한다.
- 제2 금속층 상에 감광성 드라이 필름과 같은 제2 포토레지스트층을 적용한다.
- 제2 포토레지스트층을 패턴화하여 제2 피쳐 패턴을 형성한다.
- 제2 피쳐 패턴을 통해 제2 금속층을 에칭하여 제2 배선층(102)을 형성한다.
- 제2 에칭 정지층과 제2 포토레지스트층을 제거하고, 제2 금속 시드층을 에칭한다.
통상적으로 제2 금속 시드층은 구리 또는 티타늄 또는 이들의 합금이다. 화학 도금 또는 마그네트론 스퍼터링 공정을 통해 지지 프레임(101)의 상표면(101a)에 제2 금속 시드층을 적층한다. 제2 금속 시드층은 지지 프레임(101)의 상표면(101a)과 칩 단자면(1041)을 덮는다.
그 후 단계 (f)에 이어 방열층(103)과 제2 배선층(102)의 표면에 각각 제1 저항용접층(110)과 제2 저항용접층(111)을 제조하고, 금속 표면 처리를 각각 수행하여 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)를 형성하는 단계 (g)는 도 4g에 도시된 바와 같다. 제1 저항용접층(110)과 제2 저항용접층(111)을 제조한 후, 방열층(103)과 제2 배선층(102)의 노출 금속 상에 각각 패드를 형성할 수 있고, 패드에 금속 표면 처리를 수행하여 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)를 각각 형성한다. 예를 들어 녹색 오일 등이 코팅된다.
다음으로 단계 (f)에 이어 계속해서 패키지 구조에 빌드업을 수행하는 단계 (h)는 도 4h에 도시된 바와 같다. 통상적으로 다음 하위 단계를 포함한다.
- 방열층(103)과 제2 배선층(102) 상에 유전체 재료(105)를 각각 적층하여, 제1 유전체층(106)과 제2 유전체층(107)을 형성한다.
- 제1 유전체층(106)과 제2 유전체층(107)에 각각 제1 비아와 제2 비아를 형성한다.
- 제1 유전체층(106) 위와 제1 비아 내에 제3 금속 시드층을 증착하며, 제2 유전체층(107) 위와 제2 비아 내에 제4 금속 시드층을 증착한다.
- 제3 금속 시드층 상에 구리를 전기 도금하여 제1 구리층과 제1 구리 필러(1061)를 형성하고, 제4 금속 시드층 상에 구리를 전기 도금하여 제2 구리층과 제2 구리 필러(1071)를 형성한다.
- 제1 구리층과 제2 구리층 상에 제3 포토레지스트층과 제4 포토레지스트층을 각각 적용한다.
- 각각 패턴화하여 제3 피쳐 패턴과 제4 피쳐 구조를 형성한다.
- 제3 피쳐 구조와 제4 피쳐 구조를 통해 각각 제1 구리층과 제2 구리층을 에칭하여 제3 배선층(108)과 제4 배선층(109)을 형성한다.
- 제3 포토레지스트층과 제4 포토레지스트층을 제거하고, 제3 금속 시드층과 제4 금속 시드층을 에칭한다.
통상적으로 제1 유전체층(106)과 제2 유전체층(107)은 동일하거나 상이한 재료일 수 있다. 또한 레이저 공정을 통해 제1 유전체층(106)과 제2 유전체층(107)에 각각 제1 비아와 제2 비아를 형성할 수 있다. 제3 금속 시드층과 제4 금속 시드층은 티타늄 또는 구리 또는 이들의 합금이다. 화학 도금 또는 마그네트론 스퍼터링 공정을 통해 제3 금속 시드층과 제4 금속 시드층을 형성할 수 있다. 제1 구리 필러(1061)와 제2 구리 필러(1071)는 속이 꽉 찬 구리 필러일 수 있으며, 에지가 구리로 도금되며 속이 빈 구리 필러일 수도 있다.
그 후 제3 배선층(108)의 표면과 제4 배선층(109)의 표면에 각각 제1 저항용접층(110)과 제2 저항용접층(111)을 제조하고, 금속 표면 처리를 각각 수행하여 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)를 형성하는 단계 (i)는 도 4i에 도시된 바와 같다. 제1 저항용접층(110)과 제2 저항용접층(111)을 형성한 후, 제3 배선층(108)과 제4 배선층(109)의 노출 금속 상에 각각 패드를 형성하고, 패드에 금속 표면 처리를 수행하여 각각 제1 저항용접 윈도(1101)와 제2 저항용접 윈도(1111)를 형성한다. 예를 들어 녹색 오일 등이 코팅된다.
본 발명이 속한 기술 분야의 당업자는 본 발명이 문맥상 구체적으로 예시되고 설명된 것에 제한되지 않음을 알 수 있다. 또한 본 발명의 범위는 첨부한 청구범위에 의해 한정되며, 여기에는 본원의 각 기술적 특징의 조합과 하위 조합 및 이의 변경과 수정이 포함된다. 본 발명이 속한 기술 분야의 당업자는 전술한 설명을 읽은 후 이러한 조합, 변경 및 수정을 예견할 수 있다.
청구 범위에서 "포함" 및 이의 변형인 "포괄", "함유" 등의 용어는 나열된 구성 요소를 포함하나 일반적으로 다른 구성 요소를 배제하지 않음을 의미한다.

Claims (20)

  1. 회로 사전 배치 방열 내장형 패키지 구조에 있어서,
    적어도 하나의 칩 및 상기 적어도 하나의 칩을 둘러싸는 지지 프레임을 포함하고, 여기에서 상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 비아 필러, 상기 지지 프레임 제1 표면의 제1 배선층 및 상기 칩 후면의 방열층을 포함하고, 여기에서 상기 제1 배선층은 상기 제1 표면과 동일 평면에 있거나 상기 제1 표면보다 높고, 상기 제1 배선층은 상기 방열층과 도통되도록 연결되고, 상기 칩과 상기 프레임 사이의 갭은 유전체 재료로 완전히 채워지고, 여기에서 상기 칩의 단자면에 제2 배선층이 형성되고, 상기 제2 배선층과 상기 제1 배선층은 상기 비아 필러를 통해 도통되도록 연결되는 회로 사전 배치 방열 내장형 패키지 구조.
  2. 제1항에 있어서,
    상기 유전체 재료는 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함하는 회로 사전 배치 방열 내장형 패키지 구조.
  3. 제1항에 있어서,
    상기 지지 프레임은 유기 전기 절연 재료를 포함하는 회로 사전 배치 방열 내장형 패키지 구조.
  4. 제3항에 있어서,
    상기 유기 전기 절연 재료는 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함하는 회로 사전 배치 방열 내장형 패키지 구조.
  5. 제1항에 있어서,
    상기 비아 필러는 구리 비아 필러를 포함하는 회로 사전 배치 방열 내장형 패키지 구조.
  6. 제1항에 있어서,
    상기 방열층의 재료는 구리, 니켈, 은, 금 및 이들의 합금 중 적어도 하나로부터 선택되는 회로 사전 배치 방열 내장형 패키지 구조.
  7. 제1항에 있어서,
    상기 제1 배선층 및 상기 제2 배선층 중 적어도 하나 상에 추가층을 더 설치하여 다층 상호 연결 구조를 형성하며, 상기 추가층은 절연층과 회로층을 포함하는 회로 사전 배치 방열 내장형 패키지 구조.
  8. 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법에 있어서,
    (a) 지지 프레임을 사전 제작하는 단계-상기 지지 프레임은 높이 방향을 따라 상기 지지 프레임을 관통하는 비아 필러, 상기 지지 프레임 제1 표면의 제1 배선층 및 상기 지지 프레임으로 둘러싸인 관통 캐비티를 포함하고, 여기에서 상기 제1 배선층은 상기 제1 표면과 동일한 평면에 있거나 상기 제1 표면보다 높고, 상기 제1 배선층은 상기 비아 필러와 도통되도록 연결함-;
    (b) 상기 관통 캐비티에 칩을 장착하여 상기 칩의 후면이 상기 제1 표면을 향하도록 만들고, 상기 칩과 상기 프레임 사이의 갭을 유전체 재료로 완전히 채우는 단계;
    (c) 상기 칩의 후면에 방열층을 형성하고, 상기 방열층과 상기 제1 배선층이 도통되도록 연결하는 단계; 및
    (d) 상기 칩의 단자면에 제2 배선층을 형성하고, 상기 제2 배선층과 상기 제1 배선층은 상기 비아 필러를 통해 도통되도록 연결하는 단계를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  9. 제8항에 있어서,
    상기 단계 (b)는,
    (b1) 상기 지지 프레임의 제2 표면에 접착층을 부착하는 단계;
    (b2) 칩의 단자면을 상기 접착층에 부착 및 고정하는 단계;
    (b3) 상기 지지 프레임의 제2 표면에 유전체 재료를 적용하여, 상기 칩과 상기 프레임 사이의 갭을 완전히 채우는 단계;
    (b4) 상기 유전체 재료를 얇게 만들어 상기 제1 배선층을 노출시키는 단계;
    (b5) 플라즈마 에칭 또는 레이저 드릴링을 통해 상기 칩의 후면을 노출시키는 단계; 및
    (b6) 상기 접착층을 제거하는 단계를 더 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  10. 제8항에 있어서,
    상기 지지 프레임은 폴리이미드, 에폭시 수지, 비스말레이미드/트리아진 수지, 폴리페닐렌 에테르, 폴리아크릴레이트, 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  11. 제9항에 있어서,
    상기 접착층은 테이프를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  12. 제8항에 있어서,
    상기 유전체 재료는 프리프레그, 필름형 유기 수지 또는 이들의 조합을 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  13. 제9항에 있어서,
    가열 또는 자외선 조사를 통해 상기 접착층을 분해하여 상기 접착층을 제거하는 회로 사전 배치 방열 내장형 패키지 구조 제조 방법.
  14. 제8항에 있어서,
    상기 단계 (c)는,
    (c1) 상기 지지 프레임의 제1 표면과 상기 칩의 후면에 제1 금속 시드층을 증착하는 단계;
    (c2) 상기 지지 프레임의 제2 표면에 제1 에칭 정지층을 적용하는 단계;
    (c3) 상기 제1 금속 시드층 상에 전기 도금하여 제1 금속층을 형성하는 단계;
    (c4) 상기 제1 금속층 상에 제1 포토레지스트층을 적용하는 단계;
    (c5) 상기 제1 포토레지스트층을 패턴화하여 제1 피쳐 패턴을 형성하는 단계;
    (c6) 상기 제1 피쳐 패턴을 통해 상기 제1 금속층을 에칭하여 방열층을 형성하는 단계-상기 방열층과 상기 제1 배선층은 도통되도록 연결함-; 및
    (c7) 상기 제1 에칭 정지층과 상기 제1 포토레지스트층을 제거하고 상기 제1 금속 시드층을 에칭하는 단계를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  15. 제14항에 있어서,
    상기 단계 (c2)는 상기 제1 금속 시드층 상에 구리, 니켈, 은, 금 또는 이들의 합금을 전기 도금하여 제1금속층을 형성하는 단계를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  16. 제8항에 있어서,
    상기 단계 (d)는,
    (d1) 상기 방열층 상에 제2 에칭 정지층을 적용하는 단계;
    (d2) 상기 지지 프레임의 제2 표면에 제2 금속 시드층을 증착하는 단계;
    (d3) 상기 제2 금속 시드층 상에 전기 도금하여 제2 금속층을 형성하는 단계;
    (d4) 상기 제2 금속층 상에 제2 포토레지스트층을 적용하는 단계;
    (d5) 상기 제2 포토레지스트층을 패턴화하여 제2 피쳐 패턴을 형성하는 단계;
    (d6) 상기 제2 피쳐 패턴을 통해 상기 제2 금속층을 에칭하여 제2 배선층을 형성하는 단계; 및
    (d7) 상기 제2 에칭 정지층과 상기 제2 포토레지스트층을 제거하고 상기 제2 금속 시드층을 에칭하는 단계를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  17. 제14항 또는 제16항에 있어서,
    상기 제1 금속 시드층과 상기 제2 금속 시드층은 티타늄, 구리 또는 이들의 합금을 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  18. 제8항에 있어서,
    상기 방열층과 상기 제2 배선층 상에 각각 저항용접층을 적용하고, 노출된 금속에 표면 처리를 수행하여 저항용접 윈도를 형성하는 단계를 더 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  19. 제8항에 있어서,
    (e) 상기 방열층 및상기 제2 배선층 중 적어도 하나 상에 빌드업 공정을 수행하여 추가층을 형성하여 다층 상호 연결 구조를 형성하는 단계를 더 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
  20. 제19항에 있어서,
    상기 단계 (e)는,
    (e1) 상기 방열층과 상기 제2 배선층 상에 각각 유전체 재료를 적층하여 제1 유전체층 및 제2 유전체층을 각각 형성하는 단계;
    (e2) 상기 제1 유전체층과 상기 제2 유전체층에 제1 비아와 제2 비아를 각각 형성하는 단계;
    (e3) 상기 제1 유전체층 위와 상기 제1 비아 내에 제3 금속 시드층을 증착하고, 상기 제2 유전체층 위와 상기 제2 비아 내에 제4 금속 시드층을 증착하는 단계;
    (e4) 상기 제3 금속 시드층 상에 구리를 전기 도금하여 제1 구리층과 제1 구리 필러를 형성하고, 상기 제4 금속 시드층 상에 구리를 전기 도금하여 제2 구리층과 제2 구리 필러를 형성하는 단계;
    (e5) 제1 구리층과 제2 구리층 상에 제3 포토레지스트층과 제4 포토레지스트층을 각각 적용하는 단계;
    (e6) 상기 제3 포토레지스트층과 상기 제4 포토레지스트층을 패턴화하여 제3 피쳐 패턴과 제4 피쳐 패턴을 형성하는 단계;
    (e7) 상기 제3 피쳐 패턴과 상기 제4 피쳐 패턴을 통해 상기 제1 구리층과 상기 제2 구리층을 각각 에칭하여 제3 배선층과 제4 배선층을 형성하는 단계; 및
    (e8) 상기 제3 포토레지스트층과 상기 제4 포토레지스트층을 제거하고, 상기 제3 금속 시드층과 상기 제4 금속 시드층을 에칭하는 단계를 포함하는 회로 사전 배치 방열 내장형 패키지 구조의 제조 방법.
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