CN113035794B - 芯片封装结构制作方法和芯片封装结构 - Google Patents

芯片封装结构制作方法和芯片封装结构 Download PDF

Info

Publication number
CN113035794B
CN113035794B CN202110133880.XA CN202110133880A CN113035794B CN 113035794 B CN113035794 B CN 113035794B CN 202110133880 A CN202110133880 A CN 202110133880A CN 113035794 B CN113035794 B CN 113035794B
Authority
CN
China
Prior art keywords
chip
supporting frame
cavity
laminating
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110133880.XA
Other languages
English (en)
Other versions
CN113035794A (zh
Inventor
陈先明
冯进东
冯磊
黄本霞
洪业杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuhai Yueya Semiconductor Co ltd
Original Assignee
Zhuhai Yueya Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Yueya Semiconductor Co ltd filed Critical Zhuhai Yueya Semiconductor Co ltd
Priority to CN202110133880.XA priority Critical patent/CN113035794B/zh
Publication of CN113035794A publication Critical patent/CN113035794A/zh
Application granted granted Critical
Publication of CN113035794B publication Critical patent/CN113035794B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Abstract

本发明公开了一种芯片封装结构制作方法，包括准备支撑框架，支撑框架上设置有空腔；在空腔的底部提供黏性支撑面；将待封装的芯片放置在空腔内，并通过黏性支撑面固定；将支撑框架对位并放置在压合底盘上，压合底盘上设置有适配于芯片的凸台，凸台对芯片进行垫高；对支撑框架的上表面进行叠层压合后，去除压合底盘和黏性支撑面，并对支撑框架的底面进行叠层压合，以获得半成品。本发明还公开由该方法制得的芯片封装结构。将芯片封装在空腔垂直方向的中部，避免芯片在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性，以及降低引出芯片线路的开孔深度，降低密集性开孔的难度，缩短芯片到外层线路的距离，有效减小信号传输的延时和损耗。

Description

芯片封装结构制作方法和芯片封装结构
技术领域
本发明涉及线路板技术领域，特别涉及一种芯片封装结构制作方法和芯片封装结构。
背景技术
随着电子技术的日益发展，电子产品的性能要求越来越高。为实现电子产品的多功能、高性能和小型化，将芯片、电阻等主被动元件嵌埋封装于基板内部，实现板级芯片封装是目前行业内重要的研究课题。
目前，常见的板级芯片封装扇出的封装结构如图1和图2所示，在图1的封装结构中，芯片104通过封装材料107封装在支撑框架101的空腔内，芯片104的引脚与底层线路112连接，底层线路112通过支撑框架101内的导通铜柱108与顶层线路111连接。在图2的封装结构中，芯片104通过封装材料107封装在支撑框架101的空腔内，封装材料107上通过镭射盲孔的方式开窗，从而使芯片104的引脚与顶层线路111连接，顶层线路111通过支撑框架101内的导通铜柱108与底层线路112连接。
现有的封装结构存在以下不足：
1)在高温高湿的工作环境中，水汽容易从不同材料之间的交界面渗入，从而降低芯片运行的稳定性和可靠性。
2)对于芯片背面朝下的封装方式，需要加工盲孔引出芯片引脚，深盲孔增加芯片和顶层线路连接的距离，在一定程度上增加了信号传输的延迟及信号损耗；同时芯片正面引脚密集性要求越来越高，导致镭射盲孔的孔径要求越来越小，小孔径深盲孔对镭射设备的制程能力提出极大的挑战。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种芯片封装结构制作方法和芯片封装结构，将芯片封装在空腔垂直方向的中部，能够避免芯片在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性。
第一方面，根据本发明实施例的芯片封装结构制作方法，包括以下步骤：
准备支撑框架，所述支撑框架上设置有空腔；
在所述空腔的底部提供一个黏性支撑面；
将待封装的芯片放置在所述空腔内，并通过所述黏性支撑面固定；
将所述支撑框架对位并放置在压合底盘上，所述压合底盘上设置有适配于所述芯片的凸台，所述凸台对所述芯片进行垫高；
对所述支撑框架的上表面进行叠层压合后，去除所述压合底盘和所述黏性支撑面，并对所述支撑框架的底面进行叠层压合，以获得半成品。
根据本发明实施例的芯片封装结构制作方法，至少具有如下有益效果：
将芯片封装在空腔垂直方向的中部，能够避免芯片在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性，以及降低引出芯片线路的开孔深度，降低密集性开孔的难度，缩短芯片到外层线路的距离，有效减小信号传输的延时和损耗。
根据本发明的一些实施例，芯片封装结构制作方法还包括：
对所述半成品进行减薄；
对减薄后的所述半成品进行开窗，开窗的位置与所述芯片的引脚适配；
制作连接线路，所述连接线路与所述芯片对应的引脚连接。
根据本发明的一些实施例，所述支撑框架内设置有导通铜柱，所述连接线路与所述导通铜柱连接。
根据本发明的一些实施例，将待封装的芯片放置在所述空腔内后，所述芯片的引脚朝向所述支撑框架的底面或上表面。
根据本发明的一些实施例，所述凸台为铜块或感光材料块。
第二方面，根据本发明实施例的芯片封装结构制作方法，包括以下步骤：
准备支撑框架，所述支撑框架上设置有空腔；
在所述空腔的底部提供一个黏性支撑面；
将散热块放置在所述空腔内，并通过所述黏性支撑面固定；
将待封装的芯片放置在所述散热块上，并通过黏胶固定；
对所述支撑框架的上表面进行叠层压合，以获得半成品。
根据本发明实施例的芯片封装结构制作方法，至少具有如下有益效果：
将芯片封装在空腔垂直方向的中部，能够避免芯片在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性，以及降低引出芯片线路的开孔深度，降低密集性开孔的难度，缩短芯片到外层线路的距离，有效减小信号传输的延时和损耗。
根据本发明的一些实施例，芯片封装结构制作方法还包括：
对所述半成品进行减薄；
对减薄后的所述半成品进行开窗，开窗的位置与所述芯片的引脚适配。
根据本发明的一些实施例，芯片封装结构制作方法还包括：
去除所述黏性支撑面；
制作连接线路，所述连接线路与所述芯片对应的引脚连接。
根据本发明的一些实施例，所述支撑框架内设置有导通铜柱，所述连接线路与所述导通铜柱连接。
第三方面，根据本发明实施例的芯片封装结构，包括支撑框架，设置有空腔；封装材料，填充于所述空腔内；芯片，设置在所述空腔垂直方向的中部，并封装于所述封装材料内。
根据本发明实施例的芯片封装结构，至少具有如下有益效果：
将芯片封装在空腔垂直方向的中部，能够避免芯片在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性，以及降低引出芯片线路的开孔深度，降低密集性开孔的难度，缩短芯片到外层线路的距离，有效减小信号传输的延时和损耗。
根据本发明的一些实施例，所述封装材料上开设有与所述芯片的引脚适配的开窗位。
根据本发明的一些实施例，所述支撑框架的底面或上表面的至少之一设置有连接线路，所述连接线路通过所述开窗位与所述芯片的引脚连接。
根据本发明的一些实施例，所述支撑框架内设置有导通铜柱，所述连接线路与所述导通铜柱连接。
根据本发明的一些实施例，所述芯片的引脚朝向所述支撑框架的底面或上表面。
根据本发明的一些实施例，所述封装材料内封装有散热块，所述散热块与所述芯片的背部接触连接。
根据本发明的一些实施例，所述散热块的底面与所述支撑框架的底面平齐。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为相关技术的芯片封装结构示意图之一；
图2为相关技术的芯片封装结构示意图之二；
图3为本发明实施例1的芯片封装结构制作方法的流程图；
图4为本发明实施例的芯片封装结构制作方法的支撑框架的俯视图；
图5～图13为本发明实施例1的芯片封装结构制作方法的中间结构示意图；
图14、图15为本发明实施例2的芯片封装结构制作方法的中间结构示意图；
图16～图19为本发明实施例3的芯片封装结构制作方法的中间结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
实施例1
请参照图3，本实施例公开了一种芯片封装结构制作方法，包括以下步骤：
S110、准备支撑框架101，支撑框架101上设置有空腔102。
请参照图4和图5，图4示出了支撑框架101的部分结构，图5为支撑框架101的纵剖面示意图，其中支撑框架101的材料为聚合物基质、玻璃纤维或聚合物基质浸渍织造玻璃纤维束的预浸料。为了便于对本实施例的技术方案进行讨论，图4示出的空腔102数量为1个，应当想到的是，在生产中为了提高生产效率，可以选用面积更大的支撑框架101，使空腔102的数量为多个，从而实现芯片封装结构的批量生产。
S120、请参照图6，在空腔102的底部提供一个黏性支撑面103。
黏性支撑面103的作用是在空腔102的底部提供一个支撑面，以便于放置和固定待封装的芯片104。其中，提供一个黏性支撑面103的具体方法可以是在支撑框架101的底面贴附覆盖于空腔102的胶带或胶纸，在后续的叠层压合步骤中，由于胶带或胶纸与用于叠层压合的封装材料107之间的黏性较低，便于去除黏性支撑面103，有利于降低生产难度。
S130、请继续参照图6，将待封装的芯片104放置在空腔102内，并通过黏性支撑面103固定。
应当想到的是，黏性支撑面103的表面具有一定的黏性，当芯片104放置在空腔102内之后，芯片104通过自重或外部压力的作用下，黏附在黏性支撑面103上，从而实现芯片104的固定。
S140、请参照图7和图8，将支撑框架101对位并放置在压合底盘105上，压合底盘105上设置有适配于芯片104的凸台106，凸台106对芯片104进行垫高。
在本实施例中，压合底盘105和凸台106可以为多种材料的组合，例如，压合底盘105采用芯材(Core)板，凸台106为铜块，凸台106的加工方式为：凸台106通过干膜图形制作和蚀刻的方式来实现；或者，压合底盘105为承载板，凸台106为感光材料块，凸台106的加工方式为：在承载板上贴感光材料，然后通过曝光、显影的方式来实现。当支撑框架101与压合底盘105对位后，凸台106与空腔102内的芯片104位置相对应，当支撑框架101放置在压合底盘105上后，由于凸台106具有一定厚度，可以垫高芯片104，以使芯片104的位置位于空腔102垂直方向的中部。值得理解的是，黏性支撑面103具有一定的弹性，以便于产生与凸台106相适应的微量形变。
S150、请参照图8和图9，对支撑框架101的上表面进行叠层压合后，去除压合底盘105和黏性支撑面103，并对支撑框架101的底面进行叠层压合，以获得半成品。
当支撑框架101放置在压合底盘105上后，根据叠层厚度需求，在支撑框架101的上表面叠放封装材料107，例如半固化片，并进行一次压合。压合后，空腔102的上部和芯片104的部分被封装在封装材料107内，此时，去除压合底盘105和黏性支撑面103，对支撑框架101的底面进行二次叠层压合，以便于将芯片104完全封装在封装材料107内。
本实施例将芯片104封装在空腔102垂直方向的中部，能够避免芯片104在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性。此外，芯片104处于空腔102的中部，可以缩短芯片104与支撑框架101上表面或底面之间的距离，降低引出芯片104线路的开孔深度，从而降低密集性开孔的难度，缩短芯片104到外层线路的距离，有效减小信号传输的延时和损耗。
在本实施例中，芯片封装结构制作方法还包括：
S160、请参照图9和图10，对半成品进行减薄，例如通过磨板或等离子蚀刻的方式去除支撑框架101表面的封装材料107，以使支撑框架101的表面平整。在一些实施例中，支撑框架101内设置有导通铜柱108，对半成品进行减薄还可以露出导通铜柱108的表面，以便于后续的线路连接。
S170、请参照图10，对减薄后的半成品进行开窗，开窗的位置与芯片104的引脚适配。
在本实施例中，通过等离子蚀刻和镭射结合的方式进，对芯片104引脚一侧的封装材料107进行开窗，用以露出芯片104的引脚。
S180、请参照图11、图12和图13，制作连接线路，连接线路与芯片104对应的引脚连接。
具体的，在支撑框架101的两面进行种子层109的制作，制作方式可以选择化铜或者离子喷溅等方式。完成种子层109制作后，在种子层109上制作连接线路，连接线路的制作方法可以是盖孔法(Tenting)或MSAP流程，其中MASP流程包括图形制作、线路电路、感光遮蔽膜去除和种子层蚀刻等步骤，图12示出了在种子层109上制作遮蔽膜图形110和连接线路的结构，其中连接线路包括顶层线路111和底层线路112，图13示出了去除遮蔽膜图形110和蚀刻种子层109的结构。
对于支撑框架101内设置有导通铜柱108的半成品，连接线路与导通铜柱108连接，可以实现不同线路层的连接。需要说明的是，在完成连接线路的制作后，可以在半成品的基础上继续增层，增层的数量根据实际设计需求而定。
实施例2
本实施例与实施例1的不同点在于：请参照图6和图13，在实施例1的步骤S130中，将待封装的芯片104放置在空腔102内后，芯片104的引脚朝向支撑框架101的底面，封装材料107的开窗位置位于支撑框架101的底面，请参照图14和图15，本实施例中将待封装的芯片104放置在空腔102内后，芯片104的引脚朝向支撑框架101的上表面，封装材料107的开窗位置位于支撑框架101的上表面。本实施例中未提及的部分请参照实施例1。
实施例3
本发明实施例提供另一种芯片封装结构制作方法，包括以下步骤：
S210、准备支撑框架101，支撑框架101上设置有空腔102。
请参照图4和图5，图4示出了支撑框架101的部分结构，图5为支撑框架101的纵剖面示意图，其中支撑框架101的材料为聚合物基质、玻璃纤维或聚合物基质浸渍织造玻璃纤维束的预浸料。为了便于对本实施例的技术方案进行讨论，图4示出的空腔102数量为1个，应当想到的是，在生产中为了提高生产效率，可以选用面积更大的支撑框架101，使空腔102的数量为多个，从而实现芯片封装结构的批量生产。
S220、请参照图16，在空腔102的底部提供一个黏性支撑面103。
黏性支撑面103的作用是在空腔102的底部提供一个支撑面，以便于放置和固定待封装的芯片104。其中，提供一个黏性支撑面103的具体方法可以是在支撑框架101的底面贴附覆盖于空腔102的胶带或胶纸，在后续的叠层压合步骤中，由于胶带或胶纸与用于叠层压合的封装材料107之间的黏性较低，便于去除黏性支撑面103，有利于降低生产难度。
S230、请参照图16，将散热块113放置在空腔102内，并通过黏性支撑面103固定。
应当想到的是，黏性支撑面103的表面具有一定的黏性，当散热块113放置在空腔102内之后，散热块113通过自重或外部压力的作用下，黏附在黏性支撑面103上，从而实现散热块113的固定，在本实施例中，散热块113为铜块。
S240、请继续参照图16，将待封装的芯片104放置在散热块113上，并通过黏胶固定。
需要说明的是，黏胶可以设置在散热块113的表面或芯片104的表面，当芯片104放置在散热块113上时，芯片104与散热块113粘接。
S250、请继续参照图17，对支撑框架101的上表面进行叠层压合，以获得半成品。
本实施例的芯片104与散热块113接触，可以提高芯片104的散热效率，将芯片104封装在空腔102垂直方向的中部，能够避免芯片104在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性。此外，芯片104处于空腔102的中部，可以缩短芯片104与支撑框架101上表面或底面之间的距离，降低引出芯片104线路的开孔深度，从而降低密集性开孔的难度，缩短芯片104到外层线路的距离，有效减小信号传输的延时和损耗。
本实施例中，芯片封装结构制作方法还包括：
S260、请参照图17，对半成品进行减薄，例如通过磨板或等离子蚀刻的方式去除支撑框架101表面的封装材料107，以使支撑框架101的表面平整。在一些实施例中，支撑框架101内设置有导通铜柱108，对半成品进行减薄还可以露出导通铜柱108的表面，以便于后续的线路连接。
S270、请参照图17和图18，对减薄后的半成品进行开窗，开窗的位置与芯片104的引脚适配。
在本实施例中，通过等离子蚀刻和镭射结合的方式进行，对芯片104引脚一侧的封装材料107进行开窗，用以露出芯片104的引脚。
在本实施例中，芯片封装结构制作方法还包括：
S280、请参照图18和图19，去除黏性支撑面103，以便于在支撑框架101的底面加工连接线路。
S290、制作连接线路，连接线路与芯片104对应的引脚连接。
具体的，在支撑框架101的两面进行种子层109的制作，制作方式可以选择化铜或者离子喷溅等方式。完成种子层109制作后，在种子层109上制作连接线路，连接线路的制作方法可以是盖孔法(Tenting)或MSAP流程，其中MASP流程包括图形制作、线路电路、感光遮蔽膜去除和种子层蚀刻等步骤，其中连接线路包括顶层线路111和底层线路112。
对于支撑框架101内设置有导通铜柱108的半成品，连接线路与导通铜柱108连接，可以实现不同线路层的连接。需要说明的是，在完成连接线路的制作后，可以在半成品的基础上继续增层，增层的数量根据实际设计需求而定。
实施例4
请参照图13，本发明实施例提供一种芯片封装结构，支撑框架101、封装材料107和芯片104，支撑框架101内设置有空腔102，封装材料107填充于空腔102内，芯片104设置在空腔102垂直方向的中部，并封装于封装材料107内。将芯片104封装在空腔102垂直方向的中部，能够避免芯片104在高温高湿等环境中，受渗入的水汽影响而降低稳定性和可靠性。此外，芯片104处于空腔102的中部，可以缩短芯片104与支撑框架101上表面或底面之间的距离，降低引出芯片104线路的开孔深度，从而降低密集性开孔的难度，缩短芯片104到外层线路的距离，有效减小信号传输的延时和损耗。
请参照图13、图14或图19，封装材料107上开设有与芯片104的引脚适配的开窗位，开窗位用于露出芯片104的引脚，以便于芯片104的引脚与后续的连接线路连接，从而实现芯片104与外部器件的信号传输。在本实施例中，开窗位可以通过等离子蚀刻和镭射结合的方式进行。
请继续参照图13、图14或图19，支撑框架101的底面或上表面的至少之一设置有连接线路，连接线路通过开窗位与芯片104的引脚连接。连接线路可以是顶层线路111或底层线路112，顶层线路111设置在支撑框架101的上表面，底层线路112设置在支撑框架的底面。当芯片104的引脚朝向支撑框架的底面时，底层线路112通过开窗位与芯片104的引脚连接，当芯片104的引脚朝向支撑框架的上表面时，顶层线路111通过开窗位与芯片104的引脚连接。应当想到的是，连接线路可以是顶层线路111和底层线路112，即支撑框架101的上表面和底面均设置有连接线路，根据芯片104的引脚的不同朝向，芯片104的引脚与顶层线路111或底层线路112连接。
请继续参照图13、图14或图19，在一些实施例中，支撑框架101内设置有导通铜柱108，连接线路与导通铜柱108连接，例如，当支撑框架101的上表面设置顶层线路111，支撑框架101的底面设置底层线路112时，顶层线路111通过导通铜柱108与底层线路112连接。
请参照图19，在一些实施例中，封装材料107内封装有散热块113，散热块113与芯片104的背部接触连接。在加工时，散热块113可以将芯片104进行垫高，使芯片104位于空腔102垂直方向的中间位置。散热块113采用铜块，可以导出芯片104工作时产生的热量，有利于提高散热效率。
为了便于散热块113散热，散热块113的底面与支撑框架101的底面平齐，即散热块113的表面露出封装材料107。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (5)

1.一种芯片封装结构制作方法，其特征在于，包括以下步骤：
准备支撑框架(101)，所述支撑框架(101)上设置有空腔(102)；
在所述空腔(102)的底部提供一个黏性支撑面(103)；
将待封装的芯片(104)放置在所述空腔(102)内，并通过所述黏性支撑面(103)固定；
将所述支撑框架(101)对位并放置在压合底盘(105)上，所述压合底盘(105)上设置有适配于所述芯片(104)的凸台(106)，所述凸台(106)对所述芯片(104)进行垫高；
对所述支撑框架(101)的上表面进行叠层压合后，去除所述压合底盘(105)和所述黏性支撑面(103)，并对所述支撑框架(101)的底面进行叠层压合，以获得半成品。
2.根据权利要求1所述的芯片封装结构制作方法，其特征在于，还包括：
对所述半成品进行减薄；
对减薄后的所述半成品进行开窗，开窗的位置与所述芯片(104)的引脚适配；
制作连接线路，所述连接线路与所述芯片(104)对应的引脚连接。
3.根据权利要求2所述的芯片封装结构制作方法，其特征在于，所述支撑框架(101)内设置有导通铜柱(108)，所述连接线路与所述导通铜柱(108)连接。
4.根据权利要求1、2或3所述的芯片封装结构制作方法，其特征在于，将待封装的芯片(104)放置在所述空腔(102)内后，所述芯片(104)的引脚朝向所述支撑框架(101)的底面或上表面。
5.根据权利要求1所述的芯片封装结构制作方法，其特征在于，所述凸台(106)为铜块或感光材料块。
CN202110133880.XA 2021-02-01 2021-02-01 芯片封装结构制作方法和芯片封装结构 Active CN113035794B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110133880.XA CN113035794B (zh) 2021-02-01 2021-02-01 芯片封装结构制作方法和芯片封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110133880.XA CN113035794B (zh) 2021-02-01 2021-02-01 芯片封装结构制作方法和芯片封装结构

Publications (2)

Publication Number Publication Date
CN113035794A CN113035794A (zh) 2021-06-25
CN113035794B true CN113035794B (zh) 2023-04-07

Family

ID=76459502

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110133880.XA Active CN113035794B (zh) 2021-02-01 2021-02-01 芯片封装结构制作方法和芯片封装结构

Country Status (1)

Country Link
CN (1) CN113035794B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113270327B (zh) * 2021-07-20 2021-12-07 珠海越亚半导体股份有限公司 主被动器件垂直叠层嵌埋封装结构及其制作方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043454A (ja) * 2000-07-24 2002-02-08 Hitachi Chem Co Ltd 半導体パッケージ用基板の製造方法とその方法を用いた半導体パッケージの製造方法及びこれらの方法を用いた半導体パッケージ用基板と半導体パッケージ
CN1797726A (zh) * 2004-12-20 2006-07-05 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
CN1971863A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制法
CN204732390U (zh) * 2015-05-26 2015-10-28 蔡亲佳 载板级半导体芯片嵌入式封装结构
WO2017107548A1 (zh) * 2015-12-21 2017-06-29 深圳市中兴微电子技术有限公司 一种散热的多芯片框架封装结构及其制备方法
CN110828396A (zh) * 2019-11-20 2020-02-21 江苏上达电子有限公司 一种多芯片集成内嵌式封装方法
CN110838475A (zh) * 2018-08-17 2020-02-25 深南电路股份有限公司 芯片组件及其制作方法
CN211879369U (zh) * 2020-05-25 2020-11-06 深圳市中兴微电子技术有限公司 芯片封装结构及电子设备
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002043454A (ja) * 2000-07-24 2002-02-08 Hitachi Chem Co Ltd 半導体パッケージ用基板の製造方法とその方法を用いた半導体パッケージの製造方法及びこれらの方法を用いた半導体パッケージ用基板と半導体パッケージ
CN1797726A (zh) * 2004-12-20 2006-07-05 全懋精密科技股份有限公司 半导体构装的芯片埋入基板结构及制法
CN1971863A (zh) * 2005-11-25 2007-05-30 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制法
CN204732390U (zh) * 2015-05-26 2015-10-28 蔡亲佳 载板级半导体芯片嵌入式封装结构
WO2017107548A1 (zh) * 2015-12-21 2017-06-29 深圳市中兴微电子技术有限公司 一种散热的多芯片框架封装结构及其制备方法
CN110838475A (zh) * 2018-08-17 2020-02-25 深南电路股份有限公司 芯片组件及其制作方法
CN110828396A (zh) * 2019-11-20 2020-02-21 江苏上达电子有限公司 一种多芯片集成内嵌式封装方法
CN211879369U (zh) * 2020-05-25 2020-11-06 深圳市中兴微电子技术有限公司 芯片封装结构及电子设备
CN112164677A (zh) * 2020-08-25 2021-01-01 珠海越亚半导体股份有限公司 一种线路预排布散热嵌埋封装结构及其制造方法

Also Published As

Publication number Publication date
CN113035794A (zh) 2021-06-25

Similar Documents

Publication Publication Date Title
KR101521254B1 (ko) 이중으로 몰딩된 다중칩 패키지 시스템
US8546932B1 (en) Thin substrate PoP structure
US8035127B2 (en) Packaging substrate structure with a semiconductor chip embedded therein
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
US20190057911A1 (en) Method for fabricating electronic package
US20080054443A1 (en) Carrier board structure with semiconductor chip embedded therein
US20060205119A1 (en) Method for manufacturing a semiconductor package with a laminated chip cavity
JP2008211213A (ja) 減少した構造を有するマルチチップパッケージおよびそれを形成するための方法
US20080088011A1 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
CN113130434B (zh) 封装结构及其制造方法
US20100108361A1 (en) Wiring substrate and method of manufacturing the wiring substrate
US20090197372A1 (en) Method for manufacturing stack package using through-electrodes
JP2014531134A (ja) 積層された超小型電子装置を有する超小型電子パッケージ及びその製造方法
US11545423B2 (en) Package structure and manufacturing method thereof
CN113035794B (zh) 芯片封装结构制作方法和芯片封装结构
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
US7417313B2 (en) Method for manufacturing an adhesive substrate with a die-cavity sidewall
US7951644B2 (en) Semiconductor device and method for fabricating the same
CN114927493A (zh) 嵌埋封装基板的制作方法及嵌埋封装基板
CN114695283A (zh) 芯片封装结构及其制作方法
KR101886340B1 (ko) 스마트 ic모듈 및 그 제조방법
CN116895636B (zh) 封装基板及其制法
US20240136297A1 (en) Multi-chip interconnection package structure with heat dissipation plate and preparation method thereof
KR20230060446A (ko) 신호-열 분리형 tmv 구조 및 그 제작 방법
KR101120925B1 (ko) 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant