KR101886340B1 - 스마트 ic모듈 및 그 제조방법 - Google Patents

스마트 ic모듈 및 그 제조방법 Download PDF

Info

Publication number
KR101886340B1
KR101886340B1 KR1020120069405A KR20120069405A KR101886340B1 KR 101886340 B1 KR101886340 B1 KR 101886340B1 KR 1020120069405 A KR1020120069405 A KR 1020120069405A KR 20120069405 A KR20120069405 A KR 20120069405A KR 101886340 B1 KR101886340 B1 KR 101886340B1
Authority
KR
South Korea
Prior art keywords
prepreg
layer
chip
circuit board
printed circuit
Prior art date
Application number
KR1020120069405A
Other languages
English (en)
Other versions
KR20140001547A (ko
Inventor
강태혁
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020120069405A priority Critical patent/KR101886340B1/ko
Publication of KR20140001547A publication Critical patent/KR20140001547A/ko
Application granted granted Critical
Publication of KR101886340B1 publication Critical patent/KR101886340B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

본 발명은 스마트 IC용 인쇄회로기판 및 그 제조방법을 제공한다. 상기 스마트 IC용 인쇄회로기판은 경화 상태의 하나의 프리프레그로 형성된 절연층; 상기 절연층의 일 면 상에 반경화 상태의 다른 프리프레그로 형성된 접착층; 및 상기 접착층 상에 형성된 금속 패턴층을 포함한다. 본 발명은 프리프레그를 이용하여 접착층 없이 스마트 IC용 인쇄회로기판을 형성할 수 있다. 그에 따라, 스마트 IC용 인쇄회로기판의 제조시 접착층의 형성 공정을 제거하므로, 제조 비용 및 제조 공정이 감소하는 이점이 있다.

Description

스마트 IC모듈 및 그 제조방법{SMART IC MODULE AND METHOD OF PRODUCING THE SAME}
본 발명은 스마트 IC용 인쇄회로기판 및 그 제조방법에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 인쇄회로기판에 본딩된다. IC 칩이 본딩된 스마트 IC 모듈의 구성은 도 1에 도시된 바와 같다.
도 1은 종래 스마트 IC 칩이 장착된 스마트 IC 모듈의 단면을 나타낸 도면이다. 도 1을 참조하면, 스마트 IC 모듈(110)은 IC 칩(112)과 인쇄회로기판(115) 및 몰딩부(160)를 포함한다. IC 칩(112)은 메모리 반도체 소자이거나 마이크로프로세서 칩이다. 인쇄회로기판(115)은 금속 패턴층(120)과 절연층(130)를 포함한다. 절연층(130)은 인쇄회로기판(115)의 몸체를 형성한다. 금속 패턴층(120)은 예컨대, 구리 금속을 절연층(130)에 패터닝함으로써 형성된다. 절연층(130)은 일반적으로 에폭시 수지(epoxy resin)로 형성된다. 에폭시 수지 등의 열가소성 수지는 금속박과의 접착성이 낮을 수 있어, 물성치가 다른 수지로 이루어진 접착층(135)을 형성하여 절연층(130) 상에 금속 패턴층(120)을 접착시킨다.
IC 칩(112)은 예컨대, 금속 와이어(116, 118)를 통해 금속 패턴층(120)과 전기적으로 연결된다. 그리고, IC 칩(112) 및 금속 와이어(116,118)를 보호하기 위한 몰딩부(160)가 형성된다.
이와 같이, 스마트 IC용 인쇄회로기판에서 금속 패턴층(120)은 접착층(135)을 통해 절연층(130)에 접착되어 있다. 따라서, 종래 스마트 IC용 인쇄회로기판의 제조시에는 접착층(135)의 형성 공정이 수행되므로, 제조 비용이 상승하고 제조 공정이 복잡해지는 문제점이 있었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로, 본 발명의 목적은, 제조비용을 감소시킨 스마트 IC용 인쇄회로기판 및 그 제조 방법을 제공하는데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시예에 따른 스마트 IC용 인쇄회로기판은, 경화 상태의 하나의 프리프레그로 형성된 절연층; 상기 절연층의 일 면 상에 반경화 상태의 다른 프리프레그로 형성된 접착층; 및 상기 접착층 상에 형성된 금속 패턴층을 포함한다.
상기 금속 패턴층은 구리, 알루미늄 또는 황동으로 형성될 수 있다.
상기 하나의 프리프레그 및 상기 다른 프리프레그는 각각 코어층; 및 코어층의 양 면에 각각 형성된 수지층들을 포함할 수 있다.
상기 코어층은 시트 형상 유리 섬유 기재로 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 스마트 IC용 인쇄회로기판 제조방법은 하나의 프리프레그를 경화하여 절연층을 형성하고; 상기 절연층의 일 면 상에 반경화 상태의 다른 프리프레그를 접착시키며; 상기 반경화 상태의 다른 프리프레그 상에 금속 패턴층을 형성하는 것을 포함한다.
상기 스마트 IC용 인쇄회로기판 제조방법은 상기 절연층을 형성한 후 절연층을 관통하는 것을 더 포함할 수 있다.
상기 금속 패턴층을 형성하는 것은, 상기 다른 프리프레그 상에 금속층을 형성하고, 상기 금속층을 에칭하여 패턴을 형성하는 것을 포함할 수 있다.
상기 스마트 IC용 인쇄회로기판 제조방법은 상기 다른 프리프레그를 경화하는 단계를 더 포함할 수 있다.
본 발명은 프리프레그를 이용하여 접착층 없이 스마트 IC용 인쇄회로기판을 형성할 수 있다. 그에 따라, 스마트 IC용 인쇄회로기판의 제조시 접착층의 형성 공정을 제거하므로, 제조 비용 및 제조 공정이 감소하는 이점이 있다.
도 1은 종래 스마트 IC 칩이 장착된 스마트 IC 모듈의 단면을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조 공정을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판을 포함하는 스마트 IC 모듈의 단면을 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 인쇄회로기판의 제조 공정을 나타낸 도면이다.
도 5은 본 발명의 다른 실시예에 따른 인쇄회로기판을 포함하는 스마트 IC 모듈의 단면을 나타낸 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
본 발명은 스마트 IC용 인쇄회로기판의 제조 시 프리프레그를 사용하여 종래 스마트 IC 인쇄회로기판의 제조시 금속 패턴층과 절연층을 서로 접착시키는 접착층의 형성과 관련되어 발생하는 제조 비용 및 제조 공정을 감소시킨다.
도 2는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조 공정을 나타낸 도면이다.
도 2를 참조하면, 단계 S10에서 프리프레그(200)를 준비한다. 프리프레그(200)는 시트 형상 기재(섬유 기재)로 형성된 코어층(201)과, 코어층(201)의 한쪽면 측에 형성되는 제1 수지층(202) 및 다른쪽 면 측에 형성되는 제2 수지층(203)을 포함한다.
코어층(201)이 형성되어진 시트 형상 기재로는 유리 직포, 유리 부직포 등의 유리섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전(全)방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불화 탄소수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성섬유 기재, 크래프트(graft)지, 코튼 린터(cotton linter)지, 린터와 크래프트 펄프의 혼초지(混抄紙) 등을 주성분으로 하는 종이 기재 등의 유기 섬유 기재 등의 섬유 기재, 폴리에스테르, 폴리이미드 등의 수지 필름 등을 들 수 있다. 이들 중에서도 유리섬유 기재가 바람직하다. 이것에 의해, 프리프레그의 강도를 향상할 수 있다. 또, 프리프레그의 열팽창 계수를 작게 할 수 있다.
시트 형상 기재(섬유 기재)의 두께는 특별히 제한되지 않지만, 얇은 프리프레그를 얻는 경우에는 30 ㎛ 이하가 바람직하고, 25 ㎛ 이하가 특히 바람직하고, 10∼20 ㎛가 가장 바람직하다. 시트 형상 기재의 두께가 상기 범위 내이면, 후술하는 기판의 강도를 유지하면서 그 박막화를 도모할 수 있다.
제1 수지층(202)는 도 2에 도시된 바와 같이, 코어층(201)의 한쪽 면 상에 형성되어 있고, 제2 수지층(203)는 코어층(201)의 다른 쪽 면 상에 형성되어 있다. 제1 및 제2 수지층(202, 203)은 페녹시 수지, 폴리이미드 수지, 폴리아미드이미드 수지, 폴리페닐렌 옥사이드 수지, 폴리에테르술폰 수지 등의 열가소성 수지로 이루어질 수 있다.
상기와 같은 구성의 프리프레그(200)는 반경화 상태를 가진다. 다시 말해, 프리프레그(200)의 제1 및 제2 수지층(202, 203)이 반경화 상태에 있다. 이러한 프리프레그(200)는 본 발명에 따라 스마트 IC용 인쇄회로기판에서 절연층(310)으로 사용된다.
단계 S20에서 절연층(310)에 관통홀을 형성한다. 이러한 관통홀은 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 비아홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. 이때 관통홀을 형성하는 방법으로는 펀칭(punching) 가공하는 방법, 레이저를 이용한 드릴(drill) 공정을 수행하는 방법 등이 이용될 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 관통홀 형성방법이 이용될 수 있다고 할 것이다.
이어서, 단계 S30에서 절연층(310)의 일 면 상에 금속층(330)을 형성한다. 절연층(310)은 반경화 상태의 프리프레그로 이루어져 있으므로, 절연층(310)의 일 면 상에 금속층(330)을 형성할 때, 프리프레그(200)의 반경화 상태의 제1 수지층(202) 또는 제2 수지층(203) 상에 금속층(330)이 형성된다. 본 실시예에서는 프리프레그(200)의 제1 수지층(202) 상에 금속층(330)이 위치된다. 제1 수지층(202)이 반경화 상태이기 때문에 금속층(330)이 위치된 후 프리프레그(200)가 경화되면, 금속층(330)이 제1 수지층(202)에 접착될 수 있다. 그에 따라, 단계 S30에서 절연층(310)의 일 면 상에 금속층(330)을 위치시킨 후 프리프레그를 경화시킬 수 있다.
여기에서, 금속층(330)은 구리(Cu) 예컨대, 구리 포일로 이루어짐이 바람직하나, 이에 한정되는 것은 아니다. 예컨대, 금속층(330)은 구리와 아연의 합금인 황동이나 알루미늄으로 이루어질 수 있다.
이후 단계 S40에서 금속층(330)을 에칭하여 금속 패턴층(332)을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 금속패턴층(332)을 형성하게 된다.
이렇게 하여 본 발명에 따른 인쇄회로기판이 제조된다. 본 발명에 따른 인쇄회로기판에서는 반경화 상태의 프리프레그를 절연층으로 사용하고, 반경화 상태의 프리프레그 상에 금속층을 위치시킨후 프리프레그를 경화시켜, 금속층이 절연층에 접착되도록 한다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판을 포함하는 스마트 IC 모듈의 단면을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따라 스마트 IC 모듈은 인쇄회로기판(300), 인쇄회로기판(300) 상에 실장된 IC 칩(350) 및 몰딩부(360)를 포함한다. IC 칩(350)은 메모리 반도체 소자이거나 마이크로프로세서 칩이다. 인쇄회로기판(300)은 절연층(310), 절연층(310) 상에 형성된 금속 패턴층(332)를 포함한다.
인쇄회로기판(300)은 IC 칩(350)이 부착되는 본딩면과 이 본딩면과 마주보는 반대면에 형성되고 외부와 접촉되는 접촉면(콘택면)을 가진다. 절연층(310)은 인쇄회로기판(300)의 몸체를 형성한다. 이러한 절연층(310)은 본 발명에 따라 경화 상태의 프리프레그로 형성된다. 프리프레그는 시트 형상 기재(섬유 기재)로 형성된 코어층(201)과, 코어층(201)의 한쪽면 측에 형성되는 제1 수지층(202) 및 다른쪽 면 측에 형성되는 제2 수지층(203)을 포함한다.
금속 패턴층(332)은 예컨대, 구리 포일을 이용하여 금속층을 절연층(310)의 일 면 상에 형성한 후 에칭 공정을 통해 형성될 수 있다. 금속층은 구리, 알루미늄 또는 황동으로 형성될 수 있다.
IC 칩(350)은 예컨대, 금속 와이어(342)를 통해 금속 패턴층(332)과 전기적으로 연결된다. 즉, IC 칩(350)은 와이어 본딩 공정을 통해 금속 패턴층(332)과 전기적으로 접속된다. 와이어 본딩은 전도도가 높은 금(Au) 이나 알루미늄(Al)으로 된 와이어를 IC 칩(350)의 외부 단자에 붙이는 공정이다. 이러한 금 와이어 또는 알루미늄 와이어(342)는 작은 충격에도 파손가능성이 높기 때문에 와이어 본딩 후 와이어 본딩된 영역을 몰딩하는 과정을 거친다. 그에 따라, 몰딩부(360)가 형성되는데 예컨대, 엑폭시 수지를 포함하는 수지로 이루어진다. 즉, 몰딩부(360)는 IC 칩(350) 및 와이어(342) 상에 형성된다. 몰딩부(360)는 EMC(Epoxy　Molding　Compound) 몰드 방식, 댐앤필(Dam and Fill) 방식 또는 글로브탑(Grobtop) 방식을 이용하여 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 인쇄회로기판의 제조 공정을 나타낸 도면이다.
도 4를 참조하면, 단계 S110에서 하나의 프리프레그(210)를 준비한 후 경화한다. 이어서, 단계 S120에서 상기 경화 상태의 프리프레그(210)의 일 면 상에 반경화 상태에 있는 다른 프리프레그(220)을 접착시킨다. 다른 프리프레그(220)는 반 경화 상태에 있기 때문에, 경화된 프리프레그(210)에 접착하기 쉽다. 따라서, 반경화 상태의 프리프레그(220)의 제1 수지층(222) 및 제2 수지층(223)는 모두 반경화 상태에 있으므로, 프리프레그(220)의 양 면에 경화된 프리프레그(210) 및 금속층(330)이 용이하게 각각 접착된다. 즉, 경화된 프리프레그(210)는 스마트 IC용 인쇄회로기판의 절연층(310)으로 사용되고, 반경화 상태의 프리프레그(220)는 접착층(320)으로 사용된다.
이어서, 단계 S130에서 절연층(310) 및 접착층(320)에 관통홀을 형성한다. 관통홀의 형성 후, 단계 S140에서 절연층(310)의 일 면 상에 금속층(330)을 형성한다. 금속층(330)은 접착층(320)이 되는 프리프레그(220)의 제2 수지층(222) 상에 형성된다. 단계 S140에서 접착층(320)이 되는 상기 다른 프리프레그(220)이 경화될 수 있다.
이후 단계 S150에서 금속층(330)을 에칭하여 금속 패턴층(332)을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 금속패턴층(332)을 형성하게 된다.
이렇게 하여 본 발명에 따른 인쇄회로기판이 제조된다. 본 발명에 따른 인쇄회로기판에서는 경화 상태의 프리프레그를 절연층으로 사용하고, 반경화 상태의 다른 프리프레그를 접착층으로 사용한다. 접착층의 일면에 경화된 프리프레그가 접착되고, 접착층의 다른 면에 금속층이 접착된 후 접착층인 다른 프리프레그가 경화된다.
도 5은 본 발명의 다른 실시예에 따른 인쇄회로기판을 포함하는 스마트 IC 모듈의 단면을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따라 스마트 IC 모듈은 인쇄회로기판(300), 인쇄회로기판(300) 상에 실장된 IC 칩(350) 및 몰딩부(360)를 포함한다. 도 5의 인쇄회로기판은 도 3에 도시된 인쇄회로기판과 접착층(320)을 제외하고 그 구성이 동일하다.
하나의 프리프레그(210)는 절연층(310)으로 사용되고, 다른 프리프레그(220)는 접착층(320)으로 사용된다. 접착층(320)은 전술한 바와 같이, 반경화 상태에 있는 다른 프리프레그(220)를 이용하여 형성된다.
인쇄회로기판의 제조시 다른 프리프레그(220)의 제1 수지층(222) 및 제2 수지층(223)은 모두 반경화 상태에 있으므로, 다른 프리프레그(220)의 양 면에 경화된 프리프레그(210) 즉, 절연층(310) 및 금속 패턴층(332)이 용이하게 각각 접착된다. 이후, 프리프레그(220)는 그 양 면에 각각 절연층(310) 및 금속 패턴층(332)이 접착된 후 경화된다. 이렇게 하여 다른 실시예에 따른 인쇄회로기판은 2개의 프리프레그를 포함한다.
이와 같이, 본 발명은 프리프레그를 이용함으로써 접착층 없이 스마트 IC용 인쇄회로기판을 형성할 수 있다. 그에 따라, 스마트 IC용 인쇄회로기판의 제조시 접착층의 형성 공정을 제거하므로, 제조 비용 및 제조 공정이 감소하는 이점이 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
310: 절연층 320: 접착층
332: 금속 패턴층 350: IC 칩
360: 몰딩부

Claims (8)

  1. 본딩면 및 상기 본딩면과 반대되며 외부와 접촉되는 접촉면을 포함하는 인쇄회로기판;
    상기 본딩면 상에 배치되는 IC칩;
    상기 본딩면 상에 배치되고, 상기 인쇄회로기판과 상기 IC 칩을 전기적으로 연결하는 금속 와이어; 및
    상기 IC칩 및 상기 금속 와이어 상에 형성되며 에폭시 수지를 포함하는 몰딩부를 포함하고,
    상기 인쇄회로기판은,
    금속 패턴층;
    상기 금속 패턴층 상에 경화 상태의 제 1 프리프레그로 형성되는 절연층;
    상기 금속 패턴층 및 상기 절연층 사이에 반경화 상태의 제 2 프리프레그로 형성되는 접착층; 및
    상기 절연층 및 상기 접착층을 관통하는 관통홀을 포함하고,
    상기 제 1 프리프레그 및 상기 제 2 프리프레그 각각은,
    코어층;
    상기 코어층의 일면에 배치되는 제 1 수지층; 및
    상기 코어층의 일면과 반대되는 타면에 배치되는 제 2 수지층을 포함하고,
    상기 제 1 프리프레그의 상기 제 2 수지층 상에는 상기 IC칩이 배치되고,
    상기 제 1 프리프레그의 상기 제 1 수지층은, 상기 제 2 프리프레그의 상기 제 2 수지층과 직접 접촉하고,
    상기 제 2 프리프레그의 상기 제 1 수지층은 상기 금속 패턴층과 직접 접촉하고,
    상기 제 1 프리프레그 및 상기 제 2 프리프레그 각각에 포함되는 상기 코어층의 두께는 10㎛ 내지 20㎛이고,
    상기 금속 와이어는, 상기 IC칩으로부터 연장되어 상기 관통홀을 통과하며 상기 금속 패턴층에 연결되고,
    상기 몰딩부는 상기 IC 칩 및 상기 금속 와이어를 감싸며 배치되고, 상기 관통홀 내부를 채우며 상기 관통홀에 의해 노출되는 상기 제 1 프리프레그의 측면, 상기 제 2 프리프레그의 측면 및 상기 금속 패턴층의 일면과 직접 접촉하는 스마트 IC모듈.
  2. 청구항 1에 있어서,
    상기 금속 패턴층은 구리, 알루미늄 또는 황동으로 형성되는 스마트 IC모듈.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제 1 프리프레그 및 상기 제 2 프리프레그 각각에 포함되는 상기 코어층은 시트 형상 유리 섬유 기재로 형성되는 스마트 IC모듈.
  5. 본딩면 및 상기 본딩면과 반대되며 외부와 접촉되는 접촉면을 포함하는 인쇄회로기판을 제조하는 단계;
    상기 본딩면 상에 IC칩을 배치하는 단계;
    상기 인쇄회로기판과 상기 IC칩을 전기적으로 연결하는 금속 와이어를 형성하는 단계; 및
    상기 IC칩 및 상기 금속 와이어를 몰딩하는 몰딩부를 형성하는 단계를 포함하고,
    상기 인쇄회로기판을 제조하는 단계는,
    제 1 프리프레그를 경화하여 절연층을 형성하는 단계;
    상기 절연층의 일면 상에 반경화 상태의 제 2 프리프레그를 포함하는 접착층을 접착하는 단계;
    상기 절연층 및 상기 접착층에 관통홀을 형성하는 단계; 및
    상기 제 2 프리프레그 상에 금속 패턴층을 형성하는 단계를 포함하고,
    상기 제 1 프리프레그 및 상기 제 2 프리프레그 각각은,
    코어층;
    상기 코어층의 일면에 배치되는 제 1 수지층; 및
    상기 코어층의 일면과 반대되는 타면에 배치되는 제 2 수지층을 포함하고,
    상기 제 1 프리프레그의 상기 제 2 수지층 상에는 상기 IC칩이 배치되고,
    상기 제 1 프리프레그의 상기 제 1 수지층은, 상기 제 2 프리프레그의 상기 제 2 수지층과 직접 접촉하고,
    상기 제 2 프리프레그의 상기 제 1 수지층은 상기 금속 패턴층과 직접 접촉하고,
    상기 제 1 프리프레그 및 상기 제 2 프리프레그 각각에 포함되는 상기 코어층의 두께는 10㎛ 내지 20㎛이고,
    상기 금속 와이어는, 상기 IC칩으로부터 연장되어 상기 관통홀을 통과하며 상기 금속 패턴층에 연결되고,
    상기 몰딩부는 상기 IC 칩 및 상기 금속 와이어를 감싸며 배치되고, 상기 관통홀 내부를 채우며 상기 관통홀에 의해 노출되는 상기 제 1 프리프레그의 측면, 상기 제 2 프리프레그의 측면 및 상기 금속 패턴층의 일면과 직접 접촉하는 스마트 IC모듈의 제조방법.
  6. 삭제
  7. 청구항 5에 있어서,
    상기 제 2 프리프레그 상에 금속 패턴층을 형성하는 단계는,
    상기 제 2 프리프레그 상에 금속층을 형성하는 단계; 및
    상기 금속층을 에칭하여 패턴을 형성하는 단계를 포함하는 스마트 IC모듈의 제조방법.
  8. 청구항 7에 있어서,
    상기 금속층을 형성하는 단계는, 상기 제 2 프리프레그를 경화하는 단계를 더 포함하는스마트 IC모듈의 제조방법.
KR1020120069405A 2012-06-27 2012-06-27 스마트 ic모듈 및 그 제조방법 KR101886340B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120069405A KR101886340B1 (ko) 2012-06-27 2012-06-27 스마트 ic모듈 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120069405A KR101886340B1 (ko) 2012-06-27 2012-06-27 스마트 ic모듈 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20140001547A KR20140001547A (ko) 2014-01-07
KR101886340B1 true KR101886340B1 (ko) 2018-08-09

Family

ID=50139053

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120069405A KR101886340B1 (ko) 2012-06-27 2012-06-27 스마트 ic모듈 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101886340B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102080665B1 (ko) * 2013-06-26 2020-04-14 삼성전기주식회사 코어 기판 및 코어 기판 제조 방법
FR3034614A1 (fr) * 2015-04-03 2016-10-07 Linxens Holding Procede de fabrication d’un circuit flexible, circuit flexible obtenu par ce procede et carte a puce comportant un tel circuit flexible

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033579A (ja) 2000-07-17 2002-01-31 Mitsubishi Electric Corp 多層プリント配線板およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60174046A (ja) * 1984-02-20 1985-09-07 Fuji Electric Corp Res & Dev Ltd 界磁コイルの絶縁処理方法
JPH05222539A (ja) * 1992-02-13 1993-08-31 Ibiden Co Ltd 配線板用プリプレグとこのプリプレグを用いたプリント配線板の製造方法およびプリント配線板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033579A (ja) 2000-07-17 2002-01-31 Mitsubishi Electric Corp 多層プリント配線板およびその製造方法

Also Published As

Publication number Publication date
KR20140001547A (ko) 2014-01-07

Similar Documents

Publication Publication Date Title
US8704101B2 (en) Package carrier and manufacturing method thereof
US7285728B2 (en) Electronic parts packaging structure and method of manufacturing the same
US8943683B2 (en) Fabricating method of embedded package structure
US8049114B2 (en) Package substrate with a cavity, semiconductor package and fabrication method thereof
US9391044B2 (en) Printed wiring board and method for manufacturing printed wiring board
JP2010287870A (ja) プリント基板及びそれを含んだ半導体装置、並びにプリント基板の製造方法
KR20170001388A (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR101104210B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR101886340B1 (ko) 스마트 ic모듈 및 그 제조방법
KR102119760B1 (ko) Ic 모듈용 인쇄회로기판 및 그 제조방법
KR101956103B1 (ko) 인쇄회로기판 및 이를 포함하는 스마트 ｉｃ 모듈
KR20130134973A (ko) 스마트 ｉｃ용 인쇄회로기판 및 그 제조방법
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
KR20140001550A (ko) 인쇄회로기판 및 이를 포함하는 스마트 ｉｃ 모듈
KR101563163B1 (ko) 내장형 기판 및 그 제조방법
KR101257457B1 (ko) 집적회로 칩이 내장된 인쇄회로기판의 제조 방법
KR102007375B1 (ko) 인쇄회로기판 및 이를 포함하는 ｉｃ 칩 패키지
KR20140055006A (ko) 칩 실장형 인쇄회로기판 및 그 제조방법
KR101120925B1 (ko) 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법
KR101897102B1 (ko) 스마트 ic용 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법
US8546943B2 (en) Ball grid array substrate with insulating layer and semiconductor chip package
KR20130135484A (ko) 스마트 ｉｃ용 인쇄회로기판 및 그 제조방법
KR101047874B1 (ko) 리드프레임 및 반도체 패키지 및 그의 제조방법
KR100997790B1 (ko) 반도체 패키지용 기판 및 그의 제조 방법
KR101886423B1 (ko) 칩 패키지 부재 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right