KR20140055006A - 칩 실장형 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 코어층의 일면 또는 상기 일면에 대향하는 타면에 비아홀로 연결되는 다수의 회로패턴층을 형성하고, 상기 코어층을 관통하는 칩 실장용 캐비티를 마련하여 칩을 실장하고, 상기 코어층의 일면에 제1 절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하고, 상기 코어층의 표면에 제1 절연물질층과 다른 이종의 제2 절연물질층을 적층하는 것을 포함하는 칩 실장형 인쇄회로기판 제조방법을 제공한다.

Description

칩 실장형 인쇄회로기판 및 그 제조방법{PRINTED CIRCUIT BOARD FOR MOUNTING CHIP AND MANUFACTURING METHOD THEREOF}
본 발명은 칩 실장형 인쇄회로기판을 제조하기 위한 방안에 관한 것이다.
전자산업의 발달에 따라 전자부품의 소형화, 고기능화 되면서 인쇄회로기판의 소형화, 고밀도화에 대한 요구가 꾸준히 증가하고 있다. 이러한 전자제품의 경박단소화의 추세에 따라 인쇄회로기판 역시 미세패턴화, 소형화 및 패키지화가 동시에 진행되고 있다. 종래의 패키지용 인쇄회로기판의 표면에는 칩 마운터(chip mounter)와 같은 장치를 사용하여 IC와 같은 능동소자와 콘덴서 및 저항 등의 수동소자를 포함하는 칩이 실장된다.
그러나, 종래에는 상기 인쇄회로기판의 표면에 실장되는 칩의 수가 일정 수로 증가됨에 따라, 상기 인쇄회로기판의 표면에서 칩이 실장되는 면적이 감소되어 실질적으로 상기 인쇄회로기판의 표면에 실장되는 칩의 실장 공간의 제약이 따르는 문제점이 있다. 이에 따라, 근래에 들어 상기 칩을 인쇄회로기판에 내장하는 임베딩(Embedding) 제조 공정이 개발되어 널리 사용되고 있다.
도 1 및 도 2는 종래기술에 따른 칩 실장형 인쇄회로기판을 도시한 단면도이다.
도 1을 참조하면, 칩 실장형 인쇄회로기판은 에폭시 계열 수지의 코어층(10) 양면에 구리를 적층하여 회로패턴층(20)을 형성하고, 코어층(10)과 회로패턴층(20)을 관통하는 칩 실장용 캐비티가 형성된다. 이러한, 칩 실장용 캐비티에는 칩(30)이 실장되며, 코어층(10)의 일면에 절연물질층(40)과 제2 회로패턴층(50)이 형성된다.
그러나, 상기 칩 실장형 인쇄회로기판에 매립되는 칩의 부피가 상기 인쇄회로기판 부피 대비 차지하는 비중이 커지게 되면, 칩 실장용 캐비티(Cavity) 내부에 레진물질을 채워야 하기 때문에, 전체 부피가 커진다는 문제점이 있었다.
또한, 상기 칩 실장형 인쇄회로기판은 도 2와 같이, 코어층(10)의 일면에 적층되는 절연물질층(40)이 위치별(A, B)로 두께 편차가 발생하게 된다. 'A'는 칩 실장용 캐비티에 칩(30)이 실장되는 영역이고, 'B'는 절연물질층(40)이 회로패턴층(20)과 직접 접촉하게 되는 영역이다. 그런데, 상기 칩 실장용 캐비티에 칩(30)이 실장된 후에도 상기 칩 실장용 캐비티에 약간의 공간(10a)이 남아있게 된다. 따라서, 절연물질층(40)을 적층한 후, 절연물질층(40)이 경화되기 전(210)에는 A, B 영역에 두께 편차가 발생하지 않지만, 절연물질층(40)이 경화된 후(220)에는 A, B 영역에 두께 편차가 발생하게 된다.
왜냐하면, 코어층(10)의 일면에 고온/고압을 통해 절연물질층(40)이 적층되게 되는데, 절연물질층(40)의 레진 분자간 서로 결합(aggregation)되면서 전체적인 부피가 줄어드는 현상이 발생하게 되기 때문이다. 이러한, 절연물질층(40)의 두께 편차가 발생하면, 응력 발생에 따른 워페이지(Warpage) 문제가 발생하게 된다.
본 발명의 일실시예는 코어층의 일면에 제1 절연물질층을 적층하고, 상기 코어층의 표면에 제1 절연물질층과 다른 이종(異種)의 제2 절연물질층을 적층함으로써, 상기 제2 절연물질층이 상기 코어층의 표면에 불균일하게 적층되는 것을 방지하여 워페이지(Warpage)를 최소화할 수 있는 칩 실장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 일실시예는 글래스 패브릭이 없고, 순수하게 레진으로만 구성된 제1 절연물질층을 코어층의 일면에 열압착함으로써, 상기 코어층에 적층되는 제2 절연물질층이 상기 코어층 표면에 균일하게 형성될 수 있는 칩 실장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 일실시예는 코어층의 일면에 제1 절연물질층을 미리 적층하여, 상기 제1 절연물질층이 상기 코어층 내 칩 실장용 캐비티 및 비아홀의 내부영역을 충진하도록 함으로써, 칩 실장용 캐비티와 비아홀의 형상을 유지시켜 줄 수 있는 칩 실장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판 제조방법은 코어층의 일면 또는 상기 일면에 대향하는 타면에 비아홀로 연결되는 다수의 회로패턴층을 형성하고, 상기 코어층을 관통하는 칩 실장용 캐비티를 마련하여 칩을 실장하고, 상기 코어층의 일면에 제1 절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하고, 상기 코어층의 표면에 제1 절연물질층과 다른 이종의 제2 절연물질층을 적층하는 것을 포함한다.
상기 코어층의 일면에 제1 절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은 논 글래스 패브릭을 포함하는 레진물질을 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역에 충진하는 것일 수 있다.
상기 레진물질은 ABF 또는 RCC일 수 있다.
상기 코어층의 일면에 제 1절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은 상기 제1 절연물질층의 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역에만 존재하도록 충진하는 것일 수 있다.
상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은 상기 코어층의 일면에 상기 제1 절연물질층을 열압착하여 상기 제1 절연물질층이 상기 코어층 내 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역으로 삽입되도록 하는 것일 수 있다.
상기 칩 실장형 인쇄회로기판 제조방법은 상기 열압착 후, 상기 코어층의 표면에 남아있는 상기 제1 절연물질층을 제거하는 것을 더 포함할 수 있다.
상기 칩 실장형 인쇄회로기판 제조방법은 상기 제2 절연물질층 상에 제2 회로패턴층을 형성되는 것을 더 포함할 수 있다.
본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판은 비아홀로 연결되는 다수의 회로패턴층 및 칩 실장용 캐비티가 형성된 코어층, 상기 칩 실장용 캐비티에 실장되는 칩, 상기 코어층의 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 제1 절연물질층, 및 상기 코어층의 표면에 적층되는 제2 절연물질층을 포함하며, 상기 제1 절연물질층과 상기 제2 절연물질층은 이종 부재이다.
본 발명의 일실시예에 따르면, 코어층의 일면에 제1 절연물질층을 적층하고, 상기 코어층의 표면에 제1 절연물질층과 다른 이종의 제2 절연물질층을 적층함으로써, 상기 제2 절연물질층이 상기 코어층의 표면에 불균일하게 적층되는 것을 방지하여 워페이지를 최소화할 수 있다.
본 발명의 일실시예에 따르면, 글래스 패브릭이 없고, 순수하게 레진으로만 구성된 제1 절연물질층을 코어층의 일면에 열압착함으로써, 상기 코어층에 적층되는 제2 절연물질층이 상기 코어층 표면에 균일하게 형성될 수 있다.
본 발명의 일실시예에 따르면, 코어층의 일면에 제1 절연물질층을 미리 적층하여, 상기 제1 절연물질층이 상기 코어층 내 칩 실장용 캐비티 및 비아홀의 내부영역을 충진하도록 함으로써, 칩 실장용 캐비티와 비아홀의 형상을 유지시켜 줄 수 있다.
도 1 및 도 2는 종래기술에 따른 칩 실장형 인쇄회로기판을 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판 제조방법의 공정순서를 도시한 순서도이다.
도 4는 도 3의 360 공정을 상세히 나타낸 순서도이다.
도 5는 본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판의 구조를 도시한 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 3은 본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판 제조방법의 공정순서를 도시한 순서도이다.
도 3을 참조하면, 단계 310에서, 칩 실장형 인쇄회로기판 제조방법은 코어층(10)의 일면 또는 상기 일면에 대향하는 타면에 비아홀(10b)로 연결되는 다수의 회로패턴층(20)을 형성한다. 상기 칩 실장형 인쇄회로기판 제조방법은 에칭 공정을 수행하여 회로패턴층(20)을 형성할 수 있다.
단계 320에서, 상기 칩 실장형 인쇄회로기판 제조방법은 코어층(10)을 관통하는 칩 실장용 캐비티(10a)를 형성한다. 상기 칩 실장형 인쇄회로기판 제조방법은 실장될 칩 크기에 맞게 라우터 가공 또는 드릴링 가공으로 칩 실장용 캐비티(10a)를 형성할 수 있다.
상기 칩 실장형 인쇄회로기판 제조방법은 코어층(10)의 일면을 화학 처리하고(330), 코어층(10)의 상기 일면과 대향하는 타면에 절연필름(60)을 부착할 수 있다(340).
단계 350에서, 상기 칩 실장형 인쇄회로기판 제조방법은 칩 실장용 캐비티(10a)에 칩(30)을 실장한다.
단계 360에서, 상기 칩 실장형 인쇄회로기판 제조방법은 코어층(10)의 일면에 제1 절연물질층(70)을 적층하여 칩 실장용 캐비티(10a) 및 비아홀(10b)의 내부영역을 충진한다. 칩 실장용 캐비티(10a)에 칩이 실장된 후에도 칩 실장용 캐비티(10a)에는 빈 공간이 생기기 마련이다. 또한, 비아홀(10b)에도 빈공간이 생기 때문에, 이러한 빈 공간에 제1 절연물질층(70)이 충진되도록 할 수 있다.
도 4는 도 3의 360 공정을 상세히 나타낸 순서도이다.
도 4를 참고하면, 상기 칩 실장형 인쇄회로기판 제조방법은 제1 절연물질층(70)을 논 글래스 패브릭(Non Glass Fabric)을 포함하는 레진물질로 구성하여, 칩 실장용 캐비티(10a) 및 비아홀(10b)의 내부영역에 충진할 수 있다. 왜냐하면, 빈 공간을 채우기 위해서, 제1 절연물질층(70)을 적층하는 것인데, 글래스 패브릭이 포함된 레진물질은 글래스 패브릭으로 인하여 캐비티 내부 이외 표면에도 레진과 글래스 패브릭이 같이 남기 때문에 워페이지(Warpage) 및 Bulge & Dell 문제가 발생한다. 따라서, 본 발명에서는 순수하게 레진물질로만 이루어진 제1 절연물질층(70)을 코어층(10)의 일면에 적층한다. 실시예로, 제1 절연물질층(70)은 ABF(Ajinomoto Build-up Film) 또는 RCC(Resin Coated Copper)일 수 있다.
따라서, 제1 절연물질층(70)은 코어층(10)의 외부로 돌출되지 않고, 칩 실장용 캐비티(10a) 및 비아홀(10b)의 내부영역에만 존재하도록 충진될 수 있다. 이때, 상기 칩 실장형 인쇄회로기판 제조방법은 코어층(10)의 일면에 제1 절연물질층(70)을 열압착하여 제1 절연물질층(70)이 코어층(10) 내 칩 실장용 캐비티(10a) 및 비아홀(10b)의 내부영역으로 삽입되도록 할 수 있다(경화되기 전). 상기 열압착 후(경화된 후), 상기 칩 실장형 인쇄회로기판 제조방법은 코어층(10)의 표면에 남아있는 제1 절연물질층(70)을 제거할 수 있다.
상기 칩 실장형 인쇄회로기판 제조방법은 단계 340에서 부착한 절연필름(60)을 떼어내고(370), 코어층(10)의 표면에 제1 절연물질층과 다른 이종(異種)의 제2 절연물질층(40)을 적층한다(380). 상기 칩 실장형 인쇄회로기판 제조방법은 제2 절연물질층(40) 상에 제2 회로패턴층(50)이 적층될 수 있다(390).
도 5는 본 발명의 일실시예에 따른 칩 실장형 인쇄회로기판의 구조를 도시한 단면도이다.
도 5를 참고하면, 칩 실장형 인쇄회로기판은 비아홀로 연결되는 다수의 회로패턴층(20) 및 칩 실장용 캐비티가 형성된 코어층(10), 상기 칩 실장용 캐비티에 실장되는 칩(30), 코어층(10)의 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 제1 절연물질층(70), 코어층(10)의 표면에 적층되는 제2 절연물질층(40)을 포함하며, 제1 절연물질층(70)과 제2 절연물질층(40)은 이종(異種) 부재이다.
종래에는 코어층(10)의 일면에 적층되는 제2 절연물질층(40)이 칩 실장용 캐비티가 형성된 영역과 형성되지 않은 영역 간의 위치별 두께 편차가 발생하게 된다. 따라서, 제2 절연물질층(40)을 적층한 후, 제2 절연물질층(40)이 경화되기 전에는 위치별로 두께 편차가 발생하지 않지만, 제2 절연물질층(40)이 경화된 후에는 빈 공간으로 제2 절연물질층(40)이 충진되어, 두께 편차가 발생하고 있다.
이러한 문제점을 해결하기 위하여, 본 발명에서는 제2 절연물질층(40)을 적층하기 전에, 제2 절연물질층(40)과 상이한 부재인 제1 절연물질층(70)을 미리 코어층(10) 일면에 적층함으로써, 제1 절연물질층(70)이 코어층(10) 내 빈 공간을 채우도록 할 수 있다. 이를 위해, 제1 절연물질층(70)은 논 글래스 패브릭을 포함하는 레진물질로 구성될 수 있다. 왜냐하면, 글래스 패브릭이 포함된 레진물질은 글래스 패브릭으로 인하여 캐비티 내부 이외 표면에도 레진과 글래스 패브릭이 같이 남기 때문에 워페이지 및 Bulge & Dell 문제가 발생한다.
따라서, 본 발명에서는 순수하게 레진물질로만 이루어진 제1 절연물질층(70)을 코어층(10)의 일면에 적층한다. 더욱 상세하게는, 제1 절연물질층(70)은 ABF 또는 RCC일 수 있다. 이러한, 제1 절연물질층(70)은 상부 및 하부 표면이 상기 칩 실장용 캐비티 및 상기 비아홀의 상부 및 하부 평면 이하로 마련되도록 할 수 있다. 즉, 제1 절연물질층(70)은 코어층(10)의 외부로 돌출되지 않게 형성할 수 있다. 따라서, 코어층(10)의 표면에 제1 절연물질층(70)이 남아있지 않게 제거될 수 있다.
상기 칩 실장형 인쇄회로기판은 제2 절연물질층(40) 상에 형성되는 제2 회로패턴층(50)을 더 포함할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 코어층
20: 회로패턴층
30: 칩
40: 제2 절연물질층
50: 제2 회로패턴층
70: 제1 절연물질층

Claims (12)

  1. 코어층의 일면 또는 상기 일면에 대향하는 타면에 비아홀로 연결되는 다수의 회로패턴층을 형성하고,
    상기 코어층을 관통하는 칩 실장용 캐비티를 마련하여 칩을 실장하고,
    상기 코어층의 일면에 제1 절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하고,
    상기 코어층의 표면에 제1 절연물질층과 다른 이종(異種)의 제2 절연물질층을 적층하는, 것을 포함하는 칩 실장형 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 코어층의 일면에 제1 절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은,
    논 글래스 패브릭(Non Glass Fabric)을 포함하는 레진물질을 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역에 충진하는 것인, 칩 실장형 인쇄회로기판 제조방법.
  3. 제2항에 있어서,
    상기 레진물질은,
    ABF(Ajinomoto Build-up Film) 또는 RCC(Resin Coated Copper)인, 칩 실장형 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 코어층의 일면에 제 1절연물질층을 적층하여 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은,
    상기 제1 절연물질층의 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역에만 존재하도록 충진하는 것인, 칩 실장형 인쇄회로기판 제조방법.
  5. 제1항에 있어서,
    상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 것은,
    상기 코어층의 일면에 상기 제1 절연물질층을 열압착하여 상기 제1 절연물질층이 상기 코어층 내 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역으로 삽입되도록 하는 것인, 칩 실장형 인쇄회로기판 제조방법.
  6. 제5항에 있어서,
    상기 열압착 후, 상기 코어층의 표면에 남아있는 상기 제1 절연물질층을 제거하는 것을 더 포함하는 칩 실장형 인쇄회로기판 제조방법.
  7. 제1항에 있어서,
    상기 제2 절연물질층 상에 제2 회로패턴층을 형성되는 것을 더 포함하는 칩 실장형 인쇄회로기판 제조방법.
  8. 비아홀로 연결되는 다수의 회로패턴층 및 칩 실장용 캐비티가 형성된 코어층;
    상기 칩 실장용 캐비티에 실장되는 칩;
    상기 코어층의 상기 칩 실장용 캐비티 및 상기 비아홀의 내부영역을 충진하는 제1 절연물질층; 및
    상기 코어층의 표면에 적층되는 제2 절연물질층을 포함하며,
    상기 제1 절연물질층과 상기 제2 절연물질층은 이종(異種) 부재인, 칩 실장형 인쇄회로기판.
  9. 제8항에 있어서,
    상기 제1 절연물질층은,
    논 글래스 패브릭을 포함하는 레진물질로 구성되는, 칩 실장형 인쇄회로기판.
  10. 제8항에 있어서,
    상기 제1 절연물질층은 상기 코어층의 외부로 돌출되지 않는, 칩 실장형 인쇄회로기판.
  11. 제8항에 있어서,
    상기 제1 절연물질층은 ABF 또는 RCC인, 칩 실장형 인쇄회로기판.
  12. 제8항에 있어서,
    상기 제2 절연물질층 상에 형성되는 제2 회로패턴층
    을 더 포함하는 칩 실장형 인쇄회로기판.
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