KR100896609B1 - 다층 세라믹 기판의 제조 방법 - Google Patents

다층 세라믹 기판의 제조 방법 Download PDF

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Abstract

다층 세라믹 기판의 제조 방법이 개시된다. 본 다층 세라믹 기판의 제조 방법은, 캐비티가 형성된 미소결 세라믹 적층체를 마련하는 단계, 캐비티에 칩 소자를 실장하는 단계, 칩 소자가 실장된 캐비티에 세라믹 슬러리를 충진하는 단계, 세라믹 적층체의 상면 및 하면 중 적어도 일면에 구속층을 부착하는 단계, 및, 세라믹 적층체를 소성하는 단계를 포함한다. 이에 따라, 세라믹 적층체 소성시 캐비티의 변형을 방지하여 다층 세라믹 기판의 치수 정밀도 및 신뢰성을 향상시킬 수 있다.
다층 세라믹 기판, 세라믹 슬러리, 캐비티

Description

다층 세라믹 기판의 제조 방법 {Manufacturing method of multi-layer ceramic substrate}
본 발명은 다층 세라믹 기판의 제조 방법에 관한 것으로, 보다 상세하게는, 세라믹 적층체에 형성된 캐비티에 칩 소자를 실장한 후, 세라믹 슬러리를 충진하여 소성하는 다층 세라믹 기판의 제조 방법에 관한 것이다.
일반적으로, 유리-세라믹을 이용한 다층 세라믹 기판은 3차원 구조의 층간 회로 구현 및 공동(cavity)의 형성이 가능하므로, 높은 설계 유연성을 가지고 다양한 기능의 소자를 내장할 수 있다. 이로 인해, 소형화, 고기능화되는 고주파 부품 시장에서 다층 세라믹 기판의 활용도는 점차 높아지고 있다.
초기의 다층 세라믹 기판은 세라믹 그린시트에 도체 페이스트를 이용하여 내부 회로 패턴 및 비아를 형성하고, 설계에 따라 원하는 두께로 정렬 적층한 후 소성하여 제조되었다. 이 과정에서 다층 세라믹 기판은 약 35~50% 정도 부피 수축이 되며, 특히 횡방향 수축은 균일하게 제어하기 어려우므로, 제작 차수별로는 물론이고 동일 제작 차수 내에서도 0.5% 정도의 치수 오차가 발생하였다.
최근에는 구속층을 이용하여 세라믹 기판의 횡방향에 대한 수축을 억제시키 기 위한 무수축 공법이 개발되고 있다. 무수축 공법을 이용함으로써, 횡방향 수축을 억제하여 세라믹 기판 수축시 치수 정밀도가 향상될 수 있게 된다.
도 1a 및 도 b는 종래 기술에 따른 다층 세라믹 기판의 수직 단면도이다. 도 1a를 참조하면, 세라믹 기판(1)은 복수의 그린시트(1a, 1b, 1c, 1d, 1e)를 적층하여 형성된다. 이 경우, 세라믹 기판(1) 내에 칩 소자(3)를 내장하기 위하여 일부 그린시트에 캐비티(2)를 형성한다.
이 후, 표면 실장 기술의 일종인 솔더-플로우(solder-flow) 방식을 이용하여 칩 소자(3)를 실장할 수 있다. 구체적으로, 캐비티(2) 중 칩 소자(3)가 실장될 영역에 솔더 페이스트(4)를 솔더링한다. 그리고, 솔더 페이스트(4)에 칩 소자(3)를 올려놓는 방식으로, 칩 소자(3)를 실장할 수 있게 된다.
세라믹 기판(1)에 칩 소자(3)가 내장되면, 세라믹 기판(1)의 상부 및 하부 상에 소성시 횡방향 수축을 억제하기 위한 구속층(5a, 5b)을 적층한다. 이 경우, 구속층(5a, 5b)은 세라믹 기판(1)의 소성 온도에서 수축되지 않으면서, 수축 제어가 용이한 무기재료로 제조될 수 있다.
구속층(5a, 5b)이 적층되면, 세라믹 기판(1)을 700~1000℃의 온도에서 소성한다. 이 경우, 소성에 의해 세라믹 기판(1)의 부피가 수축되는 과정에서, 상부 구속층(5a)과 접합되지 않는 세라믹 기판(1)의 캐비티(2) 영역은 불규칙한 수축 결과를 나타낸다.
도 1b는 도 1a에 도시된 다층 세라믹 기판의 소성 결과를 나타낸 수직 단면도이다. 앞서 설명한 바와 같이, 세라믹 기판(1) 중 캐비티(2)가 형성된 영역은 구 속층에 의해 수축이 억제되지 않아, 종방향 및 횡방향으로 불규칙한 수축이 일어나는 것을 확인할 수 있다. 이에 따라, 세라믹 기판(1)의 치수 정밀도가 저하된다는 문제점이 있었다. 또한, 세라믹 기판(1) 중 캐비티(2)가 형성된 영역이 불규칙하게 수축됨으로써, 캐비티(2)에 실장되어 있던 칩 소자(3)가 솔더 페이스트(4)로부터 분리되는 현상이 발생한다. 이에 따라, 세라믹 기판(1) 및 칩 소자(3)의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 세라믹 적층체에 형성된 캐비티에 칩 소자를 실장한 후 캐비티에 세라믹 슬러리를 충진시켜 소성함으로써,다층 세라믹 기판 및 칩 소자의 신뢰성을 향상시킬 수 있는 세라믹 기판의 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 다층 세라믹 기판의 제조 방법은, 캐비티가 형성된 미소결 세라믹 적층체를 마련하는 단계, 상기 캐비티에 칩 소자를 실장하는 단계, 상기 칩 소자가 실장된 캐비티에 세라믹 슬러리를 충진시키는 단계, 상기 세라믹 적층체의 상면 및 하면 중 적어도 일 면에 구속층을 부착하는 단계, 및, 상기 세라믹 적층체를 소성하는 단계를 포함한다.
이 경우, 상기 세라믹 슬러리를 충진시키는 단계는, 스크린 인쇄 방식을 이용하여, 상기 캐비티가 형성된 영역에만 실행될 수 있다.
또는, 상기 세라믹 슬러리를 충진시키는 단계는, 상기 세라믹 적층체 및 상기 캐비티 전면에 실행될 수도 있다.
또한, 상기 세라믹 슬러리를 충진시키는 단계는, 상기 캐비티에 상기 세라믹 슬러리를 도포하고, 건조하는 공정이 반복적으로 실행되는 것이 바람직하다.
본 발명에서, 상기 세라믹 슬러리는, 소성 온도가 상기 세라믹 적층체의 소성 온도와 ±100℃ 이내의 차이를 갖는 무기재료로 제조되는 것이 바람직하다.
또한, 상기 세라믹 슬러리는, 소성시 수축률이 상기 세라믹 적층체의 수축률과 ±10% 이내의 차이를 갖는 무기재료로 제조된 것이 바람직하다.
상기 칩 소자는, MLCC(Multi-Layrer Ceramic Capacitor)가 될 수 있다.
또는, 상기 칩 소자는, 상기 세라믹 적층체의 소성 온도보다 높은 온도에서 기 소결된 소자인 것이 바람직하다.
본 발명에 따르면, 세라믹 기판에 형성된 캐비티에 칩 소자를 실장한 후 캐비티에 세라믹 슬러리를 충진시켜 소성함으로써, 세라믹 슬러리에 의해 소성시 세라믹 기판이 변형되는 것을 방지할 수 있게 된다. 이에 따라, 세라믹 기판의 치수 정밀도를 향상시킬 수 있게 되며, 캐비티 내에 실장된 칩 소자의 실장 환경을 개선시킴과 동시에 제품 신뢰성을 향상시킬 수 있게 된다.
이하에서는 첨부된 도면을 참조하여 본 발명을 보다 자세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 다층 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도이다. 우선, 도 2a를 참조하면, 복수의 그린시트(10a, 10b, 10c, 10d, 10e)를 적층하여 캐비티가 형성된 세라믹 적층체(10)를 마련한다. 구체적으로, 유리-세라믹 분말에 유기 바인더, 분산제 및 톨루엔과 에탄올의 혼합 용매를 첨가하여 슬러리를 제조한다. 이 슬러리를 닥터 블레이드법을 이용하여 도포한 후, 50㎛ 두께의 그린시트를 제조한다. 이와 같은 방법으로, 복수의 그린시트(10a, 10b, 10c, 10d, 10e)를 제조한다. 이 경우, 그린시트 제조시, 비아홀(미도시) 및 내부 전극(미도시)를 형성하여 내부 인쇄 패턴을 형성할 수 있다.
한편, 일부 그린시트의 소정 위치를 펀칭하여 그린시트 적층시 펀칭 영역이 캐비티(20)를 형성하도록 한다. 도 2a에서는 일부 그린시트(10c, 10d, 10e)의 중앙 영역을 펀칭하여 복수의 그린시트(10a, 10b, 10c, 10d, 10e)를 적층함으로써, 캐비티(20)가 형성될 수 있도록 하였다. 이 후, 세라믹 적층체(10)의 캐비티(20) 중 칩 소자를 실장할 영역에 솔더 페이스트(30)를 솔더링한다.
도 2b는 세라믹 적층체(10)에 칩 소자(40)를 내장하는 과정을 도시한 것으로, 캐비티(20) 중 솔더 페이스트(30)가 솔더링된 영역에 칩 소자(40)를 실장한다. 이 경우, 칩 소자(40)로는 세라믹 적층체(10)의 소성 온도보다 높은 온도에서 이미 소결된 소자로, 세라믹 적층체(10)의 소성 온도에서는 손상 또는 변형되지 않는 소자가 이용될 수 있다. 대표적인 예로, 산화티탄(TiO2) 또는 티탄산 바륨(BaTiO3) 등과 같은 세라믹 유전체를 다층화하여 제조되는 MLCC(Multi-Layer Ceramic Capacitor) 소자가 이용될 수 있다. MLCC 소자는 양호한 온도 특성을 갖는 소자로, 세라믹 적층체(10) 내부에 내장하여 소성한다 하더라도, 손상 또는 변형이 최소화될 수 있다. 또한, MLCC 소자 외에도 세라믹 적층체(10)의 소성 온도에 영향을 받지 않는 소자일 경우, 세라믹 적층체(10) 내부에 내장할 수 있다.
도 2c는 캐비티(20)에 세라믹 슬러리(50)를 충진시키는 과정을 도시한 것이다. 본 발명에서 세라믹 슬러리(50)는 소성시, 세라믹 적층체(10)와 함께 수축된다. 따라서, 세라믹 슬러리(50)는 세라믹 적층체(10)와 소성 온도 및 수축률이 유사 또는 동일한 것이 바람직하다. 구체적으로, 세라믹 적층체(10)는 700~1000℃ 범위의 소성 온도를 갖는 것으로, 소성 온도 범위 내에서 소결이 개시된다. 따라서, 세라믹 적층체(10)와의 동시 소성을 위해, 세라믹 슬러리(50)는 소성 온도가 세라믹 적층체(10)의 소성 온도와 ±100℃ 이내의 차이를 갖는 무기재료로 제조될 수 있다.
또한, 세라믹 슬러리(50)는 세라믹 적층체(10)와 유사 또는 동일한 수축률을 갖는 무기재료로 제조될 수 있으며, 100~1000000Cps 범위의 점도를 갖도록 제조될 수 있다. 소성시, 세라믹 적층체(10)는 약 35~50% 범위의 수축률을 갖는 것으로, 세라믹 슬러리(50)는 수축률이 세라믹 적층체(10)와 약 ±10%의 차이를 갖는 무기재료로 제조되는 것이 바람직하다.
가장 바람직하게는, 세라믹 적층체(10)와 동일한 무기재료로 세라믹 슬러리(50)를 제조할 수 있으며, 그 외의 유리 성분, 유기바인더, 분산제 및 첨가제 역시 세라믹 적층체(10)와 동일한 재료를 이용할 수 있다. 이 경우, 세라믹 슬러리(50)는 세라믹 적층체(10)와 동일한 소결 형태를 가질 수 있으므로, 소성시 캐비티(20)가 변형되는 것을 최소화할 수 있다.
세라믹 슬러리(50)가 제조되면, 세라믹 적층체(10)의 캐비티(20)에 충진시킨다. 이 경우, 세라믹 슬러리(50) 충진은 두 가지 실시예로 실행될 수 있다. 일 실 시예로는 도 2c에 도시된 것과 같이, 세라믹 적층체(10) 상부면 중 캐비티(20)를 제외한 나머지 영역에 스크린을 배치하여 캐비티(20)에만 세라믹 슬러리(50)를 충진시킬 수 있다. 또한, 다른 실시예로는, 세라믹 적층체(10) 상부 전면에 세라믹 슬러리(50)를 충진시킬 수도 있다.
한편, 세라믹 슬러리(50)를 캐비티(20)에 충진시키는 과정에 있어서, 적절한 양을 조절하여 일부 도포한 후, 건조하는 과정을 거친다. 그리고, 이전에 도포한 세라믹 슬러리가 건조되면, 세라믹 슬러리를 다시 일부 도포한 후, 건조시킨다. 이 같이, 세라믹 슬러리의 도포 및 건조 과정을 반복 실행하여 캐비티(20)를 충진시킬 수 있다. 세라믹 슬러리(50)이 캐비티(20)에 충진되면, 캐비티(20)에 실장되어 있는 칩 소자(40)가 외부에 노출되지 않게 된다.
도 2d는 세라믹 적층체(10)에 구속층(60a, 60b)를 적층하는 과정을 도시한 것이다. 세라믹 적층체(10)의 횡방향에 대한 수축을 억제시키기 위하여, 세라믹 적층체(10)의 상부면 및 하부면에 구속층(60a, 60b)을 적층한다. 이 경우, 구속층(60a, 60b)은 세라믹 슬러리(50)의 상부면에 접합되어, 세라믹 슬러리(50)의 상부면 수축을 억제시킬 수 있다
한편, 구속층(60a, 60b)이 세라믹 적층체(10) 및 세라믹 슬러리(50) 상에 적층되면, 세라믹 적층체(10)의 소성 온도로 소성을 수행한다. 이 경우, 세라믹 적층체(10)의 소성 온도는 약 600~1100℃가 될 수 있으며, 바람직하게는, 700~1000℃가 될 수 있다. 소성에 의해 세라믹 적층체(10) 및 세라믹 슬러리(5)는 종방향으로 수 축한다. 이 과정에서, 세라믹 슬러리(50)가 칩 소자(40)를 보호하고, 캐비티(20)의 변형을 방지할 수 있게 된다. 즉, 도 1b에 도시된 것과 같이, 소성에 의해 칩 소자(3)가 솔더 페이스트(4)와 분리되거나, 캐비티(2)가 변형되는 것을 방지할 수 있게 된다. 따라서, 세라믹 기판(10)과 칩 소자(40)의 신뢰성을 향상시킬 수 있게 된다.
본 발명에서 구속층(60a, 60b)은 세라믹 적층체(10)의 소성 온도에서 수축되지 않으면서, 수축 제어가 용이한 무기재료로 제조될 수 있다. 또한, 도 2d에서는 도시되지 않았으나, 세라믹 적층체(10)의 상부면 또는 하부면에 더미층을 추가로 적층한 후, 구속층(60a, 60b)을 적층할 수도 있다. 이 경우, 더미층은 필요에 따라 선택적으로 추가될 수 있다.
도 2e에 따르면, 소성을 통해 세라믹 적층체(10)이 수축되면, 구속층(60a, 60b)를 제거한다. 구속층(60a, 60b)은 평판 연마, Buff 연마 및 샌드 블라스트와 같이 통상의 기술을 이용하여 제거할 수 있다. 이 후, 세라믹 적층체(10)의 상부 및 하부에 도체 페이스트를 스크린 인쇄하여 외부전극(70)을 형성한다. 이 경우, 세라믹 적층체(10)와 외부전극(70)의 고착을 위해 소성을 수행할 수 있다.
한편, 도 2e에서는 세라믹 적층체(10)를 소성하고 난 후, 외부전극(70)을 형성하는 것으로 도시하였으나, 세라믹 적층체(10) 상에 외부전극(70)을 먼저 형성하고 세라믹 적층체(10)와 외부전극(70)을 동시 소성할 수도 있다.
이 같은 방법으로 제조된 다층 세라믹 기판(100)은 캐비티(20) 내에 칩 소 자(40)를 실장하고 난 후, 세라믹 슬러리(50)로 캐비티(20)를 충진함으로써, 칩 소자(40)가 외부에 노출되지 않게 된다. 또한, 세라믹 슬러리(50)에 의해 칩 소자(40) 및 솔더 페이스트(30)가 고정되어 있어 칩 소자(40)가 분리되는 것을 방지할 수 있게 된다. 뿐만 아니라, 소성시, 세라믹 슬러리(50)가 세라믹 적층체(10)와 함께 두께 방향으로 수축됨으로써, 캐비티(20)의 변형을 방지할 수 있게 된다. 결과적으로, 다층 세라믹 기판(100)의 치수 정밀도 및 신뢰성이 향상된다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
도 1a 및 도 b는 종래 기술에 따른 다층 세라믹 기판의 수직 단면도, 그리고,
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 다층 세라믹 기판의 제조 방법을 설명하기 위한 수직 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 세라믹 기판 20 : 캐비티
30 : 솔더 페이스트 40 : 칩 소자
50 : 세라믹 슬러리 60a, 60b : 구속층
70 : 외부전극

Claims (8)

  1. 캐비티가 형성된 미소결 세라믹 적층체를 마련하는 단계;
    상기 캐비티에 칩 소자를 실장하는 단계;
    상기 칩 소자가 실장된 캐비티에 세라믹 슬러리를 충진시키는 단계;
    상기 세라믹 적층체의 상면 및 하면 중 적어도 일 면에 구속층을 부착하는 단계; 및,
    상기 세라믹 적층체 및 상기 세라믹 슬러리를 함께 소결하는 단계;를 포함하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 세라믹 슬러리를 충진시키는 단계는,
    스크린 인쇄 방식을 이용하여, 상기 캐비티가 형성된 영역에만 실행되는 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 세라믹 슬러리를 충진시키는 단계는,
    상기 세라믹 적층체 및 상기 캐비티 전면에 실행되는 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 세라믹 슬러리를 충진시키는 단계는,
    상기 캐비티에 상기 세라믹 슬러리를 도포하고, 건조하는 공정이 반복적으로 실행되는 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 세라믹 슬러리는,
    소성 온도가 상기 세라믹 적층체의 소성 온도와 ±100℃ 이내의 차이를 갖는 무기재료로 제조된 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  6. 제1항에 있어서,
    상기 세라믹 슬러리는,
    소성시 수축률이 상기 세라믹 적층체의 수축률과 ±10% 이내의 차이를 갖는 무기재료로 제조된 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  7. 제1항에 있어서,
    상기 칩 소자는,
    MLCC(Multi-Layrer Ceramic Capacitor)인 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
  8. 제1항에 있어서,
    상기 칩 소자는,
    상기 세라믹 적층체의 소성 온도보다 높은 온도에서 기 소결된 소자인 것을 특징으로 하는 칩 소자가 실장된 다층 세라믹 기판의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
KR102042033B1 (ko) * 2012-10-30 2019-11-08 엘지이노텍 주식회사 칩 실장형 인쇄회로기판 및 그 제조방법
CN110996553B (zh) * 2019-12-17 2021-06-04 中国电子科技集团公司第五十八研究所 一种适用于深腔型印制板的焊膏分配方法
DE102020205043B4 (de) 2020-04-21 2024-07-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren zur Herstellung einer Leistungshalbleiterbauelementanordnung oder Leistungshalbleiterbauelementeinhausung
CN112738994B (zh) * 2020-11-24 2022-12-09 鹤山市世拓电子科技有限公司 一种内嵌功率器件的印刷电路板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136303A (ja) * 2003-10-31 2005-05-26 Hitachi Metals Ltd 多層セラミック基板の製造方法
KR20050114403A (ko) * 2004-06-01 2005-12-06 정기석 양면 실장형 세라믹 패키지 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
JPH07297322A (ja) * 1994-04-22 1995-11-10 Shinko Electric Ind Co Ltd 複合セラミック基板及びその製造方法
US5811879A (en) * 1996-06-26 1998-09-22 Micron Technology, Inc. Stacked leads-over-chip multi-chip module
JP3540941B2 (ja) * 1998-05-29 2004-07-07 京セラ株式会社 積層体およびその製造方法
JP4789299B2 (ja) * 2000-01-31 2011-10-12 京セラ株式会社 多層基板の製法
JP2002232142A (ja) * 2001-01-30 2002-08-16 Kyocera Corp 多層配線基板およびその製造方法
JP3711883B2 (ja) * 2001-03-23 2005-11-02 株式会社村田製作所 多層セラミック基板の製造方法
TWI270968B (en) * 2002-04-11 2007-01-11 Koninkl Philips Electronics Nv Electronic device and method of manufacturing same
JP2004063728A (ja) * 2002-07-29 2004-02-26 Fujitsu Ltd 受動素子内蔵セラミック・モジュール基板及びその製造方法
JP2005057109A (ja) * 2003-08-06 2005-03-03 Cmk Corp スルーホールの封止方法
US7547978B2 (en) * 2004-06-14 2009-06-16 Micron Technology, Inc. Underfill and encapsulation of semiconductor assemblies with materials having differing properties
KR100853144B1 (ko) * 2004-09-03 2008-08-20 가부시키가이샤 무라타 세이사쿠쇼 칩형 전자부품을 탑재한 세라믹 기판 및 그 제조방법
JP4310467B2 (ja) * 2004-10-22 2009-08-12 株式会社村田製作所 複合多層基板及びその製造方法
JP4310468B2 (ja) * 2004-10-29 2009-08-12 株式会社村田製作所 セラミック多層基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005136303A (ja) * 2003-10-31 2005-05-26 Hitachi Metals Ltd 多層セラミック基板の製造方法
KR20050114403A (ko) * 2004-06-01 2005-12-06 정기석 양면 실장형 세라믹 패키지 및 그 제조 방법

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