KR101120925B1 - 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법 - Google Patents

볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법 Download PDF

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Abstract

본 발명은 볼 그리드 어레이 기판 및 반도체 칩 패키지의 제조방법에 관한 것으로, 상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 제1 및 제2 금속 캐리어에 제1 및 제2 회로 패턴을 각각 형성하는 단계; 서로 대향하는 제1면과 제2면을 갖는 제1 및 제2 절연층을 이형물질을 사이에 두고, 상기 제1면이 상기 이형물질과 맞닿도록 적층하는 단계; 제1 및 제2 회로 패턴을 상기 제1 및 제2 절연층의 제2면에 각각 매립하는 단계; 제1 및 제2 금속 캐리어를 제거하는 단계; 이형물질을 제거하여 상기 제1 및 제2 절연층을 분리하는 단계; 및 제1면 및 제2면을 연결하도록 상기 제1 및 제2 절연층에 개구부를 각각 형성하는 단계;를 포함하는 볼 그리드 어레이 기판 제조방법을 제공할 수 있다.

Description

볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법{Manufacturing method for Ball grid array board and semiconductor chip package}
본 발명은 볼 그리드 어레이 기판 및 반도체 칩 패키지의 제조방법에 관한 것으로, 보다 구체적으로는 초박판 및 고밀도의 회로 패턴을 갖는 볼 그리드 어레이 기판, 반도체 칩 패키지의 제조방법에 관한 것이다.
오늘날 전자 산업의 추세는 더욱 경향화, 소형화, 고속화, 다기능화, 고성능화되고, 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 패키지(package) 기술이다. 이에 따라, 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package :CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 소자 패키지를 제공한다. 칩 스케일 패키지는 칩 크기의 약 1.2 배 이내의 패키지 크기를 갖는다.
또한, 반도체 소자의 성능이 비약적으로 향상됨에 따라 패키징 기판(packaging substrate)도 그에 상응하는 성능이 요구되고 있다. 기본적으로, 패키징 기판은 고밀도화, 고속화 및 소형화 등에 대한 요구가 거세지고 있으며, 더 나아가 시스템의 집적화(system in packaging)까지 가능한 패키징 기판도 요구되고 있다.
이러한 패키징 기판으로 사용되는 플립칩 볼 그리드 어레이 기판은 반도체 소자의 사양에 따라 회로패턴의 미세화, 고도의 전기특성, 고신뢰성, 고속신호전달구조 및 초박판화 등의 많은 과제가 있다.
예를 들어, 2007년의 플립칩 볼 그리드 어레이 기판의 기술동향으로, 회로패턴의 선폭 및 회로패턴간의 간격인 L/S(Line/Space)가 10㎛/10㎛이고, 플립칩 볼 그리드 어레이 기판의 두께가 0.2mm로 제시되고 있다.
그러나, 종래의 플립칩 볼 그리드 어레이 기판은 두꺼운 동박적층판을 코어로 사용하기 때문에 전체 플립칩 볼 그리드 어레이 기판의 두께가 두꺼워서 0.2mm 이하의 초박판으로 제조하는 것이 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 초박판 및 고밀도의 회로 패턴을 갖는 볼 그리드 어레이 기판 및 반도체 칩 패키지의 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 제1 및 제2 금속 캐리어에 제1 및 제2 회로 패턴을 각각 형성하는 단계; 서로 대향하는 제1면과 제2면을 갖는 제1 및 제2 절연층을 이형물질을 사이에 두고, 상기 제1면이 상기 이형물질과 맞닿도록 적층하는 단계; 제1 및 제2 회로 패턴을 상기 제1 및 제2 절연층의 제2면에 각각 매립하는 단계; 제1 및 제2 금속 캐리어를 제거하는 단계; 이형물질을 제거하여 상기 제1 및 제2 절연층을 분리하는 단계; 및 제1면 및 제2면을 연결하도록 상기 제1 및 제2 절연층에 개구부를 각각 형성하는 단계;를 포함하는 볼 그리드 어레이 기판 제조방법을 제공할 수 있다.
상기 이형물질은 자외선 또는 열에 의하여 제거될 수 있다.
상기 제1 회로 패턴 또는 상기 제2 회로 패턴은 와이어 본딩 패드 및 볼 패드를 포함할 수 있다.
본 발명의 다른 실시형태는 제1 및 제2 금속 캐리어에 제1 및 제2 회로 패턴을 각각 형성하는 단계; 서로 대향하는 제1면과 제2면을 갖는 제1 및 제2 절연층을 이형물질을 사이에 두고, 상기 제1면이 상기 이형물질과 맞닿도록 적층하는 단계; 상기 제1 및 제2 회로 패턴을 상기 제1 및 제2 절연층의 제2면에 각각 매립하는 단계; 상기 제1 및 제2 금속 캐리어를 제거하는 단계; 상기 이형물질을 제거하여 상기 제1 및 제2 절연층을 분리하는 단계; 상기 제1면 및 제2면을 연결하도록 상기 제1 및 제2 절연층에 개구부를 형성하는 단계; 활성면에 형성된 하나 이상의 본딩 패드를 갖는 반도체 칩을 상기 본딩 패드가 상기 개구부를 통하여 노출되도록 상기 제1면에 실장하는 단계; 및 본딩 와이어를 이용하여 상기 본딩 패드와 상기 제1 회로 패턴 또는 상기 제2 회로 패턴을 연결하는 단계;를 포함하는 반도체 칩 패키지의 제조방법을 제공할 수 있다.
상기 이형물질은 자외선 또는 열에 의하여 제거될 수 있다.
상기 제1 회로 패턴 또는 상기 제2 회로 패턴은 와이어 본딩 패드 및 볼 패드를 포함할 수 있다.
본 발명에 따르면, 볼 그리드 어레이 기판의 제조방법은 2개의 절연층을 적층하여 진행되므로, 일정 두께 이상이 확보되어 기존의 장치들을 사용할 수 있고, 초박판의 기판을 제조할 수 있다. 또한, 한번의 공정으로 2개의 볼 그리드 어레이 기판이 제조되어 제조공정이 단축된다. 또한, 회로 패턴이 절연층에 매립되어, 고밀도의 회로 패턴을 형성할 수 있다.
도 1a는 본 발명의 일 실시형태에 따른 볼 그리드 어레이 기판을 개략적으로 나타내는 평명도이고, 도 1b는 도 1a의 A-A'를 따라 위한 볼 그리드 어레이 기판의 일부를 나타내는 단면도이다.
도 2a는 본 발명의 일 실시형태에 따른 반도체 칩 패키지를 개략적으로 나타내는 평면도이고, 도 2b는 본 발명의 일 실시형태에 따른 반도체 칩 패키지를 개략적으로 나타내는 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시형태에 따른 볼 그리드 어레이 기판의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a는 본 발명의 일 실시형태에 따른 볼 그리드 어레이 기판을 개략적으로 나타내는 평명도이고, 도 1b는 도 1a의 A-A'를 따라 위한 볼 그리드 어레이 기판의 일부를 나타내는 단면도이다.
도 1a 및 도 1b을 참조하면, 본 실시형태에 따른 볼 그리드 어레이 기판(100)은 반도체 칩의 실장 영역을 제공하는 제1면(111), 상기 제1면(111)과 대향하는 제2면(112), 상기 반도체 칩의 실장 영역과 제2면을 연결하는 개구부(113)을 갖는 절연층(110)과 상기 제2면에 매립된 회로패턴(120)을 포함한다.
절연층(110)은 이에 제한되는 것은 아니나, 수지에 보강기재를 침투시킨 자재를 이용할 수 있다. 예를 들면, 반 경화상태로 만들어진 프리프레그(prepreg)로부터 형성될 수 있다.
상기 수지는 이에 제한되는 것은 아니나, 예를 들면, 에폭시 수지, 폴리이미드 또는 BT 수지(Bismaleimide Triazine resin) 등을 사용할 수 있다. 상기 보강기재는 이에 제한되는 것은 아니나, 유리 섬유 아라미드 또는 종이 등을 사용할 수 있다.
상기 회로패턴(120)은 절연층(110)의 제2면(112)에 매립된 것으로, 본딩 와이어가 연결되는 와이어 본딩패드(121) 및 솔더 볼이 형성되는 볼 패드(122)를 포함한다.
도시되지 않았으나, 상기 회로패턴(120) 상에는 솔더레지스트층이 형성될 수 있다.
도 2a는 본 발명의 일 실시형태에 따른 반도체 칩 패키지를 개략적으로 나타내는 평면도이고, 도 2b는 본 발명의 일 실시형태에 따른 반도체 칩 패키지를 개략적으로 나타내는 단면도이다.
도 2a 및 도 2b를 참조하며, 본 실시형태에 따른 반도체 칩 패키지는 상술한 본 발명의 일 실시형태에 따른 볼 그리드 어레이 기판 및 상기 기판에 실장된 반도체 칩을 포함한다.
본 실시형태에 다른 반도체 칩 패키지는 보드 온 칩(Board On Chip) 패키지 이다.
상기 볼 그리드 어레이 기판은 반도체 칩의 실장 영역을 제공하는 제1면(111), 상기 제1면과 대향하는 제2면(112) 및 상기 제1면(111)과 제2면(112)을 연결하는 개구부(130)를 갖는 절연층(110); 상기 제2면에 매립된 회로패턴(120)을 포함한다.
상기 볼 그리드 어레이 기판의 제1면(111)에 반도체 칩(200)이 페이스 다운 방식으로 실장되므로써, 칩의 활성면(201)이 기판과 대면하고, 부분적으로 개구부(113)를 통하여 노출된다.
상기 활성면(201)에는 전자 소자 및 회로가 형성되어 있으며, 하나 이상의 본딩 패드(210)가 형성되어 있다. 상기 본딩 패드(210)가 볼 그리드 어레이 기판의 개구부(113)를 통하여 노출된다.
상기 반도체 칩(200)은 본딩 와이어(220)에 의하여 볼 그리드 어레이 기판의 회로 패턴(120)과 연결된다. 본딩 와이어(220)는 개구부(113)를 통하여 노출된 반도체 칩의 본딩 패드(210)와 볼 그리드 어레이 기판의 회로 패턴(121)을 와이어 본딩하여 둘 사이에 전기적 접속을 제공한다.
상기 반도체 칩 패키지에는 본딩 와이어를 둘러싸고, 상기 개구부를 채우는 캡슐화제(230)가 포함될 수 있다.
상기 캡슐화제(230)는 디스펜싱, 폿팅(potting), 프린팅, 몰딩 기타의 방법으로 형성될 수 있다.
상기 캡슐화제(230)는 후속 공정 및 반도체 칩 패키지의 본딩 와이어를 보호할 수 있는 물질을 사용할 수 있다. 이에 제한되는 것은 아니나, 예를 들면, 에폭시 또는 실리콘 등을 사용할 수 있다.
또한, 상기 볼 그리드 어레이 기판의 볼 패드(122)에는 솔더 볼(123)이 형성될 수 있다.
상기 솔더 볼(123)은 볼 그리드 어레이 기판과 시스템 보드(system board) 등과 같은 외부 회로와의 연결을 제공한다.
이하, 도 3a 내지 도3g을 참조하여 본 발명에 따른 볼 그리드 어레이 기판의제조방법을 설명한다.
도 3a 내지 도 3g는 본 발명의 일 실시형태에 따른 볼 그리드 어레이 기판의 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 제1 금속 캐리어(130a) 및 제2 금속 캐리어(130b)에 회로 패턴을 형성한다.
이때, 상기 제1 및 제2 금속 캐리어(130a, 130b)은 구리(Cu)로 이루어질 수 있고, 두께는 12㎛ 이상으로 형성될 수 있다.
회로 패턴의 형성방법은 특별히 제한되지 않으며, 당업계에서 통상적으로 사용되는 방법을 사용할 수 있다.
예를 들면, 도 3a에 도시된 바와 같이, 회로 패턴에 대응하는 개구부(h)를 갖는 도금 레지스트(140)층를 도포하고, 노광, 현상 공정 후 전기 도금 등에 의하여 형성할 수 있다. 전기 도금 이전에 무전해 도금으로 시드층을 형성하고, 이후의 전기 도금으로 회로 패턴을 형성할 수도 있다. 이에 따라 도 3b에 도시된 바와 같이, 도금 레지스트층(140)의 개구부(h)에 상응하는 회로 패턴(120)이 형성된다.
상기 회로패턴(120)은 와이어 본딩 패드(121) 및 볼 패드(122)를 포함할 수 있다.
제1 금속 캐리어(130a)와 제2 금속 캐리어(130b)는 동일한 공정에 의하여 수행될 수 있으며, 구체적인 공정은 제1 금속 캐리어(130a)를 중심으로 설명한다.
다음으로, 도 3c에 도시된 바와 같이, 이형물질(150)을 사이에 두고, 제1 절연층(110a) 및 제2 절연층(110b)를 적층한다. 상기 제1 절연층(110a) 및 제2 절연층(110b)은 각각 서로 대향하는 제1면(111)과 제2면(112)을 갖는다. 상기 절연층의 제1면(111)이 상기 이형물질(150)과 맞닿도록 적층한다.
다음으로, 제1 금속 캐리어(130a)에 형성된 회로패턴(120)이 제1 절연층(110a)의 제2면(112)을 향하도록 배치하고, 제2 금속 캐리어(130b)에 형성된 회로 패턴이 제2절연층(110b)의 제2면을 향하도록 배치한다. 상기 절연층은 수지에 보강 기재가 침투된 반경화 상태의 프리그레그일 수 있다.
이후, 도 3d에 도시된 바와 같이, 압력을 가하여 제1 절연층(110a) 및 제2 절연층(110b) 각각에 제1 및 제2 금속 캐리어(130a, 130b)의 제1 및 제2 회로패턴(120)을 매립(buried)한다.
다음으로, 도 3e에 도시된 바와 같이, 제1 금속 캐리어(130a) 및 제2 금속 캐리어(130b)를 제거한다. 상기 제1 및 제2 금속 캐리어(130a, 130b)의 제거는 이에 제한되는 것은 아니나, 에칭에 의한 화학적 방법으로 수행될 수 있다.
이후, 도시되지 않았으나, 제1 회로패턴(120a) 및 제2 회로 패턴(120b) 상에 솔더레지스트층을 형성할 수 있다.
다음으로, 도 3f에 도시된 바와 같이, 이형물질(release material, 150)을 제거하여 제1 절연층(110a) 및 제2 절연층(110b)을 분리한다.
상기 이형물질(release material, 150)은 소정의 인자에 의하여 물질들의 접착력을 약화하여 용이하게 떨어지게 할 수 있는 물질을 의미한다. 소정의 인자로는 자외선 또는 열 등이 될 수 있다. 이형물질(release material, 150)은 제1 절연층(110a) 및 제2 절연층(110b)에 접착되어 있다가 소정의 인자에 의해 접착력이 약화되어 용이하게 이형(release)될 수 있다.
다음으로, 도 3g에 도시된 바와 같이, 제1 절연층(110a)의 제1면(111) 및 제2면(112)을 연결하는 개구부(113)를 형성한다.
개구부(113)의 형성은 이에 제한되는 것은 아니나, 레이저 드릴 또는 CNC 드릴 공정에 의하여 형성될 수 있다.
이와 같이, 본 실시형태에 따른 볼 그리드 어레이 기판의 제조방법은 2개의 절연층을 적층하여 진행되므로, 일정 두께 이상이 확보되어 기존의 장치들을 사용할 수 있고, 초박판의 기판을 제조할 수 있다. 또한, 한번의 공정으로 2개의 볼 그리드 어레이 기판이 제조되어 제조공정이 단축된다.
또한, 금속 캐리어에 회로 패턴을 형성하고, 이를 절연층에 매립하는 방법에 의하여 고밀도의 회로 패턴을 형성할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 반도체 칩 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
이하, 도 4a 및 도 4c를 참조하여, 본 발명의 일 실시형태에 따른 반도체 칩패키지의 제조방법을 설명한다.
본 발명의 반도체 칩 패키지에 사용되는 볼 그리드 어레이 기판은 상술한 실시예에 따른 것으로, 도 3g에 개시된 제조공정 이후를 설명한다.
도 4a에 도시된 바와 같이, 볼 그리드 어레이 기판의 제1면(111)에 반도체 칩(200)을 실장한다. 반도체 칩(200)은 페이스 다운 방식으로 볼 그리드 어레이 기판에 실장된다. 즉, 반도체 칩의 활성면(201)이 기판과 대면하고, 부분적으로 개구부(113)를 통하여 노출된다. 이때, 상기 활성면(201)에 형성된 본딩 패드(210)가 볼 그리드 어레이 기판의 개구부(113)를 통하여 노출되도록 실장된다.
다음으로, 도 4b에 도시된 바와 같이, 본딩 와이어(220)를 이용하여 반도체 칩(200)의 본딩 패드(210)와 볼 그리드 어레이 기판의 회로 패턴(120)를 연결한다.이에 따라, 개구부(113)를 통하여 노출된 반도체 칩의 본딩 패드(210)와 볼 그리드 어레이 기판의 회로 패턴(121)은 전기적으로 연결된다.
다음으로, 도 4c에 도시된 바와 같이, 본딩 와이어(220)를 둘러싸고, 상기 개구부(113)를 채우도록 캡슐화제(230)를 형성한다. 상기 캡슐화제(230)는 디스펜싱, 폿팅(potting), 프린팅, 몰딩 기타의 방법으로 형성될 수 있다.
또한, 상기 볼 그리드 어레이 기판의 볼 패드(122)에 솔더 볼(123)을 형성한다. 상기 솔더 볼(123)에 의하여 볼 그리드 어레이 기판은 시스템 보드(system board) 등과 같은 외부 회로와의 연결될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 볼 그리드 어레이 기판 110: 절연층
120: 회로패턴 130: 금속 캐리어
140: 도금 레지스트층 150: 이형물질(release material)
200: 반도체 칩 210: 본딩패드
220: 금속 와이어 230: 캡슐화제

Claims (6)

  1. 제1 금속 캐리어 및 제2 금속 캐리어에 제1 회로 패턴 및 제2 회로 패턴을 각각 형성하는 단계;
    서로 대향하는 제1면과 제2면을 갖는 제1 및 제2 절연층을 이형물질(release material)을 사이에 두고, 상기 제1면이 상기 이형물질(release material)과 맞닿도록 적층하는 단계;
    상기 제1 및 제2 회로 패턴을 상기 제1 및 제2 절연층의 제2면에 각각 매립하는 단계;
    상기 제1 및 제2 금속 캐리어를 제거하는 단계;
    상기 이형물질(release material)을 제거하여 상기 제1 및 제2 절연층을 분리하는 단계; 및
    상기 제1면 및 제2면을 연결하도록 상기 제1 및 제2 절연층에 개구부를 각각 형성하는 단계;
    를 포함하는 볼 그리드 어레이 기판의 제조방법.
  2. 제1항에 있어서,
    상기 이형물질(release material)은 자외선 또는 열에 의하여 제거되는 것을 특징으로 하는 볼 그리드 어레이 기판의 제조방법.
  3. 제1항에 있어서,
    상기 제1 회로 패턴 또는 상기 제2 회로 패턴은 와이어 본딩 패드 및 볼 패드를 포함하는 것을 특징으로 하는 볼 그리드 어레이 기판의 제조방법.
  4. 제1 금속 캐리어 및 제2 금속 캐리어에 제1 회로 패턴 및 제2 회로 패턴을 각각 형성하는 단계;
    서로 대향하는 제1면과 제2면을 갖는 제1 및 제2 절연층을 이형물질(release material)을 사이에 두고, 상기 제1면이 상기 이형물질(release material)과 맞닿도록 적층하는 단계;
    상기 제1 및 제2 회로 패턴을 상기 제1 및 제2 절연층의 제2면에 각각 매립하는 단계;
    상기 제1 및 제2 금속 캐리어를 제거하는 단계;
    상기 이형물질(release material)을 제거하여 상기 제1 및 제2 절연층을 분리하는 단계;
    상기 제1면 및 제2면을 연결하도록 상기 제1 및 제2 절연층에 개구부를 형성하는 단계;
    활성면에 형성된 하나 이상의 본딩 패드를 갖는 반도체 칩을 상기 본딩 패드가 상기 개구부를 통하여 노출되도록 상기 제1면에 실장하는 단계; 및
    본딩 와이어를 이용하여 상기 본딩 패드와 상기 제1 회로 패턴 또는 상기 제2 회로 패턴을 연결하는 단계;
    를 포함하는 반도체 칩 패키지의 제조방법.
  5. 제4항에 있어서,
    상기 이형물질(release material)은 자외선 또는 열에 의하여 제거되는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
  6. 제4항에 있어서,
    상기 제1 회로 패턴 또는 상기 제2 회로 패턴은 와이어 본딩 패드 및 볼 패드를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조방법.
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