KR101378311B1 - 패키징 기판 및 그 제조 방법 - Google Patents

패키징 기판 및 그 제조 방법 Download PDF

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Abstract

대향하는 제1 및 제2 표면을 포함하는 코어층; 제1 및 제2 표면 상에 각각 형성된 두 개의 회로층; 코어층을 관통하고 제1 및 제2 회로층에 전기적으로 연결된 복수의 도전성 관통홀; 코어층의 제1 및 제2 표면과 회로층 상에 배치된 두 개의 절연 보호층; 및 절연 보호층 중 하나에 부착되며 운반하거나 또는 패키징하는 동안에 패키징 기판이 깨지는 것을 방지하기 위한 캐리어를 포함하는 패키징 기판이 제공된다.

Description

패키징 기판 및 그 제조 방법{PACKAGING SUBSTRATE AND FABRICATION METHOD THEROF}
본 발명은 패키징 기판 및 그 제조 방법에 관한 것으로서, 보다 구체적으로, 패키지 구조의 박형화를 용이하게 하는 패키징 기판 및 그 제조 방법에 관한 것이다.
전자 산업의 빠른 발전에 따라, 전자 제품들은 다기능 및 고성능을 향하여 발전되어 왔다. 반도체 패키지를 소형화하기 위해, 반도체 칩을 운반하는 패키징 기판은 감소된 두께를 갖도록 요구된다. 이러한 패키징 기판은 강성(hard) 또는 연성(soft) 물질로 이루어질 수 있다. BGA(ball grid array) 패키지에서 사용되는 패키징 기판은 일반적으로 강성 물질로 이루어진다.
도 1a 내지 도 1c는 이중층(double-layer) 회로를 갖는 패키징 기판(1)의 제조 방법을 도시하는 개략적인 단면도이다.
도 1a를 참조하면, 코어층(10)이 제공된다. 코어층(10)은 상부에 배치된 제1 금속층(11a)을 포함하는 제1 표면(10a), 상부에 배치된 제2 금속층(11b)을 포함하고 제1 표면(10a)에 대향하는 제2 표면(10b), 및 상기 제1 및 제2 표면(10a, 10b)을 관통하는 복수의 관통홀(100)을 포함한다.
도 1b를 참조하면, 코어층(10)의 제1 표면(10a) 및 제2 표면(10b) 상에 제1 회로층(13a) 및 제2 회로층(13b)을 각각 형성하고, 제1 및 제2 회로층(13a, 13b)을 전기적으로 연결하기 위하여 관통홀(100) 내에 복수의 도전성 관통홀(14)을 형성하기 위해, 제1 및 제2 금속층(11a, 11b)을 사용하여(전기 도금을 위한 전류의 도전 경로로써 제1 및 제2 금속층(11a, 11b) 상에 도전층(12)을 사용하여) 패터닝 처리가 실시된다. 여기에서, 제1 및 제2 회로층(13a, 13b)은 각각 복수의 제1 및 제2 도전성 패드(130a, 130b)를 포함한다.
도 1c를 참조하면, 제1 절연 보호층(15a) 및 제2 절연 보호층(15b)은 각각 코어층(10)의 제1 표면(10a) 및 제2 표면(10b) 상에 형성된다. 제1 및 제2 절연 보호층(15a, 15b)은 제1 및 제2 도전성 패드(130a, 130b)를 노출시키기 위하여 각각 복수의 제1 및 제2 개구부(150a, 150b)를 포함한다. 또한, 제1 표면 마감층(16a) 및 제2 표면 마감층(16b)은 노출된 제1 및 제2 도전성 패드(150a, 150b) 상에 각각 형성된다.
다음으로, 패키지 구조를 형성하기 위하여 반도체 칩이 제2 절연 보호층(15b) 상에 배치되고 봉지재(encapsulant)에 의해 봉지될 수 있다. 종래의 공정 기술에 따르면, 패키징 기판(1)의 두께(S)는 150㎛까지 감소될 수 있다.
하지만, 이러한 150㎛의 두께를 갖는 패키징 기판은 반도체 패키지의 소형화 요구를 충족시키기 어렵다. 반면에, 만약 패키징 기판(1)의 두께가 150㎛보다 작도록 감소된다면, 패키징 기판(1)은 운반하거나 또는 패키징하는 동안에 깨지기 쉬워, 이에 의해 제품의 생산에 악영향을 준다.
따라서, 전술된 단점들을 극복하기 위한 패키징 기판 및 그 제조방법을 제공하여야 할 필요가 있다.
따라서, 본 발명은 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함하는 코어층; 상기 코어층의 제1 표면 상에 형성되며 복수의 제1 도전성 패드를 포함하는 제1 회로층; 상기 코어층의 제2 표면 상에 형성되며 복수의 제2 도전성 패드를 포함하는 제2 회로층; 상기 코어층을 관통하며, 상기 제1 및 제2 회로층에 전기적으로 연결된 복수의 도전성 관통홀; 상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성되며, 상기 제1 회로층의 제1 도전성 패드를 각각 노출시키기 위한 복수의 개구부를 포함하는 제1 절연 보호층; 노출된 상기 제1 도전성 패드 상에 형성된 제1 표면 마감층; 상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성되며, 상기 제2 회로층의 제2 도전성 패드를 각각 노출시키기 위한 복수의 개구부를 포함하는 제2 절연 보호층; 노출된 상기 제2 도전성 패드 상에 형성된 제2 표면 마감층; 및 접착층을 통하여 상기 제1 절연 보호층에 부착된 캐리어를 포함하는 패키징 기판을 제공한다.
또한, 본 발명은 상부에 형성된 제1 금속층을 포함하는 제1 표면 및 상부에 형성된 제2 금속층을 포함하고 상기 제1 표면에 대향하는 제2 표면을 각각 포함하는 두 개의 코어층과, 상기 제2 금속층의 부분을 노출시키기 위해 상기 제1 금속층 및 상기 코어층의 제1 표면을 관통하는 복수의 관통홀을 제공하는 단계; 상기 두 개의 코어층을 연결하기 위한 접착 부재를 통해 상기 두 개의 코어층의 제2 금속층을 본딩하는 단계; 상기 코어층의 제1 표면 상에 복수의 제1 도전성 패드를 포함하는 제1 회로층을 형성하고, 상기 제1 회로층을 전기적으로 연결하기 위하여 상기 코어층의 관통홀 내에 도전성 관통홀을 형성하도록 각각의 상기 코어층의 제1 금속층을 사용하는 단계; 제1 표면 마감층이 노출된 상기 제1 도전성 패드 상에 형성되도록 상기 제1 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제1 절연 보호층을 상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성하는 단계; 접착층을 통하여 각각의 상기 제1 절연 보호층에 캐리어를 부착시키는 단계; 상기 접착 부재를 제거하여 두 개의 기판 본체를 얻는 단계; 상기 제2 금속층을 노출시키기 위해 본딩 부재를 사용하여 상기 두 개의 기판 본체의 캐리어를 서로 적층하는 단계; 복수의 제2 도전성 패드를 포함하고 상기 도전성 관통홀을 전기적으로 연결하는 제2 회로층을 형성하기 위해 각각의 상기 코어층의 제2 금속층을 사용하는 단계; 제2 표면 마감층이 노출된 상기 제2 도전성 패드 상에 형성되도록 상기 제2 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제2 절연 보호층을 상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성하여, 두 개의 패키징 기판을 형성하는 단계; 및 상기 본딩 부재를 제거하여 상기 두 개의 패키징 기판을 서로 분리하는 단계를 포함하는 패키징 기판의 제조 방법을 제공한다.
또한, 본 발명은 상부에 형성된 제1 금속층을 포함하는 제1 표면 및 상부에 형성된 제2 금속층을 포함하고 상기 제1 표면에 대향하는 제2 표면을 각각 포함하는 두 개의 코어층과, 상기 제2 금속층의 부분을 노출시키기 위해 상기 제1 금속층 및 상기 코어층의 제1 표면을 관통하는 복수의 관통홀을 제공하는 단계; 상기 두 개의 코어층을 연결하기 위한 접착 부재를 통해 상기 두 개의 코어층의 제2 금속층을 본딩하는 단계; 상기 코어층의 제1 표면 상에 복수의 제1 도전성 패드를 포함하는 제1 회로층을 형성하고, 상기 제1 회로층을 전기적으로 연결하기 위하여 상기 코어층의 관통홀 내에 도전성 관통홀을 형성하도록 각각의 상기 코어층의 제1 금속층을 사용하는 단계; 제1 표면 마감층이 노출된 상기 제1 도전성 패드 상에 형성되도록 상기 제1 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제1 절연 보호층을 상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성하는 단계; 접착층을 통하여 각각의 상기 제1 절연 보호층에 캐리어를 부착시키는 단계; 상기 접착 부재를 제거하여 두 개의 기판 본체를 얻는 단계; 복수의 제2 도전성 패드를 포함하고 상기 도전성 관통홀을 전기적으로 연결하는 제2 회로층을 형성하기 위해 각각의 상기 기판 본체의 상기 제2 금속층을 사용하는 단계; 및 제2 표면 마감층이 노출된 제2 도전성 패드 상에 형성되도록 제2 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 제2 절연 보호층을 상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성하는 단계를 포함하는 다른 패키징 기판의 제조 방법을 제공한다.
여기에서, 상기 접착층은 접착제(glue) 또는 이형제(release agent)로 이루어질 수 있고, 상기 캐리어는 고온 내열성 물질로 이루어질 수 있다.
또한, 패키징 기판의 두께에서 캐리어의 두께를 뺀 것은 150㎛ 보다 작다.
따라서, 캐리어를 패키징 기판의 제1 절연 보호층에 부착시킴으로써, 상기 패키징 기판은 운반하거나 패키징하는 동안에 깨지는 것이 방지될 수 있다. 또한, 캐리어가 제거된 후, 상기 패키징 기판은 150㎛ 보다 작은 두께를 갖고, 따라서, 감소된 두께를 갖는 패키지 구조를 형성한다. 따라서, 본 발명의 패키징 구조는 소형화 및 신뢰성의 요구를 모두 충족시킨다.
도 1a 내지 도 1c는 이중층 회로를 갖는 패키징 기판의 종래 제조 방법을 도시하는 개략적인 단면도이다;
도 2a 내지 도 2i는 본 발명의 실시예에 따른 패키징 기판의 제조 방법을 도시하는 개략적인 단면도이고, 도 2fa는 도 2f의 다른 실시예를 도시한다; 그리고
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 패키징 기판의 제조 방법을 도시하는 개략적인 단면도이다.
이하의 예시적인 실시예들은 본 발명의 개시 내용을 설명하기 위해 제공되며, 본 명세서를 읽고 난 후 이러한 그리고 다른 장점과 효과는 당업자에 자명할 수 있다.
모든 도면은 본 발명의 범위를 한정하기 위해 의도된 것이 아님에 주의하여야 한다. 본 발명의 기술적 사상으로부터 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다. 또한, "하나의", "상에", "상부", "하부" 등의 용어는 단지 설명을 위한 목적일 뿐 본 발명의 범위를 한정하기 위한 것으로 해석되어서는 안된다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 패키징 기판(2)의 제조 방법을 도시하는 개략적인 단면도이다.
도 2a를 참조하면, 두 개의 코어층(20)이 제공된다. 각각의 코어층(20)은 제1 표면(20a) 및 제1 표면(20a)에 대향하는 제2 표면(20b)을 포함한다. 제1 금속층(21)은 제1 표면(20a) 상에 형성되고 제2 금속층(21b)은 제2 표면(20b) 상에 형성된다. 제2 금속층(21b)의 부분을 노출시키기 위하여 코어층(20)의 제1 금속층(21a) 및 제1 표면(20a)을 관통하도록 복수의 관통홀(200)이 형성된다.
두 코어층(20)이 서로 적층되도록 두 코어층(20)의 제2 금속층(21b)은 복수의 접착 부재(22)를 통해 함께 본딩된다.
코어층(20)은 BT(Bismaleimide-Triazine)와 같은 유기 폴리머 물질 또는 프리프레그(prepreg)와 같은 절연 물질로 이루어질 수 있다. 각각의 코어층(20)은 60㎛보다 작은 두께를 갖는다. 제1 및 제2 금속층(21a)은 구리로 이루어질 수 있고, 접착 부재(22)는 접착제(glue)로 이루어질 수 있다.
각각의 코어층(20)은 60㎛보다 작은 두께를 갖더라도, 서로 적층된 두 코어층은 종래 패키징 기판의 제조에 사용되는 장치가 여기에 사용될 수 있도록 증가된 두께를 가지며, 이에 의해 제조 비용이 줄어든다.
도 2b를 참조하면, 코어층(20)의 제1 표면(20a) 상에 제1 회로층(23a)을 형성하고, 제1 회로층(23a)을 전기적으로 연결하기 위하여 관통홀(200) 내에 도전성 관통홀(24)을 형성하기 위해 각각의 코어층(20)의 제1 금속층(21a)을 사용하여 패터닝 처리가 실시된다. 또한, 제1 회로층(23a)은 복수의 제1 도전성 패드(230a)를 포함한다.
본 발명이 속하는 기술분야에서 잘 알려진 다양한 회로 제조 공정이 어떠한 특별한 한정 없이 본 발명에 적용될 수 있으며, 그에 대한 상세한 설명은 여기에서 생략된다.
도 2c를 참조하면, 제1 절연 보호층(25a)은 코어층(20)의 제1 표면(20a) 및 회로층(23a) 상에 형성된다. 각각의 절연 보호층(25a)은 제1 도전성 패드(230a)를 노출시키기 위한 복수의 제1 개구부(250a)를 포함한다. 다른 실시예에서, 제1 도전성 패드(230a)는 제1 절연 보호층(25a)으로부터 노출되기 위하여 제1 절연 보호층(25a)의 표면보다 높거나 이와 높이가 같을 수 있다.
다음으로, 제1 표면 마감층(26a)은 제1 절연 보호층(25a)의 제1 개구부(250a)를 통하여 노출된 제1 도전성 패드(230a) 상에 형성된다.
도 2d를 참조하면, 캐리어(27)는 접착층(270)을 통하여 각각의 제1 절연 보호층(25a)에 부착된다. 본 실시예에서, 접착층(270)은 접착제 또는 이형제(release agent)로 이루어질 수 있다. 캐리어(27)는 CCL(copper clad laminate)과 같은 고온 내열성 물질로 이루어질 수 있다.
도 2e를 참조하면, 접착 부재(22)가 제거되어 서로 분리된 두 개의 기판 본체(2a)를 얻는다.
도 2f 또는 도 2fa을 참조하면, 제2 금속층(21b)을 노출시키기 위하여 캐리어(27)가 본딩 부재(28 또는 28')를 통해 서로 적층된다. 본 실시예에서, 본딩 부재(28 또는 28')는 (도 2fa에 도시된 바와 같이) 접착 범프(adhesive bump) 또는 (도 2f에 도시된 바와 같이) 접착층(adhesive layer)일 수 있다.
도 2g를 참조하면, 도전성 관통홀(24)을 전기적으로 연결하고 복수의 제2 도전성 패드(230b)를 포함하는 제2 회로층(23b)을 형성하기 위해 각각의 코어층(20)의 제2 금속층(21b)이 사용된다.
도 2h를 참조하면, 제2 절연 보호층(25b)은 코어층(20)의 제2 표면(20b) 및 제2 회로층(23b) 상에 형성된다. 각각의 제2 절연 보호층(25b)은 제2 도전성 패드(230b)를 각각 노출시키기 위한 복수의 제2 개구부(250b)를 포함한다. 다른 실시예에서는, 제2 도전성 패드(230b)는 제2 절연 보호층(25b)으로부터 노출되기 위하여 제2 절연 보호층(25b)보다 높거나 이와 높이가 같을 수 있다.
또한, 제2 표면 마감층(26b)은 제2 절연 보호층(25b)의 제2 개구부(250b)를 통하여 노출된 제2 도전성 패드(230b) 상에 형성된다.
도 2i를 참조하면, 본딩 부재(28)가 제거되어 서로 분리된 두 개의 패키징 기판(2)을 얻는다. 각각의 패키징 기판(2)의 높이(L)에서 캐리어(27)의 두께(d)를 뺀 것은 h와 같으며, 이는 150㎛보다 작다. 여기에서, 접착층(270)은 무시될 만큼 충분히 얇다. 캐리어(27)의 두께(d)는 임의의 특별한 한정 없이 실질적인 필요에 따라 변경될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 패키징 기판(2)의 제조 방법을 도시하는 단면도이다.
도 2e와 동일한 도 3a를 참조하면, 접착 부재(22)가 제거되어 두 개의 기판 본체(2a)를 얻는다.
도 3b를 참조하면, 이전의 실시예와는 달리, 본 실시예에서는 두 기판 본체(2a)가 적층되지 않는다. 각각의 기판 본체(2a)에 대하여, 도전성 관통 홀(24)을 전기적으로 연결하고 복수의 제2 도전성 패드(230b)를 포함하는 제2 기판층(23b)을 형성하기 위해 제2 금속층(21b)이 사용된다.
도 3c를 참조하면, 제2 절연 보호층(25b)은 코어층(20)의 제2 표면(20b) 및 제2 회로층(23b) 상에 형성되고, 제2 회로층(23b)의 제2 도전성 패드(230b)를 노출시키기 위한 복수의 제2 개구부(250b)를 포함한다.
다음으로, 제2 절연 보호층(25b)의 제2 개구부(250b)를 통하여 노출된 제2 도전성 패드(230b) 상에 제2 표면 마감층(26b)이 형성된다. 이와 같이, 패키징 기판(2)이 얻어진다. 패키징 기판(2)의 전체 두께(L)에서 캐리어(27)의 두께(d)를 뺀 것은 h와 같으며, 이는 150㎛ 보다 작다.
일반적으로, 150㎛보다 작은 기판을 제조하기 위해서는, 새로운 장치가 제공되고, 이에 따라 제조 비용을 증가시킨다. 본 발명에서는, h가 150㎛ 보다 작더라도, 제조하는 동안에 캐리어(27)를 포함하는 패키징 기판(2)의 전체 두께(L)는 150㎛ 이상이다. 따라서, 종래 패키징 기판의 제조에 사용되는 종래의 장치가 본 발명에서 사용되어, 제조 비용을 절감한다.
이어지는 공정에서, 반도체 칩(미도시)이 제2 절연 보호층(25b) 상에 배치되어 봉지되고, 그 다음 캐리어(27)가 제거되어 패키지 구조를 얻는다. 캐리어(27)가 없는 패키징 기판(2)의 두께(h)가 150㎛ 보다 작기 때문에, 패키지 구조의 전체 두께는 감소한다. 따라서, 본 발명의 패키징 기판(2)은 소형화 요구를 충족시킨다.
패키징 기판(2)의 제조 과정 동안, 캐리어(27)는 패키징 기판(2)의 강도의 강화를 돕고, 이에 의해 운반하거나 패키징하는 동안에 패키징 기판(2)의 깨짐을 방지한다.
또한, 적층된 코어층(20) 또는 기판 본체(2a)는 패키징 기판의 대량 생산을 용이하게 한다.
또한, 본 발명은, 제1 표면(20a) 및 제1 표면(20a)에 대향하는 제2 표면(20b)을 포함하는 코어층(20); 코어층(20)의 제1 표면(20a) 상에 배치된 제1 회로층(23a) 및 코어층(20)의 제2 표면(20b) 상에 배치된 제2 회로층(23b); 코어층(20) 내에 배치된 복수의 도전성 관통홀(24); 코어층(20)의 제1 표면(20a) 및 제1 회로층(23a) 상에 배치된 제1 절연 보호층(25a) 및 코어층(20)의 제2 표면(20b) 및 제2 회로층(23b) 상에 배치된 제2 절연 보호층(25b); 및 제1 절연 보호층(25a)에 부착된 캐리어(27)를 포함하는 패키징 기판(2)을 더 제공한다.
제1 회로층(23a)은 복수의 제1 도전성 패드(230a)를 포함하고, 제2 회로층(23b)은 복수의 제2 도전성 패드(230b)를 포함한다. 도전성 관통홀(24)은 제1 및 제2 회로층(23a, 23b)을 전기적으로 연결한다.
제1 절연 보호층(25a)은 제1 도전성 패드(230a)를 노출시키기 위한 복수의 제1 개구부(250a)를 포함하고, 제1 표면 마감층(26a)은 제1 절연 보호층(25a)의 제1 개구부(250a)를 통하여 노출된 제1 도전성 패드(230a) 상에 배치된다.
제2 절연 보호층(25b)은 제2 도전성 패드(230b)를 노출시키기 위한 복수의 제2 개구부(250b)를 포함하고, 제2 표면 마감층(26b)은 제2 절연 보호층(25b)의 제2 개구부(250b)를 통해여 노출된 제2 도전성 패드(230b) 상에 배치된다.
캐리어(27)는 접착층(270)을 통하여 제1 도전성 패드(230a) 및 제1 절연 보호층(25a)에 부착된다. 본 실시예에서, 접착층(270)은 접착제 또는 이형제로 이루어질 수 있다. 캐리어(27)는 고온 내열성 물질로 이루어진다.
또한, 패키징 기판(2)의 두께(L)에서 캐리어(27)의 두께(d)를 뺀 것은 150㎛보다 작다.
본 발명에 따르면, 패키징 기판의 전체적인 강도를 강화시키기 위하여 캐리어가 기판의 절연 보호층에 부착되고, 이에 의해 운반하거나 패키징하는 동안에 패키징 기판의 깨짐을 효율적으로 방지한다.
또한, 캐리어가 제거된 후, 패키징 기판의 두께는 150㎛보다 작고, 따라서 감소된 두께를 갖는 패키지 구조를 가져다 준다. 따라서, 본 발명의 패키징 기판은 소형화 및 신뢰성의 요구를 모두 충족시킨다.
전술된 구체적인 상세한 설명은 본 발명에 따른 바람직한 예시를 설명하기 위한 것일 뿐이며, 본 발명의 범위를 한정하기 위한 것이 아니다. 따라서, 당업자에 의해 완성되는 모든 수정 및 변경은 하기 첨부된 특허청구범위에 의하여 정의된 본 발명의 범위 내에 있을 것이다.

Claims (10)

  1. 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함하는 코어층;
    상기 코어층의 제1 표면 상에 형성되며 복수의 제1 도전성 패드를 포함하는 제1 회로층;
    상기 코어층의 제2 표면 상에 형성되며 복수의 제2 도전성 패드를 포함하는 제2 회로층;
    상기 코어층을 관통하며, 상기 제1 및 제2 회로층에 전기적으로 연결된 복수의 도전성 관통홀;
    상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성되며, 상기 제1 회로층의 제1 도전성 패드를 각각 노출시키기 위한 복수의 개구부를 포함하는 제1 절연 보호층;
    노출된 상기 제1 도전성 패드 상에 형성된 제1 표면 마감층;
    상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성되며, 상기 제2 회로층의 제2 도전성 패드를 각각 노출시키기 위한 복수의 개구부를 포함하는 제2 절연 보호층;
    노출된 상기 제2 도전성 패드 상에 형성된 제2 표면 마감층; 및
    접착층을 통하여 상기 제1 절연 보호층에 부착된 캐리어
    를 포함하는 패키징 기판.
  2. 제1항에 있어서,
    상기 접착층은 접착제 또는 이형제로 이루어진 패키징 기판.
  3. 제1항에 있어서,
    상기 캐리어는 고온 내열성 물질로 이루어진 패키징 기판.
  4. 상부에 형성된 제1 금속층을 포함하는 제1 표면 및 상부에 형성된 제2 금속층을 포함하고 상기 제1 표면에 대향하는 제2 표면을 각각 포함하는 두 개의 코어층과, 상기 제2 금속층의 부분을 노출시키기 위해 상기 제1 금속층 및 상기 코어층의 제1 표면을 관통하는 복수의 관통홀을 제공하는 단계;
    상기 두 개의 코어층을 연결하기 위한 접착 부재를 통해 상기 두 개의 코어층의 제2 금속층을 본딩하는 단계;
    상기 코어층의 제1 표면 상에 복수의 제1 도전성 패드를 포함하는 제1 회로층을 형성하고, 상기 제1 회로층을 전기적으로 연결하기 위하여 상기 코어층의 관통홀 내에 도전성 관통홀을 형성하도록 각각의 상기 코어층의 제1 금속층을 사용하는 단계;
    제1 표면 마감층이 노출된 상기 제1 도전성 패드 상에 형성되도록 상기 제1 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제1 절연 보호층을 상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성하는 단계;
    접착층을 통하여 각각의 상기 제1 절연 보호층에 캐리어를 부착시키는 단계;
    상기 접착 부재를 제거하여 두 개의 기판 본체를 얻는 단계;
    상기 제2 금속층을 노출시키기 위해 본딩 부재를 사용하여 상기 두 개의 기판 본체의 캐리어를 서로 적층하는 단계;
    복수의 제2 도전성 패드를 포함하고 상기 도전성 관통홀을 전기적으로 연결하는 제2 회로층을 형성하기 위해 각각의 상기 코어층의 제2 금속층을 사용하는 단계;
    제2 표면 마감층이 노출된 상기 제2 도전성 패드 상에 형성되도록 상기 제2 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제2 절연 보호층을 상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성하여, 두 개의 패키징 기판을 형성하는 단계; 및
    상기 본딩 부재를 제거하여 상기 두 개의 패키징 기판을 서로 분리하는 단계
    를 포함하는 패키징 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 본딩 부재는 접착 범프 또는 접착층인 패키징 기판의 제조 방법.
  6. 제4항에 있어서,
    상기 접착층은 접착제 또는 이형제로 이루어진 패키징 기판의 제조 방법.
  7. 제4항에 있어서,
    상기 캐리어는 고온 내열성 물질로 이루어진 패키징 기판의 제조 방법.
  8. 상부에 형성된 제1 금속층을 포함하는 제1 표면 및 상부에 형성된 제2 금속층을 포함하고 상기 제1 표면에 대향하는 제2 표면을 각각 포함하는 두 개의 코어층과, 상기 제2 금속층의 부분을 노출시키기 위해 상기 제1 금속층 및 상기 코어층의 제1 표면을 관통하는 복수의 관통홀을 제공하는 단계;
    상기 두 개의 코어층을 연결하기 위한 접착 부재를 통해 상기 두 개의 코어층의 제2 금속층을 본딩하는 단계;
    상기 코어층의 제1 표면 상에 복수의 제1 도전성 패드를 포함하는 제1 회로층을 형성하고, 상기 제1 회로층을 전기적으로 연결하기 위하여 상기 코어층의 관통홀 내에 도전성 관통홀을 형성하도록 각각의 상기 코어층의 제1 금속층을 사용하는 단계;
    제1 표면 마감층이 노출된 상기 제1 도전성 패드 상에 형성되도록 상기 제1 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 각각의 제1 절연 보호층을 상기 코어층의 제1 표면 및 상기 제1 회로층 상에 형성하는 단계;
    접착층을 통하여 각각의 상기 제1 절연 보호층에 캐리어를 부착시키는 단계;
    상기 접착 부재를 제거하여 두 개의 기판 본체를 얻는 단계;
    복수의 제2 도전성 패드를 포함하고 상기 도전성 관통홀을 전기적으로 연결하는 제2 회로층을 형성하기 위해 각각의 상기 기판 본체의 상기 제2 금속층을 사용하는 단계; 및
    제2 표면 마감층이 노출된 제2 도전성 패드 상에 형성되도록 제2 도전성 패드를 노출시키기 위한 복수의 개구부를 포함하는 제2 절연 보호층을 상기 코어층의 제2 표면 및 상기 제2 회로층 상에 형성하는 단계
    를 포함하는 패키징 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 접착층은 접착제 또는 이형제로 이루어진 패키징 기판의 제조 방법.
  10. 제8항에 있어서,
    상기 캐리어는 고온 내열성 물질로 이루어진 패키징 기판의 제조 방법.
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