KR102456321B1 - 인쇄회로기판 및 이를 포함하는 전자소자 패키지 - Google Patents

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Abstract

본 발명은 인쇄회로기판 및 이를 포함하는 전자소자 패키지에 관한 것이다. 인쇄회로기판은 절연층과 회로층으로 이루어진 적층체; 상기 적층체의 일면에 적층된 제1 솔더레지스트층; 상기 제1 솔더레지스트층을 관통하여 상기 적층체의 일면 상에 형성되며, 상기 회로층과 전기적으로 연결되는 범프; 및 상기 제1 솔더레지스트층 상에 적층되고, 상기 범프의 일면을 노출시키는 개구부를 구비한 제2 솔더레지스트층을 포함한다.

Description

인쇄회로기판 및 이를 포함하는 전자소자 패키지{PRINTED CIRCUIT BOARD AND ELECTRONIC COMPONENT PACKAGE HAVING THE SAME}
본 발명은 인쇄회로기판 및 이를 포함하는 전자소자 패키지에 관한 것이다.
반도체 패키징 기술의 발달로 인해서 패키지 기판은 초고밀도 및 소형화 되고 있고, 이에 따라, POP(Package On Package) 기판의 솔더볼 피치와 높이가 감소되고 있다. 피치와 높이가 작은 솔더볼을 이용하여 POP 기판을 구현하기 위해 인터포저(interposer) 기판이 사용되기도 한다.
일본공개특허 제2010-029867호(2011-08-25 공개)
본 발명의 목적은 패키지 기판과의 결합력이 향상된 인쇄회로기판 및 이를 포함하는 전자소자 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연층과 회로층으로 이루어진 적층체; 상기 적층체의 일면에 적층된 제1 솔더레지스트층; 상기 제1 솔더레지스트층을 관통하여 상기 적층체의 일면 상에 형성되며, 상기 회로층과 전기적으로 연결되는 범프; 및 상기 제1 솔더레지스트층 상에 적층되고, 상기 범프의 일면을 노출시키는 개구부를 구비한 제2 솔더레지스트층을 포함하는 인쇄회로기판이 제공된다.
본 발명의 다른 측면에 따르면, 전자소자가 실장되는 인쇄회로기판; 및 상기 인쇄회로기판에 접합되는 패키지 기판을 포함하고, 상기 인쇄회로기판은, 절연층과 회로층으로 이루어진 적층체; 상기 적층체의 일면에 적층된 제1 솔더레지스트층; 상기 제1 솔더레지스트층을 관통하여 상기 제1 절연층의 일면 상에 형성되며, 상기 회로층과 전기적으로 연결되는 범프; 및 상기 제1 솔더레지스트층 상에 적층되고, 상기 범프의 일면을 노출시키는 개구부를 구비한 제2 솔더레지스트층을 포함하는 전자소자 패키지가 제공된다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도.
도 2는 본 발명의 일 실시예에 따른 전자소자 패키지의 단면도.
도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판의 단면도.
도 4는 본 발명의 다른 실시예에 따른 전자소자 패키지의 단면도.
도 5 및 6은 본 발명의 일 실시예에 따른 인쇄회로기판 제조 공정을 나타낸 도면.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 공정을 나타낸 도면.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 발명에 따른 인쇄회로기판 및 이를 포함하는 전자소자 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한 이하에서 설명한 본 발명의 각각의 실시예는 반드시 하나의 실시예 만을 나타내는 개념이 아니며, 각각의 실시예에 대하여 종속된 실시예들을 포괄하는 개념으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도, 도 2는 본 발명의 일 실시예에 따른 전자소자 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 적층체, 제1 솔더레지스트층, 범프, 제2 솔더레지스트층을 포함하고 제3 솔더레지스트층을 더 포함할 수 있다.
적층체(100)는 절연층(110)과 회로층(120)으로 이루어지며, 일면 및 타면을 구비한다. 여기서, 적층체(100)의 일면 및 타면은, 측면을 제외한, 서로 대향하는 양면을 일컫는다. 이하, 본 발명에서는 적층체(100)의 일면은 전자소자(600)가 실장되는 면으로 다른 패키지 기판(도 2의 800)과 대향하는 면이고, 타면은 메인보드와 접합되는 면이다. 도 1을 기준으로, 적층체(100)의 상면이 일면이고, 하면이 타면이 된다.
적층체(100)의 절연층(110)은 수지와 같은 절연물질로 조성되는 자재로, 얇은 판상이다. 절연층(110)의 수지는 열경화성 수지, 열가소성 수지 등의 다양한 소재일 수 있으며, 구체적으로 에폭시 수지 또는 폴리이미드 등일 수 있다. 여기서, 에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.
절연층(110)은 프리프레그(PPG) 또는 빌드업 필름(build up film)일 수 있다. 프리프레그의 경우에, 상술한 에폭시 수지에 유리섬유(glass cloth)와 같은 섬유 보강재(300)가 포함될 수 있다. 빌드업 필름의 경우에, 상술한 에폭시 수지에 실리카(SiO2)와 같은 무기 필러(filler)가 함유될 수 있다. 이러한 빌드업 필름으로는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
다만, 빌드업 필름에 함유되는 무기 필러는, 실리카(SiO2), 황산바륨(BaSO4), 알루미나(Al2O3) 중 어느 하나가 선택되어 사용되거나, 2 이상을 조합하여 사용될 수 있다. 무기충전제는 그 외에도 탄산칼슘, 탄산마그네슘, 플라이 애시, 천연 실리카, 합성 실리카, 카올린, 클레이, 산화칼슘, 산화마그네슘, 산화티타늄, 산화아연, 수산화칼슘, 수산화알루미늄, 수산화마그네슘, 탈크, 마이카, 하이드로탈사이트, 규산알루미늄, 규산마그네슘, 규산칼슘, 소성 탈크, 규회석, 티탄산칼륨, 황산마그네슘, 황산칼슘, 인산마그네슘 등이 포함될 수 있어 그 물질이 제한되는 것은 아니다.
적층체(100)는 상하로 적층되는 복수의 절연층(110)으로 이루어질 수 있다. 도 1에는 세 층의 절연층(110)이 도시되어 있으나, 절연층(110)의 개수가 제한되는 것은 아니다.
적층체(100)의 회로층(120)은 전기신호를 전달하도록 패턴화되어 있는 전도체로, 소정의 폭과 두께를 가지도록 형성되고, 회로 디자인 설계에 따라 길이, 모양이 결정될 수 있다. 회로층(120)은 금속으로 형성될 수 있으며, 전기전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.
회로층(120)은 절연층(110)에 형성되며, 절연층(110)이 복수인 경우, 각 절연층(110)마다 형성된다. 회로층(120)은 절연층(110)의 일면 또는 양면에 형성될 수 있고, 절연층(110) 일면 또는 양면에 매립될 수 있다. 도 1에는 세 층의 절연층(110)이 도시되어 있고, 이 경우, 회로층(120)은 네 층이 될 수 있다.
회로층(120) 중 적층체(100)의 일면에 형성되는 회로층(121)은 절연층(110)에 매립되도록 형성될 수 있다. 또한, 적층체(100)의 일면에 형성되는 회로층(121)은 단자패드(121')를 포함할 수 있다. 이러한 단자패드(121')는 후술하게 될 전자소자(600)가 실장되는 부분이다. 한편, 적층체(100)의 타면에 형성되는 회로층(122)은 적층체(100)의 타면보다 돌출되게 형성될 수 있다.
회로층(120)은 금속박(미도시, 도 3의 S1 참고)과 시드층(미도시, 도 3의 S2 참고)을 포함할 수 있고, 회로층(120)의 금속박과 시드층을 제외한 나머지는 시드층을 인입선으로 한 전기도금 방식으로 형성될 수 있다. 이 경우, 회로층(120)은 금속박, 시드층, 전기도금층 순으로 구성될 수 있다. 금속박과 시드층은 회로층(120)이 Modified Semi-Additive Process(MSAP) 공법으로 형성된 결과일 수 있다. 따라서, 회로층(120)의 금속박과 시드층은 반드시 본 발명에서 반드시 수반되는 것은 아니며, 회로층(120) 제조 공법에 따라 존재 여부가 결정될 수 있다. 예를 들어, 회로층(120)이 Subtractive(ex. Tenting), Semi-Additive Process(SAP) 공법으로 형성된다면, 회로층(120)은 금속박 없이 시드층만 구비할 수 있다.
적층체(100)는 비아(130)를 더 포함할 수 있으며, 비아(130)는 상하로 이격된 회로층(120)들을 전기적으로 연결한다. 즉, 비아(130)는, 서로 다른 절연층(110)에 형성되거나, 동일 절연층(110)의 양면에 형성된 회로층(120)들을 연결한다. 비아(130) 역시 금속으로 이루어질 수 있고, 회로층(120)과 동일한 금속으로 이루어질 수 있다. 또한, 비아(130)는 시드층을 구비할 수 있다.
제1 솔더레지스트층(200)은 감광성 수지재로 회로층(120)을 커버하여 불필요한 쇼트를 방지하기 위해 적층체(100) 일면에 적층된다. 특히, 제1 솔더레지스트층(200)은 적층체(100)의 일면에 형성되는 회로층(121)을 커버한다. 적층체(100)의 일면에 형성되는 회로층(121)이 절연층(110)에 매립되는 경우, 제1 솔더레지스트층(200)은 적층체(100)의 일면 및 매립된 회로층(121)의 노출된 일면에 접촉되게 형성된다.
제1 솔더레지스트층(200)은 제1 캐비티(210)를 구비하며, 제1 캐비티(210)를 통하여 단자패드(121')가 노출된다. 노출된 단자패드(121') 표면에는 금(Au), 니켈(Ni) 등의 표면처리층이 형성될 수 있다. 또한, 전자소자(600)는 상기 제1 캐비티(210)에 삽입되어 단자패드(121') 상에 실장된다.
범프(140)는 제1 솔더레지스트층(200)을 관통하여 적층체(100)의 일면에 상에 형성되며, 적층체(100)의 회로층(120)과 전기적으로 연결된다. 특히, 범프(140)는 적층체(100)의 일면에 형성되는 회로층(121)과 연결 및 접촉될 수 있다. 범프(140)는 제1 솔더레지스트층(200)보다 돌출되며, 도 1에 도시된 것과 같이, 범프(140)는 제1 솔더레지스트층(200)을 관통하는 관통부와 제1 솔더레지스트층(200) 보다 돌출부를 포함하고, 돌출부는 관통부 위에 위치할 수 있고, 관통부의 횡단면적이 돌출부의 횡단면적보다 작을 수 있다.
범프(140)는 제1 캐비티(210)의 외측에 위치할 수 있다. 예를 들어, 제1 캐비티(210)가 인쇄회로기판의 중앙부에 위치하고, 범프(140)는 제1 캐비티(210) 주변에 위치할 수 있다. 한편, 범프(140)는 회로층(120)과 동일한 금속을 포함하는 금속으로 이루어질 수 있으나, 이로 한정되는 것은 아니며, 전기 전도 특성을 고려하여, 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다. 범프(140)는 시드층(S2)을 구비할 수 있고, 범프(140)의 표면에는 금(Au), 니켈(Ni) 등의 표면처리층이 형성될 수 있다.
제2 솔더레지스트층(300)은 제1 솔더레지스트층(200) 상에 적층되고, 범프(140)의 일면을 노출시키는 개구부(320)를 구비한다. 여기서, 범프(140)의 일면은 다른 패키지 기판과 대향하는 면으로, 도 1에서 범프(140)의 상면일 수 있다. 개구부(320)의 횡단면적은 범프(140)의 일면의 면적보다 작고, 제2 솔더레지스트층(300)이 범프(140)의 일면 가장자리를 커버할 수 있다. 노출된 범프(140)의 상면에는 후술할 접합부재(700)가 형성될 수 있다.
제2 솔더레지스트층(300)의 두께는 제1 솔더레지스트층(200)의 두께보다 클 수 있다. 적층체(100)의 일면에 형성된 회로층(121)이 절연층(110)에 매립된 경우, 제1 솔더레지스트층(200)은 적층체(100)의 일면을 얇은 두께로 커버하여도 그 기능을 발휘할 수 있으며, 이에 반해, 제2 솔더레지스트층(300)은 범프(특히, 돌출부)(140)보다 높게 형성되어야 하므로, 제2 솔더레지스트층(300) 두께가 제1 솔더레지스트층(200)의 두께보다 클 수 있으나, 이로 제한될 필요는 없다.
제2 솔더레지스트층(300)은 제2 캐비티(310)를 구비하고, 제2 캐비티(310)는 제1 캐비티(210)와 대응된다. 여기서, 대응된다는 것은, 인쇄회로기판과 평행한 가상의 평면으로 제1 캐비티(210)와 제2 캐비티(310)를 투영하였을 대, 두 캐비티(210, 310)가 서로 겹치는 것을 의미하며, 바람직하게는 제1 캐비티(210)와 제2 캐비티(310)의 중심선이 실질적으로 일치할 수 있다. 전자소자(600)는 제1 캐비티(210) 및 제2 캐비티(310) 내에 삽입될 수 있다.
제2 캐비티(310)의 횡단면적은 제1 캐비티(210)의 횡단면적보다 클 수 있다. 이에 따라, 평면도에서 제1 솔더레지스트층(200)이 제2 캐비티(310)를 통해 노출될 수 있다.
제2 솔더레지스트층(300)에 의하여, 캐비티(210, 310) 외의 영역에서 인쇄회로기판의 높이가 확보될 수 있고, 제2 솔더레지스트의 높이가 충분히 확보된다면, POP 기판에서 인터포저 기판이 생략될 수 있다.
제3 솔더레지스트층(400)은 감광성 수지재로 회로층(120)을 커버하여 불필요한 쇼트를 방지하기 위해 적층체(100) 타면에 적층되어, 제3 솔더레지스트층(400)은 제1 솔더레지스트층(200)과 반대면에 위치한다. 제3 솔더레지스트층(400)은 적층체(100) 타면에 형성된 회로층(122)을 커버하며, 적층체(100) 타면에 형성된 회로층(122)이 적층체(100) 타면보다 돌출된 경우, 제3 솔더레지스트층(400)은 돌출된 회로층(122)보다 높이 적층된다. 또한, 적층체(100) 타면에 형성된 회로층(122)이 적층체(100) 타면보다 돌출되고, 적층체(100) 일면에 형성된 회로층(121)이 절연층(110)에 매립된 경우, 제3 솔더레지스트층(400)의 두께는 제1 솔더레지스트층(200)의 두께보다 클 수 있다.
제3 솔더레지스트층(400)에는 제1 개구(410)가 구비되어, 적층체(100) 타면에 형성된 회로층(122)의 일면을 노출시킬 수 있다. 여기서, 회로층(122)의 일면은 메인보드와 대향하는 면으로, 도 1에서 회로층(122)의 하면일 수 있다. 제1 개구(410)의 폭은 회로층(120)의 폭보다 작고, 제3 솔더레지스트층(400)이 회로층(120)의 가장자리를 커버할 수 있다. 노출된 회로층(120) 하면에는 메인보드와 접합되기 위한 솔더 등의 접합제가 형성될 수 있다.
도 2를 참조하면, 본 발명의 일 실시에에 따른 전자소자 패키지는, 전자소자(600)가 실장되는 인쇄회로기판을 포함하고, 인쇄회로기판에 접합되는 패키지 기판(800)을 더 포함할 수 있다. 또한, 인쇄회로기판과 패키지 기판(800)은 접합부재(700)에 의하여 접합될 수 있다. 이러한 전자소자 패키지는 POP 일 수 있다.
인쇄회로기판은, 절연층(110)과 회로층(120)으로 이루어진 적층체(100); 상기 적층체(100)의 일면에 적층된 제1 솔더레지스트층(200); 상기 제1 솔더레지스트층(200)을 관통하여 상기 제1 절연층(110)의 일면 상에 형성되며, 상기 회로층(120)과 전기적으로 연결되는 범프(140); 및 상기 제1 솔더레지스트층(200) 상에 적층되고, 상기 범프(140)의 일면을 노출시키는 개구부(320)를 구비한 제2 솔더레지스트층(300)을 포함하고, 제3 솔더레지스트층(400)을 더 포함할 수 있다. 이러한 인쇄회로기판에 대한 설명은 도 1을 참조하여 설명한 바와 같다.
전자소자(600)는 인쇄회로기판에 실장되며, 편의 상 인쇄회로기판에 실장되는 전자소자를 제1 전자소자(600)라 칭하여, 패키지 기판(800)에 실장되는 제2 전자소자(810)와 구분할 수 있다. 제1 전자소자(600)는 제1 솔더레지스트층(200)의 제1 캐비티(210)와 제2 솔더레지스트층(300)의 제2 캐비티(310) 내에 삽입되고, 캐비티(210, 310)를 통해 노출된 적층체(100) 일면의 단자패드(121') 상에 솔더와 같은 도전성부재(610)를 매개로 실장될 수 있다. 다만, 제1 전자소자(600)는 도전성부재(610)를 이용한 플립칩(flip chip) 방식 외에도 와이어 본딩(wire bonding) 방식으로 인쇄회로기판에 실장될 수 있다.
제1 전자소자(600)는, 능동소자, 수동소자, 집적회로(IC) 등 다양한 소자를 포함하고, 예를 들어, 반도체칩일 수 있다.
패키지 기판(800)은 제2 전자소자(810)가 실장된 기판이고, 인쇄회로기판 상에 접합된다. 특히, 패키지 기판(800)은 인쇄회로기판의 제1 전자소자(600)가 실장된 면과 마주하도록 실장되고, 제2 전자소자(810)는 그 반대면에 실장될 수 있다. 제2 전자소자(810)는 패키지 기판(800)에 플립칩 방식 또는 와이어 본딩 방식으로 실장될 수 있고, 도 2에는 제2 전자소자(810)가 기판에 접착되고, 와이어로 기판에 전기적으로 연결되는 와이어 본딩 방식으로 실장되고 있다.
인쇄회로기판과 패키지 기판(800)을 접합시키는 접합부재(700)는, 인쇄회로기판의 범프(140)와 패키지 기판(800)의 접속패드를 서로 연결한다. 이러한 접합부재(700)는 솔더볼(solder ball)일 수 있다.
접합부재(700)는 제1 솔더레지스트층(200)과는 접촉되지 않고, 제2 솔더레지스트층(300)과는 접촉될 수 있다. 이는 접합부재(700)가 범프(140) 상에 형성되어, 접합부재(700)의 높이가 제1 솔더레지스트층(200) 보다 높기 때문이다. 솔더볼이 협피치, 낮은 높이를 가지더라도, 범프(140)와 제2 솔더레지스트층(300)에 의하여 솔더볼의 위치가 높아지기 때문에, 인쇄회로기판과 패키지 기판(800)이 안정적으로 결합될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 인쇄회로기판의 단면도, 도 4는 본 발명의 다른 실시예에 따른 전자소자 패키지의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 인쇄회로기판은, 적층체(100), 제1 솔더레지스트층(200), 범프(140), 제2 솔더레지스트층(300)을 포함하고 제3 솔더레지스트층(400), 보강재(420) 및 제4 솔더레지스트층(500)을 더 포함할 수 있다.
적층체(100), 제1 솔더레지스트층(200), 범프(140), 제2 솔더레지스트층(300)을 포함하고 제3 솔더레지스트층(400)에 대한 설명은, 도 1 및 도 2를 참조하여 설명한 바와 동일하므로 생략한다.
보강재(420)는 제3 솔더레지스트층(400) 상에 형성되어, 인쇄회로기판에 강성을 부여한다. 보강재(420)는 금속으로 형성될 수 있고, 회로층(120)을 이루는 금속을 포함하는 금속으로 이루어질 수 있다. 보강재(420)는 회로층(120)을 형성하는 공법과 동일한 공법으로 형성될 수 있다. 이로써 보강재(420)가 금속박(S1)과 시드층(S2)을 구비할 수 있고, 상술한 바와 마찬가지로, 보강재(420) 형성 공법에 따라 보강재(420)는 시드층(S2)만을 구비할 수도 있다. 또한, 보강재(420)가 회로 형성 공법이 아니라 보강재(420)료를 패턴화한 후 패턴화된 보강재(420)료를 제1 솔더레지스트층(200) 상에 부착되는 방식으로 만들어질 수도 있어, 형성 방식이 제한되는 것은 아니다.
보강재(420)는 회로층(120)에 비하여 강성(rigidity) 또는 모듈러스(modulus)가 클 수 있다. 강성은 외력에 대한 변형률을 의미하고, 단순하게는 축방향력(수직응력)이 주어질 때 변형률이라고 볼 수 있다. 이러한 강성은 탄성계수(modulus of elasticity) 또는 영률(Young's modulus)에 따라 달라지며, 탄성계수 또는 영률이 클수록 강성은 크다고 이해할 수 있다.
보강재(420)는 제3 솔더레지스트층(400) 상에 형성되되, 제3 솔더레지스트층(400) 면적 이상으로 형성되지 않을 수 있다. 즉, 보강재(420)는 제3 솔더레지스트층(400)의 제1 개구(410)를 커버하지 않는다.
제4 솔더레지스트층(500)은 제3 솔더레지스트층(400) 상에 형성되고, 보강재(420)를 커버한다. 이에 따라, 보강재(420)는 제3 솔더레지스트층(400)과 제4 솔더레지스트층(500)으로 둘러싸인다. 즉, 보강재(420)는 제3 솔더레지스트층(400) 표면에 접하고, 제3 솔더레지스트층(400)과 접하지 않는 보강재(420)의 표면은 제4 솔더레지스트층(500)에 접한다. 이에 따라, 보강재(420)는 외부로 드러나지 않는다.
제4 솔더레지스트층(500)은 제2 개구(510)를 구비하고, 제2 개구(510)는 제1 개구(410)와 대응된다. 즉, 제1 개구(410)와 제2 개구(510)는 서로 겹치게 형성되며, 제1 개구(410) 및 제2 개구(510)를 통하여 적층체(100)의 타면에 형성된 회로층(122)이 노출될 수 있다.
제1 개구(410)의 횡단면적은 제2 개구(510)의 횡단면적보다 작을 수 있다. 이로써, 제2 개구(510)를 통해 제3 솔더레지스트층(400)이 노출될 수 있다.
도 4를 참조하면, 본 발명의 다른 실시에에 따른 전자소자 패키지는, 전자소자(600)가 실장되는 인쇄회로기판을 포함하고, 인쇄회로기판에 접합되는 패키지 기판(800)을 더 포함할 수 있다. 또한, 인쇄회로기판과 패키지 기판(800)은 접합부재(700)에 의하여 접합될 수 있다. 이러한 전자소자 패키지는 POP 일 수 있다.
인쇄회로기판은, 절연층(110)과 회로층(120)으로 이루어진 적층체(100); 상기 적층체(100)의 일면에 적층된 제1 솔더레지스트층(200); 상기 제1 솔더레지스트층(200)을 관통하여 상기 제1 절연층(110)의 일면 상에 형성되며, 상기 회로층(120)과 전기적으로 연결되는 범프(140); 및 상기 제1 솔더레지스트층(200) 상에 적층되고, 상기 범프(140)의 일면을 노출시키는 개구부(320)를 구비한 제2 솔더레지스트층(300)을 포함하고, 제3 솔더레지스트층(400), 보강재(420) 및 제4 솔더레지스트층(500)을 더 포함할 수 있다. 이러한 인쇄회로기판에 대한 설명은 도 1 및 도 3을 참조하여 설명한 바와 같다.
전자소자(600)는 인쇄회로기판에 실장되며, 편의 상 인쇄회로기판에 실장되는 전자소자를 제1 전자소자(600)라 칭하여, 패키지 기판(800)에 실장되는 제2 전자소자(810)와 구분할 수 있다. 제1 전자소자(600)는 제1 솔더레지스트층(200)의 제1 캐비티(210)와 제2 솔더레지스트층(300)의 제2 캐비티(310) 내에 삽입되고, 캐비티(210, 310)를 통해 노출된 적층체(100) 일면의 단자패드(121') 상에 솔더와 같은 도전성부재(610)를 매개로 실장될 수 있다. 다만, 제1 전자소자(600)는 도전성부재(610)를 이용한 플립칩(flip chip) 방식 외에도 와이어 본딩(wire bonding) 방식으로 인쇄회로기판에 실장될 수 있다.
제1 전자소자(600)는, 능동소자, 수동소자, 집적회로(IC) 등 다양한 소자를 포함하고, 예를 들어, 반도체칩일 수 있다.
패키지 기판(800)은 제2 전자소자(810)가 실장된 기판이고, 인쇄회로기판 상에 접합된다. 특히, 패키지 기판(800)은 인쇄회로기판의 제1 전자소자(600)가 실장된 면과 마주하도록 실장되고, 제2 전자소자(810)는 그 반대면에 실장될 수 있다. 제2 전자소자(810)는 패키지 기판(800)에 플립칩 방식 또는 와이어 본딩 방식으로 실장될 수 있고, 도 2에는 제2 전자소자(810)가 기판에 접착되고, 와이어로 기판에 전기적으로 연결되는 와이어 본딩 방식으로 실장되고 있다.
인쇄회로기판과 패키지 기판(800)을 접합시키는 접합부재(700)는, 인쇄회로기판의 범프(140)와 패키지 기판(800)의 접속패드를 서로 연결한다. 이러한 접합부재(700)는 솔더볼(solder ball)일 수 있다.
접합부재(700)는 제1 솔더레지스트층(200)과는 접촉되지 않고, 제2 솔더레지스트층(300)과는 접촉될 수 있다. 이는 접합부재(700)가 범프(140) 상에 형성되어, 접합부재(700)의 높이가 제1 솔더레지스트층(200) 보다 높기 때문이다. 솔더볼이 협피치, 낮은 높이를 가지더라도, 범프(140)와 제2 솔더레지스트층(300)에 의하여 솔더볼의 위치가 높아지기 때문에, 인쇄회로기판과 패키지 기판(800)이 안정적으로 결합될 수 있다.
도 5 및 6은 본 발명의 일 실시예에 따른 인쇄회로기판 제조 공정을 나타낸 도면이다. 도 5 및 도 6에 의하면, 도 1에 따른 인쇄회로기판이 제조될 수 있다.
도 5(a)를 참조하면, 캐리어(C) 상에 적층체(100)가 형성된다. 적층체(100)는 복수의 절연층(110)이 캐리어(C) 상에 순차적층되어 마련될 수 있으며, 캐리어(C)는 절연재(C0), 캐리어금속(C1), 시드금속(C2)를 포함하고, 캐리어금속(C1)과 시드금속(C2)은 사이에 개재된 이형층(C3)으로 접착되어 있다.
이와 같이, 캐리어(C)를 이용하면 적층체(100)가 코어리스(coreless) 형태로 구현될 수 있다. 이 경우, 적층체(100) 일면에 형성된 회로층(121)은 절연층 (110) 내로 매립될 수 있다. 한편, 적층체(100)를 형성함에 있어, 회로층 (120)은 MSAP, SAP, Tenting 등 다양한 공법으로 형성될 수 있다. 회로층(120)은 시드금속(C2)과 그 위에 형성되는 전기도금층을 포함할 수 있다.
도 5(b)를 참조하면, 적층체(100)는 캐리어(C)로부터 분리된다. 구체적으로, 이형층(C3)을 경계로 캐리어금속(C1)과 시드금속(C2)이 서로 분리되며, 시드금속(C2)은 에칭으로 제거된다.
도 5(c)를 참조하면, 적층체(100) 양면에 솔더레지스트층이 도포된다. 도포된 솔더레지스트층은 예비건조(pre-cure)될 수 있다. 적층체(100) 일면에 도포된 솔더레지스트층은 제1 솔더레지스트층(200)이 되고, 적층체(100) 타면에 도포된 솔더레지스트층은 제3 솔더레지스트층(400)이 된다.
도 5(d)를 참조하면, 솔더레지스트층 상에 감광성 드라이필름(D)이 부착되고, 드라이필름(D)은 패터닝된다. 드라이필름(D)은 노광 및 현상 과정을 통하여 패터닝될 수 있다.
도 5(e)를 참조하면, 드라이필름(D) 패터닝을 통해 개방된 부분에 대응되는 솔더레지스트층이 제거된다. 이로써, 제1 캐비티(210)를 구비한 제1 솔더레지스트층(200)과 제1 개구(410)를 구비한 제3 솔더레지스트층(400)이 형성된다. 한편, 솔더레지스트층 제거는 노광 및 현상을 포함하는 포토 공정이나 블라스트(blast) 가공으로 이루어질 수 있다. 블라스트 가공으로 이루어지는 경우, 잔류하는 솔더레지스트를 제거하기 위한 화학적 후처리가 후속 공정으로 수반될 수 있다.
도 6(f)를 참조하면, 드라이필름이 박리되고, 제1 솔더레지스트층(200)과 제3 솔더레지스트층(400)이 경화(post-cure)된다. 필요에 따라, UV를 이용한 경화가 추가로 진행될 수 있다.
도 6(g)를 참조하면, 시드층(S2)이 증착, 무전해도금 등의 방식으로 형성된다. 시드층(S2)은 구리, 티타늄/구리 등의 금속으로 이루어질 수 있다. 시드층(S2)은 제1 솔더레지스트층(200) 상에 형성되며, 제1 캐비티(210) 내부에도 형성된다.
도 6(h)를 참조하면, 제1 솔더레지스트층(200)을 관통하는 범프(140)가 형성된다. 범프(140)는 제1 솔더레지스트층(200)을 관통하고, 제1 솔더레지스트층(200)보다 돌출되어 제1 솔더레지스트층(200) 상면과 접한다. 한편, 범프(140) 형성 시, 범프(140) 외 영역에 있는 불필요한 시드층(S2)은 에칭 등의 방식으로 제거된다.
도 6(i)를 참조하면, 제1 솔더레지스트층(200) 상에 제2 솔더레지스트층(300)이 형성된다. 제2 레지스트층에는 제1 캐비티(210)와 대응하는 제2 캐비티(310)가 구비되며, 범프(140)의 상면을 노출시키는 개구부(320)가 구비된다.
제2 솔더레지스트층(300)은 솔더레지스트를 인쇄회로기판 전면에 도포된 후에 제2 캐비티(310)와 개구부(320) 영역에 대응하는 솔더레지스트가 선택적으로 제거됨으로써 형성될 수 있다. 솔더레지스트의 선택적 제거는, 노광/현상 또는 블라스트와 같은 기계적 가공 등으로 이루어질 수 있다. 이때, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(300)이 모두 감광성인 경우, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(300) 각각은, 서로 다른 재료, 또는 서로 다른 광(예를 들어, 서로 다른 파장)에 반응하는 특징을 가짐으로써, 제2 솔더레지스트층(300)을 노광/현상 공정으로 형성할 때, 제1 솔더레지스트층(200)에 영향이 없도록 할 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 공정을 나타낸 도면이다. 도 7 및 도 8에 의하면, 도 3에 따른 인쇄회로기판이 제조될 수 있다.
도 7(a)를 참조하면, 캐리어(C) 상에 적층체(100)가 형성된다. 적층체(100)는 복수의 절연층(110)이 캐리어(C) 상에 순차적층되어 마련될 수 있으며, 캐리어(C)는 절연재(C0), 캐리어금속(C1), 시드금속(C2)를 포함하고, 캐리어금속(C1)과 시드금속(C2)은 사이에 개재된 이형층(C3)으로 접착되어 있다.
이와 같이, 캐리어(C)를 이용하면 적층체(100)가 코어리스(coreless) 형태로 구현될 수 있다. 이 경우, 적층체(100) 일면에 형성된 회로층(121)은 절연층(110) 내로 매립될 수 있다. 한편, 적층체(100)를 형성함에 있어, 회로층(120)은 MSAP, SAP, Tenting 등 다양한 공법으로 형성될 수 있고, 회로층(120)은 시드금속(C2)과 그 위에 형성되는 전기도금층을 포함할 수 있다.
도 7(b)를 참조하면, 적층체(100) 상에 제3 솔더레지스트층(400)이 형성되고, 제3 솔더레지스트층(400)에 제1 개구(410)가 형성되어, 회로층(122)이 노출된다.
도 7(c)를 참조하면, 제3 솔더레지스트층(400) 상에 시드층(S2)이 증착, 무전해도금 등의 방식으로 형성된다. 시드층(S2)은 제1 개구(410)를 통해 노출된 회로층(122) 표면에도 형성된다.
도 7(d)를 참조하면, 시드층(S2) 상에 전기도금층이 형성되며, 이때 패터닝된 도금레지스트가 사용될 수 있다. 시드층(S2)과 그 위에 형성된 전기도금층은 보강재(420)가 되며, 보강재(420) 영역 외의 불필요한 시드층(S2)은 에칭 등의 방식으로 제거 된다.
도 7(e)를 참조하면, 제3 솔더레지스트층(400) 상에 보강재(420)를 커버하는 제4 솔더레지스트층(500)이 형성된다. 이로써, 보강재(420)는 제3 솔더레지스트층(400) 및 제4 솔더레지스트층(500)에 의하여 둘러싸인다.
도 8(f)를 참조하면, 제4 솔더레지스트층(500) 상에 추가 캐리어(C)가 부착되고, 도 8(g)를 참조하면, 기존의 캐리어(C)로부터 적층체(100)가 분리된다. 구체적으로, 이형층(C3)을 경계로 캐리어금속(C1)과 시드금속(C2)이 서로 분리되며, 시드금속(C2)은 에칭으로 제거된다. 추가 캐리어(C)는 적층체(100) 핸들링을 용이하게 한다.
도 8(h)를 참조하면, 제1 솔더레지스트층(200)이 형성된다. 제1 솔더레지스트층(200)은 솔더레지스트가 도포된 후에 제1 캐비티(210)와 범프(140)가 형성될 영역이 개방됨으로써 형성될 수 있다. 한편, 제1 솔더레지스트층(200) 상에 시드층(S2)이 증착, 무전해도금 등의 방식으로 형성된다.
도 8(i)를 참조하면, 범프(140)가 형성된다. 범프(140)는 제1 솔더레지스트층(200)을 관통하고, 제1 솔더레지스트층(200)보다 돌출되어 제1 솔더레지스트층(200) 상면과 접한다. 한편, 범프(140) 형성 시, 범프(140) 외 영역에 있는 불필요한 시드층(S2)은 에칭 등의 방식으로 제거된다.
도 8(j)를 참조하면, 제1 솔더레지스트층(200) 상에 제2 솔더레지스트층(300)이 형성된다. 제2 레지스트층에는 제1 캐비티(210)와 대응하는 제2 캐비티(310)가 구비되며, 범프(140)의 상면을 노출시키는 개구부(320)가 구비된다.
제2 솔더레지스트층(300)은 솔더레지스트를 인쇄회로기판 전면에 도포된 후에 제2 캐비티(310)와 개구부(320) 영역에 대응하는 솔더레지스트가 선택적으로 제거됨으로써 형성될 수 있다. 솔더레지스트의 선택적 제거는, 노광/현상 또는 블라스트와 같은 기계적 가공 등으로 이루어질 수 있다. 이때, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(300)이 모두 감광성인 경우, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(300) 각각은, 서로 다른 재료, 또는 서로 다른 광(예를 들어, 서로 다른 파장)에 반응하는 특징을 가짐으로써, 제2 솔더레지스트층(300)을 노광/현상 공정으로 형성할 때, 제1 솔더레지스트층(200)에 영향이 없도록 할 수 있다.
도 8(k)를 참조하면, 추가 캐리어(C)가 제거되며, 구체적으로, 이형층(C3)을 경계로 캐리어금속(C1)과 시드금속(C2)이 서로 분리되며, 시드금속(C2)은 에칭으로 제거된다. 이후에, 필요에 따라, 제1 캐비티(210) 및 제2 캐비티(310)를 통해 노출된 단자패드(121') 표면에 표면처리층이 형성될 수 있다.
이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면, 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리 범위 내에 포함된다고 할 것이다.
100: 적층체
110: 절연층
120, 121, 122: 회로층
121': 단자패드
130: 비아
140: 범프
S1: 금속박
S2: 시드층
200: 제1 솔더레지스트층
210: 제1 캐비티
300: 제2 솔더레지스트층
310: 제2 캐비티
320: 개구부
400: 제3 솔더레지스트층
410: 제1 개구
420: 보강재
500: 제4 솔더레지스트층
510: 제2 개구
600: 제1 전자소자
610: 도전성부재
700: 접합부재
800: 패키지 기판
810: 제2 전자소자
820: 접속패드
830: 와이어
C: 캐리어
C0: 절연재
C1: 캐리어금속
C2: 시드금속
C3: 이형층
D: 드라이필름

Claims (34)

  1. 절연층과 회로층으로 이루어진 적층체;
    상기 적층체의 일면에 적층된 제1 솔더레지스트층;
    상기 제1 솔더레지스트층을 관통하여 상기 적층체의 일면 상에 형성되며, 상기 회로층과 전기적으로 연결되는 범프;
    상기 제1 솔더레지스트층 상에 적층되고, 상기 범프의 일면을 노출시키는 개구부를 구비한 제2 솔더레지스트층;
    상기 적층체의 타면에 적층된 제3 솔더레지스트층; 및
    상기 제3 솔더레지스트층 상에 적층된 제4 솔더레지스트층; 을 포함하며,
    상기 제3 솔더레지스트층 상에는 보강재가 형성된 인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1 솔더레지트층을 관통하는 제1 캐비티; 및
    상기 제2 솔더레지스트층을 관통하며, 상기 제1 캐비티에 대응되는 제2 캐비티를 더 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 회로층 중 상기 적층체의 일면에 형성된 회로층의 일부는 상기 제1 캐비티 및 상기 제2 캐비티를 통하여 노출되는 인쇄회로기판.
  4. 제2항에 있어서,
    상기 제1 캐비티의 횡단면적은 상기 제2 캐비티의 횡단면적 보다 작은 인쇄회로기판.
  5. 제2항에 있어서,
    상기 범프는 상기 제1 캐비티의 외측에 위치하는 인쇄회로기판.
  6. 제1항에 있어서,
    상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 인쇄회로기판.
  7. 제1항에 있어서,
    상기 절연층은 복수로 형성되고,
    상기 회로층은 상기 복수의 절연층 각각에 형성되며,
    상기 적층체는 상기 회로층과 연결되는 비아를 더 포함하는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 회로층 중 상기 절연층 일면에 형성된 회로층은 상기 절연층 내에 매립되는 인쇄회로기판.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 보강재는 상기 제3 솔더레지스트층 및 상기 제4 솔더레지스트층에 의하여 둘러싸인 인쇄회로기판.
  13. 제1항에 있어서,
    상기 보강재는 상기 회로층과 동일한 금속을 포함하는 금속으로 이루어진 인쇄회로기판.
  14. 제1항에 있어서,
    상기 제3 솔더레지스트층에는, 상기 회로층 중 상기 적층체의 타면에 형성된 회로층을 노출시키는 제1 개구가 형성되고,
    상기 제4 솔더레지스트층에는 상기 제1 개구와 대응되는 제2 개구가 형성된 인쇄회로기판.
  15. 제14항에 있어서,
    상기 제1 개구의 횡단면적은 상기 제2 개구의 횡단면적보다 작은 인쇄회로기판.
  16. 제1항에 있어서,
    상기 제3 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 인쇄회로기판.
  17. 전자소자가 실장되는 인쇄회로기판; 및
    상기 인쇄회로기판에 접합되는 패키지 기판을 포함하고,
    상기 인쇄회로기판은,
    절연층과 회로층으로 이루어진 적층체;
    상기 적층체의 일면에 적층된 제1 솔더레지스트층;
    상기 제1 솔더레지스트층을 관통하여 상기 제1 절연층의 일면 상에 형성되며, 상기 회로층과 전기적으로 연결되는 범프;
    상기 제1 솔더레지스트층 상에 적층되고, 상기 범프의 일면을 노출시키는 개구부를 구비한 제2 솔더레지스트층;
    상기 적층체의 타면에 적층된 제3 솔더레지스트층; 및
    상기 제3 솔더레지스트층 상에 적층된 제4 솔더레지스트층; 을 포함하며,
    상기 제3 솔더레지스트층에는, 상기 회로층 중 상기 적층체의 타면에 형성된 회로층을 노출시키는 제1 개구가 형성되고,
    상기 제4 솔더레지스트층에는 상기 제1 개구와 대응되는 제2 개구가 형성된 전자소자 패키지.
  18. 제17항에 있어서,
    상기 제1 솔더레지트층을 관통하는 제1 캐비티; 및
    상기 제2 솔더레지스트층을 관통하며, 상기 제1 캐비티에 대응되는 제2 캐비티를 더 포함하고,
    상기 전자소자는 상기 제1 캐비티 및 상기 제2 캐비티 내에 삽입되는 전자소자 패키지.
  19. 제18항에 있어서,
    상기 전자소자는 상기 회로층 중 상기 적층체의 일면에 형성된 회로층의 일부 상에 도전성부재를 매개로 실장되는 전자소자 패키지.
  20. 제18항에 있어서,
    상기 제1 캐비티의 횡단면적은 상기 제2 캐비티의 횡단면적 보다 작은 전자소자 패키지.
  21. 제18항에 있어서,
    상기 범프는 상기 전자소자의 외측에 위치하는 전자소자 패키지.
  22. 제17항에 있어서,
    상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 전자소자 패키지.
  23. 제17항에 있어서,
    상기 절연층은 복수로 형성되고,
    상기 회로층은 상기 복수의 절연층 각각에 형성되며,
    상기 적층체는 상기 회로층과 연결되는 비아를 더 포함하는 전자소자 패키지.
  24. 제17항에 있어서,
    상기 회로층 중 상기 절연층 일면에 형성된 회로층은 상기 절연층 내에 매립되는 전자소자 패키지.
  25. 삭제
  26. 삭제
  27. 제17항에 있어서,
    상기 제3 솔더레지스트층 상에는 보강재가 형성된 전자소자 패키지.
  28. 제27항에 있어서,
    상기 보강재는 상기 제3 솔더레지스트층 및 상기 제4 솔더레지스트층에 의하여 둘러싸인 전자소자 패키지.
  29. 제27항에 있어서,
    상기 보강재는 상기 회로층을 이루는 금속과 동일한 금속으로 이루어진 전자소자 패키지.
  30. 삭제
  31. 제17항에 있어서,
    상기 제1 개구의 횡단면적은 상기 제2 개구의 횡단면적보다 작은 전자소자 패키지.
  32. 제17항에 있어서,
    상기 제3 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 전자소자 패키지.
  33. 제17항에 있어서,
    상기 범프 상에 형성되어, 상기 인쇄회로기판과 상기 패키지 기판을 접합시키는 접합부재를 더 포함하는 전자소자 패키지.
  34. 제33항에 있어서,
    상기 접합부재는 상기 제1 솔더레지스트층 보다 높게 위치하여 상기 제1 솔더레지스트층과 접촉되지 않는 전자소자 패키지.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5106351B2 (ja) * 2008-10-29 2012-12-26 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP5083295B2 (ja) 2009-11-12 2012-11-28 株式会社大林組 光触媒担持体、及び光触媒担持体の製造方法
JP6048050B2 (ja) * 2011-10-13 2016-12-21 住友ベークライト株式会社 半導体パッケージおよび半導体装置
JP5992676B2 (ja) * 2011-11-25 2016-09-14 京セラ株式会社 配線基板の製造方法
JP2015072984A (ja) * 2013-10-02 2015-04-16 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
US9633965B2 (en) * 2014-08-08 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
JP6752553B2 (ja) * 2015-04-28 2020-09-09 新光電気工業株式会社 配線基板
KR102333092B1 (ko) * 2015-07-15 2021-12-01 삼성전기주식회사 회로 기판 및 그 제조 방법
US9893028B2 (en) * 2015-12-28 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bond structures and the methods of forming the same

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