KR102456322B1 - 기판 스트립 및 이를 포함하는 전자소자 패키지 - Google Patents

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KR102456322B1
KR102456322B1 KR1020170148305A KR20170148305A KR102456322B1 KR 102456322 B1 KR102456322 B1 KR 102456322B1 KR 1020170148305 A KR1020170148305 A KR 1020170148305A KR 20170148305 A KR20170148305 A KR 20170148305A KR 102456322 B1 KR102456322 B1 KR 102456322B1
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Abstract

본 발명은 기판 스트립이 및 이를 포함하는 전자소자 패키지에 관한 것이다. 본 발명의 일 측면에 따른 기판 스트립은, 절연층과 회로층으로 이루어진 적층체; 상기 적층체 상에 적층되는 제1 솔더레지스트층; 상기 제1 솔더레지스트층 상에 형성되는 보강재; 및 상기 보강재를 커버하도록 상기 제1 솔더레지스트층 상에 적층되는 제2 솔더레지스트층을 포함하고, 상기 적층체는 유닛영역과 더미영역으로 구획되고, 상기 보강재 및 상기 제2 솔더레지스트층은 상기 더미영역 상에 형성된다.

Description

기판 스트립 및 이를 포함하는 전자소자 패키지{SUBSTRATE STRIP AND ELECTRONIC COMPONENT PACKAGE HAVING THE SAME}
본 발명은 기판 스트립 및 이를 포함하는 전자소자 패키지에 관한 것이다.
반도체 패키징 기술의 발달로 인해서 패키지 기판은 초고밀도 및 소형화 되고 있고, 이에 따라, 초박판형 인쇄회로기판이 요구되고 있다. 초박판형 인쇄회로기판을 만들기 위하여 인쇄회로기판의 강성 확보가 중요하며, 강성이 부족한 경우, 기판의 휨이 심하게 발생하게 되고 패키징 공정에서 정상적인 공정 진행이 어렵다.
일본공개특허 제2009-141121호(2009.06.25 공개)
본 발명의 목적은 휨이 저감될 수 있는 기판 스트립 및 이를 포함하는 전자소자 패키지를 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연층과 회로층으로 이루어진 적층체; 상기 적층체 상에 적층되는 제1 솔더레지스트층; 상기 제1 솔더레지스트층 상에 형성되는 보강재; 및 상기 보강재를 커버하도록 상기 제1 솔더레지스트층 상에 적층되는 제2 솔더레지스트층을 포함하고, 상기 적층체는 유닛영역과 더미영역으로 구획되고, 상기 보강재 및 상기 제2 솔더레지스트층은 상기 더미영역 상에 형성되는 기판 스트립이 제공된다.
본 발명의 다른 측면에 따르면, 유닛영역과 더미영역으로 구획되는 기판 스트립; 및 상기 유닛영역 상에 실장되는 전자소자를 포함하고, 상기 기판 스트립은, 절연층과 회로층으로 이루어진 적층체; 상기 적층체 상에 적층되는 제1 솔더레지스트층; 상기 제1 솔더레지스트층 상에 형성되는 보강재; 및 상기 보강재를 커버하도록 상기 제1 솔더레지스트층 상에 적층되는 제2 솔더레지스트층을 포함하고, 상기 보강재 및 상기 제2 솔더레지스트층은 상기 더미영역 상에 형성되는 전자소자 패키지가 제공된다.
도 1은 본 발명의 실시예에 따른 기판 스트립의 단면도.
도 2는 본 발명의 실시예에 따른 기판 스트립의 평면도.
도 3은 본 발명의 실시예에 따른 전자소자 패키지의 단면도.
도 4는 본 발명의 실시예에 따른 전자소자 패키지의 몰딩 과정을 나타낸 도면.
도 5 내지 도 12는 본 발명의 실시예에 따른 기판 스트립의 제조 공정을 나타낸 도면.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 발명에 따른 기판 스트립 및 이를 포함하는 전자소자 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한 이하에서 설명한 본 발명의 각각의 실시예는 반드시 하나의 실시예 만을 나타내는 개념이 아니며, 각각의 실시예에 대하여 종속된 실시예들을 포괄하는 개념으로 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 기판 스트립의 단면도이고, 도 2는 본 발명의 실시예에 따른 기판 스트립의 평면도이다.
도 1 및 도 2를 참조하면, 본 발명이 실시예에 따른 기판 스트립은, 적층체(100), 제1 솔더레지스트층(200), 보강재(300), 제2 솔더레지스트층(400)을 포함한다.
적층체(100)는 절연층(110)과 회로층(120)으로 이루어지며, 일면 및 타면을 구비한다. 여기서, 적층체(100)의 일면 및 타면은, 측면을 제외한, 서로 대향하는 양면을 일컫는다. 이하, 본 발명에서는 적층체(100)의 일면은 전자소자(500)가 실장되는 면이고, 타면은 메인보드와 접합되는 면이다. 도 1을 기준으로, 적층체(100)의 상면이 일면이고, 하면이 타면이 된다.
적층체(100)의 절연층(110)은 수지와 같은 절연물질로 조성되는 자재로, 얇은 판상이다. 절연층(110)의 수지는 열경화성 수지, 열가소성 수지 등의 다양한 소재일 수 있으며, 구체적으로 에폭시 수지 또는 폴리이미드 등일 수 있다. 여기서, 에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.
절연층(110)은 프리프레그(PPG) 또는 빌드업 필름(build up film)일 수 있다. 프리프레그의 경우에, 상술한 에폭시 수지에 유리섬유(glass cloth)와 같은 섬유 보강재(300)가 포함될 수 있다. 빌드업 필름의 경우에, 상술한 에폭시 수지에 실리카(SiO2)와 같은 무기 필러(filler)가 함유될 수 있다. 이러한 빌드업 필름으로는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
다만, 빌드업 필름에 함유되는 무기 필러는, 실리카(SiO2), 황산바륨(BaSO4), 알루미나(Al2O3) 중 어느 하나가 선택되어 사용되거나, 2 이상을 조합하여 사용될 수 있다. 무기충전제는 그 외에도 탄산칼슘, 탄산마그네슘, 플라이 애시, 천연 실리카, 합성 실리카, 카올린, 클레이, 산화칼슘, 산화마그네슘, 산화티타늄, 산화아연, 수산화칼슘, 수산화알루미늄, 수산화마그네슘, 탈크, 마이카, 하이드로탈사이트, 규산알루미늄, 규산마그네슘, 규산칼슘, 소성 탈크, 규회석, 티탄산칼륨, 황산마그네슘, 황산칼슘, 인산마그네슘 등이 포함될 수 있어 그 물질이 제한되는 것은 아니다.
적층체(100)는 상하로 적층되는 복수의 절연층(110)으로 이루어질 수 있다. 도 1에는 세 층의 절연층(110)이 도시되어 있으나, 절연층(110)의 개수가 제한되는 것은 아니다.
적층체(100)의 회로층(120)은 전기신호를 전달하도록 패턴화되어 있는 전도체로, 소정의 폭과 두께를 가지도록 형성되고, 회로 디자인 설계에 따라 길이, 모양이 결정될 수 있다. 회로층(120)은 금속으로 형성될 수 있으며, 전기전도 특성을 고려하여 구리(Cu), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등의 금속 또는 이들의 합금으로 이루어질 수 있다.
회로층(120)은 절연층(110)에 형성되며, 절연층(110)이 복수인 경우, 각 절연층(110)마다 형성된다. 회로층(120)은 절연층(110)의 일면 또는 양면에 형성될 수 있고, 절연층(110) 일면 또는 양면에 매립될 수 있다. 도 1에는 세 층의 절연층(110)이 도시되어 있고, 이 경우, 회로층(120)은 네 층이 될 수 있다.
회로층(120) 중 적층체(100)의 일면에 형성되는 회로층(121)은 절연층(110)에 매립되도록 형성될 수 있다. 또한, 적층체(100)의 일면에 형성되는 회로층(121)은 단자패드(121')를 포함할 수 있다. 이러한 단자패드(121')는 후술하게 될 전자소자(500)가 실장되는 부분이다. 한편, 적층체(100)의 타면에 형성되는 회로층(122)은 적층체(100)의 타면보다 돌출되게 형성될 수 있다.
회로층(120)은 금속박(S1)과 시드층(S2)을 포함할 수 있고, 회로층(120)의 금속박(S1)과 시드층(S2)을 제외한 나머지는 시드층(S2)을 인입선으로 한 전기도금 방식으로 형성될 수 있다. 이 경우, 회로층(120)은 금속박(S1), 시드층(S2), 전기도금층 순으로 구성될 수 있다. 금속박(S1)과 시드층(S2)은 회로층(120)이 Modified Semi-Additive Process(MSAP) 공법으로 형성된 결과일 수 있다. 따라서, 회로층(120)의 금속박(S1)과 시드층(S2)은 반드시 본 발명에서 반드시 수반되는 것은 아니며, 회로층(120) 제조 공법에 따라 존재 여부가 결정될 수 있다. 예를 들어, 회로층(120)이 Subtractive(ex. Tenting), Semi-Additive Process(SAP) 공법으로 형성된다면, 회로층(120)은 금속박(S1) 없이 시드층(S2)만 구비할 수 있다.
적층체(100)는 비아(130)를 더 포함할 수 있으며, 비아(130)는 상하로 이격된 회로층(120)들을 전기적으로 연결한다. 즉, 비아(130)는, 서로 다른 절연층(110)에 형성되거나, 동일 절연층(110)의 양면에 형성된 회로층(120)들을 연결한다. 비아(130) 역시 금속으로 이루어질 수 있고, 회로층(120)과 동일한 금속으로 이루어질 수 있다. 또한, 비아(130)는 시드층(S2)을 구비할 수 있다.
적층체(100)는 유닛영역(U)과 더미영역(D)으로 구획된다. 유닛영역(U)은 기판 스트립이 패키징 후 절단될 때 실제 기판으로 작용하는 부분으로 복수의 유닛(U')을 포함한다. 유닛(U')과 유닛(U') 사이에는 경계부(B)가 마련되고, 기판 스트립은 경계부(B)를 따라 절단된다. 더미영역(D)은 기판 스트립에서 유닛영역(U)을 제외한 나머지 부분으로 기판 스트립이 패키징 후 절단될 때 제거되는 부분이다.
유닛영역(U)의 각 유닛(U')에는 회로층(120)이 각각 형성되며, 전자소자(500)가 실장되기 위한 단자패드 역시 각각 형성된다. 따라서, 유닛영역(U)의 각 유닛(U')에는 전자소자(500)가 각각 실장된다.
도 2에 도시된 것과 같이, 더미영역(D)은 유닛영역(U)의 외측에 위치하고, 기판 스트립에서 유닛영역(U)이 대부분을 차지하고, 더미영역(D)은 유닛(U')여역의 가장자리를 따라 형성되어 기판 스트립의 최외곽에 위치할 수 있다.
제1 솔더레지스트층(200)은 감광성 수지재로 회로층(120)을 커버하여 불필요한 쇼트를 방지한다. 제1 솔더레지스트층(200)은 적층체(100) 상에 적층되며, 적층체(100)의 양면에 형성될 수 있다. 편의 상, 제1 솔더레지스트층(200) 중 적층체(100)의 일면 상에 적층되는 것을 상부 솔더레지스트층(200a), 적층체(100)의 타면 상에 적층되는 것을 하부 솔더레지스트층(200b)이라 구분하여 설명한다.
적층체(100)의 일면에 형성된 회로층(121)이 절연층(110)에 매립되는 경우, 상부 솔더레지스트층(200a)은 적층체(100)의 일면 및 매립된 회로층(121)의 노출된 일면에 접촉되게 형성된다. 다만, 상부 솔더레지스트층(200a)은 단자패드(121')는 커버하지 않을 수 있다. 이 경우, 상부 솔더레지스트층(200a)에는 적층체(100)의 일면을 노출시키는 캐비티(210)가 구비되고, 단자패드(121')가 상기 캐비티(210)를 통하여 노출된다. 단자패드(121')는 유닛영역(U)에 형성되기 때문에, 캐비티(210)가 유닛영역(U) 상에 형성된다. 캐비티(210)를 노출된 단자패드(121') 표면에는 금(Au), 니켈(Ni) 등의 표면처리층이 형성될 수 있다.
적층체(100)의 타면에 형성된 회로층(122)가 적층체(100)의 타면보다 돌출되는 경우, 하부 솔더레지스트층(200b)은 돌출된 회로층(122)을 커버하도록 적층체(100)의 타면에 접촉되게 형성되되, 돌출된 회로층(122)의 하면을 노출하기 위한 개구영역(220)을 구비할 수 있다. 하부 솔더레지스트층(200b)의 개구영역(220)을 통하여 노출되는 회로층(122) 하면에는, 기판 스트립이 패키징 후 유닛(U') 별로 절단되고, 메인보드에 실장될 때, 솔더와 같은 접합제가 위치할 수 있다.
적층체(100)의 일면에 형성된 회로층(121)이 절연층(110)에 매립되고, 적층체(100)의 타면에 형성된 회로층(122)가 적층체(100)의 타면보다 돌출되는 경우, 상부 솔더레지스트층(200a)의 두께는 하부 솔더레지스트층(200b)의 두께보다 작을 수 있다.
제1 솔더레지스트층(200)은 적층체(100)의 유닛영역(U) 및 더미영역(D) 상에 모두 형성된다. 유닛영역(U)에는 회로층(120)이 형성되므로, 유닛영역(U) 상의 제1 솔더레지스트층(200)은 회로층(120)을 보호하는 역할을 하며, 더미영역(D) 상의 제1 솔더레지스트층(200)은 기판 스트립에 강성을 부여하는 역할을 할 수 있다. 한편, 제1 솔더레지스트층(200)은 유닛영역(U) 내에 위치하는 유닛(U')들간의 경계부(B) 상에는 형성되지 않을 수 있다.
보강재(300)는 더미영역(D) 상의 제1 솔더레지스트층(200) 상에 형성되며, 기판 스트립에 강성을 부여한다. 보강재(300)는 더미영역(D) 상에는 형성되지만, 유닛영역(U) 상에는 형성되지 않는다. 따라서, 보강재(300)는 기판 스트립 패키징 후 절단 시 제거되며, 패키징 공정까지 기판 스트립에 강성을 부여하게 된다. 보강재(300)는 더미영역(D) 상의 제1 솔더레지스트층(200) 상에 형성되기 때문에, 적층체(100)의 유닛영역(U)의 회로층(120)보다 높은 면에 위치한다.
보강재(300)는 제1 솔더레지스트층(200) 중 상부 솔더레지스트층(200a) 상에만 형성되고, 하부 솔더레지스트층(200b)에는 형성되지 않을 수 있다. 다만, 상부 솔더레지스트층(200a) 및 하부 솔더레지스트층(200b)에 보강재(300)가 모두 형성되는 것을 배제하는 것은 아니다.
보강재(300)는 금속으로 형성될 수 있다. 예를 들어, 보강재(300)는 회로층(120)에 비하여 강성(rigidity) 또는 모듈러스(modulus)가 큰 금속으로 이루어질 수 있다. 강성은 외력에 대한 변형률을 의미하고, 단순하게는 축방향력(수직응력)이 주어질 때 변형률이라고 볼 수 있다. 이러한 강성은 탄성계수(modulus of elasticity) 또는 영률(Young's modulus)에 따라 달라지며, 탄성계수 또는 영률이 클수록 강성은 크다고 이해할 수 있다.
또한, 보강재(300)는 회로층(120)과 동일한 금속을 포함하는 금속 등으로 형성될 수 있다. 보강재(300)는 회로층(120)을 형성하는 공법과 동일한 공법으로 형성될 수 있다. 이로써 보강재(300)가 금속박(S1)과 시드층(S2)을 구비할 수 있고, 상술한 바와 마찬가지로, 보강재(300) 형성 공법에 따라 보강재(300)는 시드층(S2)만을 구비할 수도 있다. 또한, 보강재(300)가 회로 형성 공법이 아니라 보강재료(300)를 패턴화한 후 패턴화된 보강재료(300)를 제1 솔더레지스트층(200) 상에 부착되는 방식으로 만들어질 수도 있어, 형성 방식이 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 보강재(300)는 다양한 형상으로 형성될 수 있다. 보강재(300)는 더미영역(D)을 따라 형성될 수 있고, 특히, 더미영역(D)을 따라 길게 연장(310 참고)될 수 있다. 또한, 보강재(300)는 복수로 형성될 수 있고, 복수의 보강재(300)는 더미영역(D)을 따라 이격되게 또는 접촉되게 배치(320 참고)될 수 있다. 보강재(300)의 폭은 더미영역(D)의 폭 이하이고, 보강재(300)의 두께는 회로층(120) 이상으로 형성될 수 있으나, 이로 제한될 필요는 없다.
도 2에서, 보강재(300)는 표면 위로 노출되게 도시되어 있으나, 제2 솔더레지스트층(400)에 의하여 커버되어 외부로는 노출되지 않으므로, 점선으로 표시되었다.
제1 솔더레지스트층(200)에는 인식마크(fiducial mark)용 패턴(330)이 마련될 수 있다. 인식마크용 패턴(330)은 금속으로 형성되고, 보강재(300)와 동일한 금속으로 이루어져, 보강재(300) 형성 시 함께 만들어질 수 있다. 이 경우, 보강재(300)는 제1 솔더레지스트층(200) 상면에 위치한다. 인식마크용 패턴(330)은 금속이 아닌 홀 형상으로 구현될 수 있으며, 이러한 인식마크용 패턴(330)은 tooling hole 또는 manufacturing hole일 수 있다. 이 경우, 인식마크용 패턴(330)은 제1 솔더레지스트층(200)을 관통한다. 이러한 인식마크용 패턴(330)은 후공정에서 기판 스트립의 위치 인식을 위해 사용될 수 있다.
제2 솔더레지스트층(400)은 제1 솔더레지스트층(200) 상에 적층되어, 보강재(300)를 커버할 수 있다. 때문에, 제2 솔더레지스트층(400)의 두께는 보강재(300)의 두께 이상이 되고, 보강재(300)는 제1 솔더레지스트층(200)과 제2 솔더레지스트층(400)으로 둘러싸이게 되며, 보강재(300)는 외부로 드러나지 않게 된다. 즉, 보강재(300)은 제1 솔더레지스트층(200) 상면에 접촉되고, 보강재(300)의 제1 솔더레지스트층(200)과 접하지 않는 면은 제2 솔더레지스트층(300)과 접촉된다.
제2 솔더레지스트층(400)은 제1 솔더레지스트층(200)과 동일한 재료로 형성될 수 있으나, 제1 솔더레지스트층(200)에 비하여 강성(rigidity) 또는 모듈러스(modulus)가 큰 재료로 형성될 수 있다.
제2 솔더레지스트층(400)은 유닛영역(U) 상에는 형성되지 않고, 더미영역(D) 상에만 형성되어, 제2 솔더레지스트층(400)이 제1 솔더레지스트층(200)을 커버하는 면적은 더미영역(D)의 면적과 동일하거나 그보다 작을 수 있다. 또한, 제2 솔더레지스트층(400)은 기판 스트립 패키징 후 절단 시 제거되며, 패키징 공정까지 기판 스트립에 강성을 부여하게 된다.
제2 솔더레지스트층(400)에는 측면으로 개방된 몰드 게이트(mold gate)(420)가 구비된다. 몰드 게이트(420)는 기판 스트립 패키징 공정에서 몰드부재(430)가 유입되는 입구로, 제2 솔더레지스트층(400)은 몰드 게이트(420)가 될 영역을 제외한 영역에 형성된다. 몰드 게이트(420) 위치와 개수는 한정되지 않으며, 도 2에서는 예시적으로 기판 스트립의 일측면에 복수 개 도시되었으며, 본 발명이 이러한 위치와 개수로 한정되는 것은 아니다.
제2 솔더레지스트층(400)은 상측으로 개방된 개구부(410)가 구비되어 개구부(410)를 통하여 인식마크용 패턴(330)이 노출될 수 있다. 인식마크용 패턴(330)이 홀 형상인 경우, 개구부(410)는 상기 홀과 대응되게 형성될 수 있다. 다만, 인식마크용 패턴(330)이 노출될 필요가 없는 경우, 예를 들어, 인식마크용 패턴(330)이 X-ray 등에 의하여 제2 솔더레지스트층(400)을 관통하여 인식될 수 있는 경우, 제2 솔더레지스트층(400)은 인식마크용 패턴(330)을 커버하고, 상술한 개구부(410)는 불필요할 수 있다.
도 3은 본 발명의 실시예에 따른 전자소자(500) 패키지의 단면도이고, 도 4는 본 발명의 실시예에 따른 전자소자(500) 패키지의 몰딩(molding) 과정을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 전자소자(500) 패키지는, 유닛영역(U)과 더미영역(D)으로 구획되는 기판 스트립 및 상기 유닛영역(U) 상에 실장되는 전자소자(500)를 포함한다. 상기 기판 스트립은, 도 1 및 도 2를 참조하여 설명한 것과 동일하게, 적층체(100), 제1 솔더레지스트층(200), 보강재(300), 제2 솔더레지스트층(400)을 포함한다.
기판 스트립과 관련하여, 적층체(100), 제1 솔더레지스트층(200), 보강재(300), 제2 솔더레지스트층(400)은 앞서 설명한 바와 동일하므로 생략하기로 한다.
전자소자(500)는 기판 스트립에 실장되며, 제1 솔더레지스트층(200)의 캐비티(210) 내에 실장된다. 구체적으로, 전자소자(500)는 캐비티(210)를 통해 노출된 적층체(100) 일면의 단자패드(121') 상에 접합부재(510)를 매개로 실장되고, 접합부재(510)는 솔더일 수 있다. 접합부재(510)에 의하여, 전자소자(500)는 적층체(100) 일면과 이격되며, 전자소자(500)와 적층체(100) 일면 사이에는 언더필(under fill)(520)이 개재될 수 있다. 다만, 전자소자(500)는 접합부재(510)를 이용한 플립칩(flip chip) 방식 외에도 와이어 본딩(wire bonding) 방식으로 기판 스트립에 실장될 수 있다.
기판 스트립에 실장되는 전자소자(500)는, 능동소자, 수동소자, 집적회로(IC) 등 다양한 소자를 포함하고, 예를 들어, 반도체칩일 수 있다. 유닛영역(U)의 각 유닛(U')에는 전자소자(500)가 각각 실장되며, 각 유닛(U')에 복수의 전자소자(500)가 실장될 수도 있다.
본 발명의 실시예에 따른 전자소자(500) 패키지는 실장된 전자소자(500)를 커버하도록 제1 솔더레지스트층(200) 상에 형성되는 몰드부재(430)를 더 포함할 수 있다. 몰드부재(430)는 전자소자(500)를 둘러싸도록 캐비티(210) 내로 유입될 수 있다.
도 4를 참조하면, 몰드부재(430)는 몰드 게이트(420)를 통하여 기판 스트립 상으로 유동할 수 있고, 제2 솔더레지스트층(400)을 댐(dam)으로 하여 제1 솔더레지스트층(200) 및 전자소자(500) 상에 형성될 수 있다. 그 결과, 도 3에 도시된 것과 같이, 몰드부재(430)는 제2 솔더레지스트층(400) 높이 이하까지 형성될 수 있으나, 이로 제한되는 것은 아니다.
본 발명의 실시예에 따른 전자소자(500) 패키지는 몰드부재(430) 형성 후에 유닛(U') 별로 절단될 수 있다.
도 5 내지 도 12는 본 발명의 실시예에 따른 기판 스트립의 제조 공정을 나타낸 도면이다.
도 5를 참조하면, 적층체(100)가 형성된다. 적층체(100)는 복수의 절연층(110)이 순차적층되어 마련될 수 있으며, 캐리어를 이용하여 코어리스(coreless) 형태로 구현될 수 있다. 이 경우, 적층체(100) 일면에 형성된 회로층(121)은 절연층(110) 내로 매립될 수 있다. 한편, 적층체(100)를 형성함에 있어, 회로층(120)은 MSAP, SAP, Tenting 등 다양한 공법으로 형성될 수 있다.
도 6을 참조하면, 적층체(100) 상에 제1 솔더레지스트층(200)이 적층된다. 다만, 제1 솔더레지스트층(200)은 일면에 금속박(S1)이 부착된 상태로 준비되고, 금속박(S1)이 외측으로 위치하도록 제1 솔더레지스트층(200) 타면이 적층체(100)에 접촉될 수 있다.
도 7을 참조하면, 제1 솔더레지스트층(200)을 패터닝하기 위하여 패턴 마스크(M)가 제1 솔더레지스트층(200) 상에 위치한다. 여기서, 패턴 마스크(M)는 드라이 필름일 수 있다. 제1 솔더레지스트층(200) 일면에 금속박(S1)이 부착된 경우, 패턴 마스크(M)는 금속박(S1) 상에 위치하게 된다.
도 8을 참조하면, 제1 솔더레지스트층(200)이 패터닝되어, 상부 솔더레지스트층(200a)에는 캐비티(210)가, 하부 솔더레지스트층(200b)에는 개구영역(220)이 형성된다. 제1 솔더레지스트층(200) 패터닝 후에는 패턴 마스크(M)는 박리된다.
제1 솔더레지스트층(200)은 노광 및 현상 과정을 통하여, 캐비티(210)와 개구영역(220)을 구비할 수 있다. 예를 들어, 제1 솔더레지스트층(200)이 네거티브 타입(negative type)인 경우에, 패턴 마스크(M)가 캐비티(210)와 개구영역(220)을 커버한 후에 제1 솔더레지스트층(200)이 노광되고, 노광되지 않은 부분이 현상으로 제거된다. 반대로, 제1 솔더레지스트층(200)이 포지티브 타입(positive type)인 경우에 패턴 마스크(M)는 캐비티(210)와 개구영역(220)을 개방한 후, 제1 솔더레지스트층(200)이 노광되고, 노광된 부분이 현상으로 제거된다. 또한, 제1 솔더레지스트층(200) 일면에 금속박(S1)이 부착된 경우, 캐비티(210)와 개구영역(220)에 대응되는 금속박(S1)이 제거된 후에 노광 및 현상 공정이 진행될 수 있다.
한편, 제1 솔더레지스트층(200)의 캐비티(210)와 개구영역(220)은 레이저 가공, 블라스트(blast) 가공 등으로도 형성될 수 있다.
도 9 및 도 10을 참조하면, 제1 솔더레지스트층(200) 상에 시드층(S2)이 형성되고, 도금레지스트(R)가 적층되며, 도금레지스트(R)는 보강재(300)가 형성될 영역에 대해 개방되어, 전기도금을 통하여 보강재(300)가 마련된다. 시드층(S2)은 무전해도금으로 형성될 수 있고, 제1 솔더레지스트층(200)의 캐비티(210) 저면과 내벽에도 형성될 수 있다. 또한, 제1 솔더레지스트층(200)에 금속박(S1)이 부착된 경우, 시드층(S2)은 금속박(S1) 상에 형성된다.
도 11을 참조하면, 도금레지스트(R)는 박리되고, 보강재(300) 영역 외의 불필요한 시드층(S2)이 제거된다. 제1 솔더레지스트층(200)에 금속박(S1)이 부착된 경우, 보강재(300) 영역 외의 금속박(S1) 및 시드층(S2)이 제거된다.
도 12를 참조하면, 제2 솔더레지스트층(400)이 형성된다. 제2 솔더레지스트층(400)은 보강재(300)를 감싸도록 제1 솔더레지스트층(200) 상에 형성된다. 제2 솔더레지스트층(400)은, 솔더레지스트를 기판 스트립 전면(유닛영역(U) 및 더미영역(D))에 걸쳐 도포한 후에, 유닛영역(U) 상에 위치한 솔더레지스트를 제거하여 더미영역(D) 상에 위치한 솔더레지스트를 남김으로써 완성될 수 있다. 솔더레지스트를 제거는, 노광/현상 또는 블라스트와 같은 기계적 가공 등으로 이루어질 수 있다. 이때, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(400)이 모두 감광성인 경우, 제1 솔더레지스트층(200)과 제2 솔더레지스트층(400) 각각은 서로 다른 재료, 또는 서로 다른 광(예를 들어, 서로 다른 파장)에 반응하는 특징을 가짐으로써, 제2 솔더레지스트층(400)을 노광/현상 공정으로 형성할 때, 제1 솔더레지스트층(200)에 영향이 없도록 할 수 있다.
이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면, 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리 범위 내에 포함된다고 할 것이다.
100: 적층체
U: 유닛영역
U': 유닛
B: 경계부
D: 더미영역
110: 절연층
120, 121, 122: 회로층
121'단자패드
S1: 금속박
S2: 시드층
130: 비아
200, 200a, 200b: 제1 솔더레지스트층
210: 캐비티
220: 개구영역
300, 310, 320: 보강재
330: 인식마크용 패턴
400: 제2 솔더레지스트층
410: 개구부
420: 몰드 게이트
430: 몰드부재
500: 전자소자
510: 접합부재
520: 언더필
M: 마스크
R: 도금레지스트

Claims (21)

  1. 절연층과 회로층으로 이루어진 적층체;
    상기 적층체 상에 적층되는 제1 솔더레지스트층;
    상기 제1 솔더레지스트층 상에 형성되는 보강재; 및
    상기 보강재를 커버하도록 상기 제1 솔더레지스트층 상에 적층되는 제2 솔더레지스트층을 포함하고,
    상기 적층체는 유닛영역과 더미영역으로 구획되고,
    상기 회로층은 상기 유닛영역에 형성되고,
    상기 보강재 및 상기 제2 솔더레지스트층은 상기 더미영역 상에 형성되며,
    상기 보강재는 상기 회로층보다 상부에 배치되는 기판 스트립.
  2. 제1항에 있어서,
    상기 제1 솔더레지스트층은 상기 유닛영역 및 상기 더미영역 상에 형성되고,
    상기 보강재 및 상기 제2 솔더레지스트층은 상기 유닛영역 상에는 형성되지 않는 기판 스트립.
  3. 제2항에 있어서,
    상기 제1 솔더레지스트층에는 상기 적층체의 일면을 노출시키도록 상기 유닛영역 상에 형성되는 캐비티가 형성되는 기판 스트립.
  4. 제1항에 있어서,
    상기 제1 솔더레지스트층은 상기 적층체의 양면에 형성되고,
    상기 보강재는, 상기 제1 솔더레지스트층 중, 상기 적층체의 일면에 형성된 것 상에 형성되고, 상기 적층체의 타면에 형성된 것 상에는 형성되지 않는 기판 스트립.
  5. 제1항에 있어서,
    상기 보강재는 상기 제1 솔더레지스트층과 상기 제2 솔더레지스트층으로 둘러싸이는 기판 스트립.
  6. 제1항에 있어서,
    상기 보강재는 상기 회로층과 동일한 금속을 포함하는 금속으로 이루어진 기판 스트립.
  7. 제1항에 있어서,
    상기 보강재는 복수로 형성되고,
    상기 복수의 보강재는 상기 더미영역을 따라 서로 이격되게 또는 접촉되게 배치되는 기판 스트립.
  8. 제1항에 있어서,
    상기 제2 솔더레지스트층에는 측면으로 개방된 몰드 게이트(mold gate)가 구비된 기판 스트립.
  9. 제1항에 있어서,
    상기 제1 솔더레지스트층 상에 인식마크용 패턴이 형성되고,
    상기 제2 솔더레지스트층에는 상기 인식마크용 패턴 상면을 노출시키는 개구부가 형성된 기판 스트립.
  10. 제1항에 있어서,
    상기 더미영역은 상기 유닛영역의 가장자리를 따라 형성되는 기판 스트립.
  11. 유닛영역과 더미영역으로 구획되는 기판 스트립; 및
    상기 유닛영역 상에 실장되는 전자소자를 포함하고,
    상기 기판 스트립은,
    절연층과 회로층으로 이루어진 적층체;
    상기 적층체 상에 적층되는 제1 솔더레지스트층;
    상기 제1 솔더레지스트층 상에 형성되는 보강재; 및
    상기 보강재를 커버하도록 상기 제1 솔더레지스트층 상에 적층되는 제2 솔더레지스트층을 포함하고,
    상기 보강재 및 상기 제2 솔더레지스트층은 상기 더미영역 상에 형성되며,
    상기 회로층은 상기 유닛영역에 형성되고,
    상기 보강재는 상기 회로층보다 상부에 배치되는 전자소자 패키지.
  12. 제11항에 있어서,
    상기 제1 솔더레지스트층은 상기 유닛영역 및 상기 더미영역 상에 형성되고,
    상기 보강재 및 상기 제2 솔더레지스트층은 상기 유닛영역 상에는 형성되지 않는 전자소자 패키지.
  13. 제12항에 있어서,
    상기 제1 솔더레지스트층에는 상기 적층체의 일면을 노출시키도록 상기 유닛영역 상에 형성되는 캐비티가 형성되고,
    상기 전자소자는 상기 캐비티 내에 실장되는 전자소자 패키지.
  14. 제11항에 있어서,
    상기 제1 솔더레지스트층은 상기 적층체의 양면에 형성되고,
    상기 보강재는, 상기 제1 솔더레지스트층 중, 상기 적층체의 일면에 형성된 것 상에 형성되고, 상기 적층체의 타면에 형성된 것 상에는 형성되지 않는 전자소자 패키지.
  15. 제11항에 있어서,
    상기 보강재는 상기 제1 솔더레지스트층과 상기 제2 솔더레지스트층으로 둘러싸이는 전자소자 패키지.
  16. 제11항에 있어서,
    상기 보강재는 상기 회로층과 동일한 금속을 포함하는 금속으로 이루어지는 전자소자 패키지.
  17. 제11항에 있어서,
    상기 보강재는 복수로 형성되고,
    상기 복수의 보강재는 상기 더미영역을 따라 서로 이격되게 또는 접촉되게 배치되는 전자소자 패키지.
  18. 제11항에 있어서,
    상기 제2 솔더레지스트층에는 측면으로 개방된 몰드 게이트(mold gate)가 구비된 전자소자 패키지.
  19. 제11항에 있어서,
    상기 제1 솔더레지스트층 상에 인식마크용 패턴이 형성되고,
    상기 제2 솔더레지스트층에는 상기 인식마크용 패턴 상면을 노출시키는 개구부가 형성된 전자소자 패키지.
  20. 제11항에 있어서,
    상기 더미영역은 상기 유닛영역의 가장자리를 따라 형성되는 전자소자 패키지.
  21. 제11항에 있어서,
    상기 전자소자를 커버하도록 상기 제1 솔더레지스트층 상에 형성되는 몰드(mold)부재를 더 포함하는 전자소자 패키지.
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