JP2012074443A - 配線基板、半導体装置及び配線基板の製造方法 - Google Patents

Abstract

【課題】認識マークの認識性の低下を抑制することのできる配線基板、半導体装置及び配線基板の製造方法を提供する。
【解決手段】配線基板２は、平面形状が認識マーク２１ａの所望の形状となる配線パターン２１と、この配線パターン２１を覆うソルダレジスト層３０を含む。ソルダレジスト層３０には、配線パターン２１の上面の全てを露出させるための凹部３０ｂが形成されている。また、ソルダレジスト層３０は、凹部３０ｂに対応する領域に形成されたソルダレジスト層３１と、凹部３０ｂ以外の領域に形成されたソルダレジスト層３２とを含む。そして、凹部３０ｂでは、配線パターン２１の上面の全てが認識マーク２１ａとして露出されるとともに、認識マーク２１ａ以外の部分にはソルダレジスト層３１が形成されている。
【選択図】図１

Description

本発明は、配線基板、半導体装置及び配線基板の製造方法に関するものである。

半導体チップ等の実装部品を配線基板に実装する場合には、配線基板の最表層がソルダレジストと呼ばれる絶縁材料によってはんだの付着や汚染等から保護される。この場合、実装部品との接続に必要なパッドを形成するために、ソルダレジストの下層に形成された配線層を露出させるための開口部が形成される。この開口部の形成は、フォトリソグラフィ法、スクリーン印刷法やレーザ加工法などにより行われる。

フォトリソグラフィ法では、図１２（ａ）に示すように、まず、コア基板１１上に必要な数の下層配線１４，１５とそれを覆う絶縁層１２，１３を形成後、最上層の配線層８０とその配線層８０を覆う絶縁層（ソルダレジスト層）８１を形成する。続いて、フォトリソグラフィによりソルダレジスト層８１を露光・現像して、図１２（ｂ）に示す所定パターンの開口部８１ａを形成し、最上層の配線層８０の一部をパッド８０ａとして露出する。

また、スクリーン印刷法では、印刷マスクを使用して、必要な部分のみに絶縁材料（ソルダレジスト）を印刷する。レーザ加工法では、全面に絶縁材料（ソルダレジスト）を塗布してから、露出させる領域（開口部に対応する領域）の絶縁材料をレーザ光照射により除去する。

上述のように、フォトリソグラフィ法では、ソルダレジストとして感光性樹脂を用い、露光と現像によるパターン化が行われる。しかし、感光性樹脂は一般的に耐熱性や耐薬品性が低いという問題がある。一方、スクリーン印刷法やレーザ加工法では、ソルダレジストとして感光性樹脂よりも信頼性の高い熱硬化性樹脂等の非感光性樹脂を採用することができるものの、ファインパターンの形成が困難、製造コストが高いといった問題がある。

そこで、パッドを露出させるための開口部を形成する別の方法として、ブラスト法が提案されている。例えばサンドブラスト法では、図１３（ａ）に示すように、まず、コア基板１１上に必要な数の下層配線１４，１５とそれを覆う絶縁層１２，１３を形成後、最上層の配線層９０とその配線層９０を覆う絶縁層（ソルダレジスト層）９１を形成する。続いて、図１３（ｂ）に示すように、ソルダレジスト層９１の上にサンドブラスト保護用のドライフィルムレジスト（ＤＦＲ）９２を貼り付け、露光・現像により所定パターンの開口部９２ａを形成する。次に、図１３（ｃ）に示すように、ＤＦＲ９２の開口部９２ａに砥粒を吹き付けて絶縁樹脂を除去し、ソルダレジスト層９１に開口部９１ａを形成するとともに、最上層の配線層９０の一部をパッド９０ａや認識マーク９０ｂとして露出する。その後、図１３（ｄ）に示すように、ＤＦＲ９２を除去する。

なお、上記従来技術に関連する先行技術として、特許文献１，２が開示されている。

特開平０５−２６７８０２号公報 特開２００８−２２７３０９号公報

ところが、ブラスト法による絶縁層（ソルダレジスト層）の開口では、図１４に示すように、絶縁層９１の開口部９１ａの形状がＴ字形状や三角形状などの鋭角や直角な角を有する形状である場合には、以下のような問題が発生する。すなわち、鋭角や直角な角を有する部分には絶縁層９１に吹き付ける砥粒が入り込みにくいため、このような形状の開口部９１ａをブラスト法で形成すると、図１５（ａ）、（ｂ）に示すように、鋭角や直角な角を有する部分が丸まって形成されてしまう。このため、ブラスト法で絶縁層９１に開口部９１ａを形成することによって認識マーク９０ｂ（実装や露光時等の位置合わせマークや管理上必要な文字や数字など）を形成する場合には、その認識マーク９０ｂのエッジが丸まることになる。これに起因して、認識マーク９０ｂの認識性が低下するという問題が発生する。

本発明は上記問題点を解決するためになされたものであって、その目的は、認識マークの認識性の低下を抑制することのできる配線基板、半導体装置及び配線基板の製造方法を提供することにある。

本発明の一観点によれば、最上層配線と、前記最上層配線を覆う絶縁層とを含む配線基板であって、前記最上層配線は、平面形状が認識マークの所望の形状となるように形成され、上面の全てが前記絶縁層から露出されることで前記認識マークとなる第１の配線層を有し、前記絶縁層は、前記第１の配線層の上面を全て露出させるための凹部を有し、前記認識マークの周囲が前記絶縁層によって覆われている。

この構成によれば、絶縁層から露出される第１の配線層の上面の形状（平面形状）が認識マークの形状となる。ここで、第１の配線層は、その所望の平面形状が鋭角や直角な角を有する形状であっても、例えばフォトリソグラフィ法などによってその所望の平面形状に容易に形成することができる。したがって、このような第１の配線層の上面が全て露出されれば、ブラスト法によって認識マークを露出させるための凹部が所望の形状に形成できない場合であっても、認識マークを所望の形状に精度良く形成することができる。この結果、認識マークの認識性の低下を抑制することができる。

また、認識マークを露出させるための凹部をブラスト法によって形成することもできるため、絶縁層として非感光性樹脂を採用することができ、絶縁層の信頼性の低下も抑制することができる。

本発明の一観点によれば、絶縁層から露出される認識マークを有する配線基板の製造方法であって、平面形状が前記認識マークの所望の形状となるように第１の配線層を形成する配線層形成工程と、前記第１の配線層を覆う前記絶縁層を形成する絶縁層形成工程と、前記第１の配線層に対向する領域であって、前記第１の配線層の平面形状よりも大きい領域の前記絶縁層を薄化することにより、前記絶縁層に凹部を形成するとともに、前記第１の配線層の上面の全てを前記絶縁層から露出して前記認識マークを形成する薄化工程とを含む。

この方法によれば、絶縁層が薄化されることによって、所望の平面形状に形成された第１の配線層の上面の全てが絶縁層から露出されて認識マークが形成される。このため、絶縁層から露出される第１の配線層の上面の形状（平面形状）が認識マークの形状となる。ここで、第１の配線層は、その所望の平面形状が鋭角や直角な角を有する形状であっても、例えばフォトリソグラフィ法などによってその所望の平面形状に容易に形成することができる。したがって、このような第１の配線層の上面が全て露出されれば、薄化される絶縁層の領域が所望の形状にならない場合であっても、認識マークを所望の形状に精度良く形成することができる。この結果、認識マークの認識性の低下を抑制することができる。

本発明の一観点によれば、認識マークの認識性の低下を抑制することができるという効果を奏する。

（ａ）は第１実施形態の半導体装置を示す概略平面図、（ｂ）は第１実施形態の半導体装置を示す概略断面図。 第１実施形態の半導体装置を示す概略斜視図。 （ａ）〜（ｄ）は、第１実施形態の半導体装置の製造方法を説明するための概略断面図。 （ａ）〜（ｄ）は、第１実施形態の半導体装置の製造方法を説明するための概略断面図。 （ａ）〜（ｄ）は、第１実施形態の半導体装置の製造方法を説明するための概略断面図。 （ａ）、（ｂ）は、第１実施形態の半導体装置の製造方法を説明するための概略斜視図。 第２実施形態の半導体装置を示す概略平面図。 （ａ）〜（ｃ）は第２実施形態の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。 （ａ）、（ｂ）は、従来の配線基板の製造方法を説明するための概略断面図。 （ａ）〜（ｄ）は、従来の配線基板の製造方法を説明するための概略断面図。 従来の配線基板を示す概略斜視図。 （ａ）、（ｂ）は、従来の配線基板を示す概略平面図。

以下、添付図面を参照して各実施形態を説明する。尚、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。
（第１実施形態）
以下、第１実施形態を図１〜図６に従って説明する。なお、本実施形態において、先の図１２〜図１５で示した従来と同様な構成部分については同一符号を付して説明する。

図１（ａ）は、本実施形態の半導体装置１の概略平面図であり、図１（ｂ）は、図１（ａ）に示す半導体装置１のＡ−Ａ概略断面図である。図２は、半導体装置１の一部を示す概略斜視図である。

図１（ａ）及び図１（ｂ）に示すように、本実施形態の半導体装置１は、配線基板２と、半導体チップ３と、アンダーフィル樹脂４とを有する。
図１（ｂ）に示すように、配線基板２は、基板本体１０と、最上層の配線パターン２０，２１（最上層配線）と、最下層の配線パターン２２と、ソルダレジスト層３０，３３とを有する。なお、この配線基板２に実装される半導体チップ３は、その回路形成面（図１（ｂ）において下面）に、マトリクス状に配設された複数のバンプ３ａを備えている。

基板本体１０は、コア基板１１と、複数の絶縁層１２，１３と、複数の絶縁層１２，１３に形成された配線１４，１５及びビア１６，１７等から構成されている。基板本体１０に設けられた配線１４，１５及びビア１６，１７は、配線パターン２０及び配線パターン２２を電気的に接続している。なお、配線１４，１５やビア１６，１７の材料としては、例えば銅（Ｃｕ）を用いることができる。また、絶縁層１２，１３の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂の絶縁樹脂を用いることができる。

配線パターン２０は、基板本体１０のチップ実装面側（図１（ｂ）において上面側）に設けられている。この配線パターン２０は、半導体チップ３のバンプ３ａが接続されるパッド２０ａを有する。この配線パターン２０の平面形状は、例えば円形状に形成されている（図１（ａ）参照）。

配線パターン２１は、基板本体１０のチップ実装面側に設けられている。この配線パターン２１は、その上面の全てがソルダレジスト層３０から露出されることで認識マーク２１ａとなるパターンである。また、配線パターン２１（認識マーク２１ａ）の平面形状は、図１（ａ）に示すように、例えばＴ字状や三角形状に形成されている。この配線パターン２１と上記配線パターン２０とは、同じ厚さで形成されている。これら配線パターン２０，２１の材料としては、例えば銅を用いることができる。なお、配線パターン２０，２１は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。

図１（ｂ）に示すように、配線パターン２２は、基板本体１０のチップ実装面と反対側（図１（ｂ）において下面側）に設けられている。この配線パターン２２は、マザーボード等の実装基板と接続される外部接続端子を配設するための外部接続用パッド２２ａを有する。なお、配線パターン２２の材料としては、例えば銅を用いることができる。

ソルダレジスト層３０は、配線パターン２０，２１を覆うように基板本体１０のチップ実装面側に設けられている。ソルダレジスト層３０の材料としては、例えばエポキシ系の絶縁性樹脂を用いることができる。このソルダレジスト層３０には、上記パッド２０ａとなる配線パターン２０の一部を露出させるための複数の開口部３０ａが形成されるとともに、配線パターン２１の上面の全てを露出させるための凹部３０ｂが形成されている。また、このソルダレジスト層３０は、凹部３０ｂに対応する領域に形成されたソルダレジスト層３１と、凹部３０ｂ以外の領域に形成されたソルダレジスト層３２とを含む。換言すると、ソルダレジスト層３０は、図１及び図２に示すように、凹部３０ｂの底面Ａ１となるソルダレジスト層３１と、凹部３０ｂの縁部Ａ２となるソルダレジスト層３２とを含む。これらソルダレジスト層３１とソルダレジスト層３２とは一体に形成されている。

ここで、上記開口部３０ａの形状について図１に従って説明する。まず、本実施形態では半導体チップ３のバンプ３ａがマトリクス状に配設されているため、その配設形態に応じてパッド２０ａも配線基板２のチップ実装領域ＣＡにマトリクス状に配列されている（図１（ａ）参照）。このため、複数の開口部３０ａもチップ実装領域ＣＡ内にマトリクス状に形成されている。また、各開口部３０ａの平面形状は、配線パターン２０と同様に、円形状に形成されている。さらに言うと、各開口部３０ａの平面形状は、配線パターン２０の一部を露出させるように、配線パターン２０の平面形状よりも小さく形成されている。そして、このような開口部３０ａによって、配線パターン２０の一部がパッド２０ａとしてソルダレジスト層３０から露出されている。

続いて、上記凹部３０ｂの形状について以下に説明する。まず、本実施形態の認識マーク２１ａは、ソルダレジスト層３０の下層の配線パターン２１によってその形状が所望の形状に形成されている。すなわち、認識マーク２１ａの所望の形状がＴ字状である場合には、配線パターン２１の平面形状がＴ字状に形成されている。また、認識マーク２１ａの所望の形状が三角形状である場合には、配線パターン２１の平面形状が三角形状に形成されている。そして、上記凹部３０ｂは、図１及び図２に示すように、この配線パターン２１の上面の全てを露出させるように、その平面形状が配線パターン２１の平面形状よりも大きく形成されている。具体的には、凹部３０ｂの平面形状は、配線パターン２１の平面形状よりも大きな面積を有する四角形状に形成されている。

このような形状の凹部３０ｂでは、配線パターン２１の上面の全てが認識マーク２１ａとして露出されるとともに、認識マーク２１ａ以外の部分にはソルダレジスト層３１が形成されている。このため、配線パターン２１の平面形状が認識マーク２１ａの形状となる。ここで、配線パターン２１は、その所望の平面形状が鋭角や直角な角を有する形状であっても、フォトリソグラフィ法などによってその所望の平面形状に容易に形成することができる。したがって、このような配線パターン２１の上面が全て露出されれば、ブラスト法によって凹部３０ｂが所望の形状に形成できない場合であっても、認識マーク２１ａを所望の形状に形成することができる。

また、上記凹部３０ｂでは、配線パターン２１の側壁に接するようにソルダレジスト層３１（ソルダレジスト層３０）が形成されている。換言すると、認識マーク２１ａの周囲はソルダレジスト層３１（ソルダレジスト層３０）によって覆われている。そして、このソルダレジスト層３１の上面（凹部３０ｂの底面Ａ１）には、認識マーク２１ａの端部から凹部３０ｂの側壁部Ａ３に向かって湾曲状に凹む湾曲部３１ａが形成されている。このような湾曲部３１ａによって、認識マーク２１ａの認識性を向上させることができる。例えば、認識マーク２１ａは、一定強度の光が認識マーク２１ａやソルダレジスト層３１等の表面に照射され、その表面で反射されて受光部に入射される光の強度（反射光強度）に応じて検出される。この場合において、認識マーク２１ａの表面では反射光が特定の方向（受光部に向かう方向）に効率良く反射されるために受光部での反射光強度が強くなるのに対し、上記湾曲部３１ａでは反射光が特定の方向に反射されないために受光部での反射光強度が弱くなる。これにより、認識マーク２１ａとソルダレジスト層３１とにおける反射光強度の差が大きくなるため、認識マーク２１ａとソルダレジスト層３１との境界部分（図１（ｂ）の破線枠参照）が強調される。したがって、認識マーク２１ａの輪郭（形状）が認識し易くなるため、認識マーク２１ａの認識性を向上させることができる。

さらに、凹部３０ｂと認識マーク２１ａの関係について詳述すると、凹部３０ｂの底面Ａ１（ソルダレジスト層３１の上面）は、認識マーク２１ａの上面よりも高く形成されるとともに、凹部３０ｂの縁部Ａ２（ソルダレジスト層３２の上面）よりも低く形成されている。また、凹部３０ｂの底面Ａ１の表面粗度（ソルダレジスト層３１の上面の表面粗度）は、認識マーク２１ａの上面の表面粗度よりも高く、凹部３０ｂの縁部Ａ２の表面粗度（ソルダレジスト層３２の上面の表面粗度）よりも高くなっている。このようなソルダレジスト層３１と認識マーク２１ａとの表面粗度の違いによっても、認識マーク２１ａの認識性を向上させることができる。すなわち、表面粗度が高い部分では照射された光が乱反射されて反射光強度が弱くなるため、上記表面粗度の違いによって、ソルダレジスト層３１と認識マーク２１ａとにおける反射光強度の差が大きくなる。これにより、認識マーク２１ａの輪郭（形状）が認識し易くなるため、認識マーク２１ａの認識性を向上させることができる。

図１（ｂ）に示すように、外部接続用パッド２２ａは、基板本体１０の下面側に形成されたソルダレジスト層３３の開口部３３ａから配線パターン２２の一部が露出されることで形成されている。

半導体チップ３は、このように構成された配線基板２にフリップチップ接合される。すなわち、半導体チップ３は、回路形成面に配設されたバンプ３ａを介して、配線基板２のパッド２０ａと電気的に接続される。

アンダーフィル樹脂４は、配線基板２と半導体チップ３との隙間を充填するように設けられている。このアンダーフィル樹脂４は、バンプ３ａとパッド２０ａとの接続部分の接続強度を向上させると共に、配線パターン２０の腐食やエレクトロマイグレーションの発生を抑制し、配線パターン２０の信頼性の低下を防ぐための樹脂である。なお、アンダーフィル樹脂４の材料としては、例えばエポキシ樹脂を用いることができる。

次に、このように構成された半導体装置１の製造方法を図３〜図６に従って説明する。
まず、配線基板２の製造方法について説明する。図３〜図５（ｂ）に示す配線基板２の製造方法では、図３（ａ）に示すコア基板１１を用いる。なお、このコア基板１１は、例えば銅張積層板（Copper Clad Laminated：ＣＣＬ）にスルーホール１０ａを形成し、スルーホール１０ａの側面にめっきを施すことで両面を導通させた後、サブトラクティブ法により配線１４，１５を形成することによって製造される。

このコア基板１１の両面側に、図３（ｂ）に示すように絶縁層１２，１３を形成する。次に、図３（ｃ）に示すように、配線１４，１５の端部が露出されるように、絶縁層１２，１３の所定箇所にそれぞれ開口部１２ａ，１３ａを、例えばレーザによって形成する。

続いて、デスミア処理後、図３（ｄ）に示すように、絶縁層１２及び配線１４を覆うようにシード層Ｓ１を形成するとともに、絶縁層１３及び配線１５を覆うようにシード層Ｓ２を形成する。これらシード層Ｓ１，Ｓ２は、無電解銅めっき又はスパッタリングによって形成される。

次に、図４（ａ）に示すように、例えばセミアディティブ法により配線パターン２０，２１，２２及びビア１６，１７を形成する（配線層形成工程）。すなわち、シード層Ｓ１上に配線パターン２０，２１の形状に対応した開口パターン４０ａを有するドライフィルムレジスト（ＤＦＲ）４０をフォトリソグラフィ法により形成し、上記シード層Ｓ１を給電層とする電解銅めっきによって配線パターン２０，２１及びビア１６を形成する。これにより、所望の形状（本例では、円形状）の配線パターン２０と、所望の形状（本例では、Ｔ字状及び三角形状）の配線パターン２１が形成される。このとき、図６（ａ）に示すように、配線パターン２１の形状を決定するＤＦＲ４０の開口パターン４０ａはフォトリソグラフィ法によって形成されるため、配線パターン２１の所望の形状が鋭角な角を有する形状であっても、その形状に対応した開口パターン４０ａを精度良く形成することができる。すなわち、配線パターン２１の所望の平面形状がＴ字状である場合には、平面形状がＴ字状の開口パターン４０ａを精度良く形成することができる。したがって、図６（ｂ）に示すように、配線パターン２１の形状を所望の形状に精度良く形成することができる。なお、配線パターン２２やビア１７も、上記配線パターン２０，２１及びビア１６と同様に形成される。

このように配線パターン２０，２１，２２及びビア１６，１７が形成されると、図４（ｂ）に示すように、ＤＦＲ４０及び不要なシード層Ｓ１，Ｓ２が除去される。
次に、図４（ｃ）に示すように、基板本体１０の上面側に形成された配線パターン２０，２１を覆うようにソルダレジスト層３０を形成するとともに（絶縁層形成工程）、基板本体の下面側に形成された配線パターン２２を覆うようにソルダレジスト層３３を形成する。これらソルダレジスト層３０，３３は、液状レジストを用いる場合には、スクリーン印刷法、スプレーコート法やロールコート法などの方法により形成することができる。また、フィルム状のソルダレジストを基板本体１０の上面及び下面にラミネートすることで、上記ソルダレジスト層３０，３３を形成することもできる。なお、このときのソルダレジスト層３０，３３の厚さは、例えば２５μｍとすることができる。また、配線パターン２０，２１の材料として銅を用いた場合には、配線パターン２０，２１の厚さは、例えば１５μｍとすることができる。

次に、図４（ｄ）に示すように、ソルダレジスト層３０上に貼り付けたドライフィルムレジストを露光・現像によりパターニングして、上記開口部３０ａに対応する開口部４１ａと、上記凹部３０ｂに対応する開口部４１ｂを持つサンドブラスト保護用のマスク４１を形成する。すなわち、パッド２０ａと対向する位置に形成される、開口部３０ａと同様の平面形状（円形状）の開口部４１ａと、配線パターン２１と対向する位置に形成される、凹部３０ｂと同様の平面形状（四角形状）の開口部４１ｂとを持つマスク４１を形成する。このため、各開口部４１ａの平面形状は配線パターン２０の平面形状よりも小さく形成され、各開口部４１ｂの平面形状は配線パターン２１の平面形状よりも大きく形成される。これにより、ソルダレジスト層３０のうち、配線パターン２１と対向する領域であって、配線パターン２１の平面形状よりも大きい領域のソルダレジスト層３０を薄化するための開口部４１ｂを有するマスク４１が形成される。また、ソルダレジスト層３３上に貼り付けたドライフィルムレジストを露光・現像によりパターニングして、上記開口部３３ａに対応する開口部４２ａを持つサンドブラスト保護用のマスク４２を形成する。

続いて、図５（ａ）に示すように、マスク４１の開口部４１ａ，４１ｂを通じてソルダレジスト層３０にサンドブラスト法を施す（ブラスト工程）。すなわち、マスク４１の開口部４１ａ，４１ｂに砥粒４３を吹き付けてソルダレジスト層３０（ソルダレジスト層３１）を所定の厚さまで薄化する。具体的には、図５（ａ）に示すように、マスク４１の開口部４１ａに対向するソルダレジスト層３０が除去されるまでソルダレジスト層３０にサンドブラスト法を施す。これにより、ソルダレジスト層３０に開口部３０ａが形成されるとともに、その開口部３０ａから配線パターン２０の一部がパッド２０ａとして露出される。

また、薄化されるソルダレジスト層３１の上面が配線パターン２１（認識マーク２１ａ）の上面よりも低くなるように、マスク４１の開口部４１ｂを通じてソルダレジスト層３１を削る。このソルダレジスト層３１の薄化が進み、配線パターン２１の上面がソルダレジスト層３１から露出されると、この配線パターン２１にも砥粒４３が吹き付けられる。このとき、配線パターン２１は金属であり、ソルダレジスト層３１よりも硬いため、ソルダレジスト層３１よりも削られにくい。但し、配線パターン２１は、砥粒の噴射によってその表面がダメージを受けて広がる。このため、配線パターン２１付近のソルダレジスト層３１は、配線パターン２１から離れたソルダレジスト層３１よりも削られにくくなる。これにより、薄化されたソルダレジスト層３１には、配線パターン２１端部からソルダレジスト層３１，３２間の境界部分に向かって湾曲状に凹む湾曲部３１ａが形成される。換言すると、このサンドブラスト処理では、ソルダレジスト層３１に上記湾曲部３１ａが形成されるまでソルダレジスト層３１が薄化される。そして、このような薄化工程（図４（ｄ）及び図５（ａ）参照）によって、ソルダレジスト層３０に凹部３０ｂが形成されるとともに、その凹部３０ｂから配線パターン２１の上面の全てが認識マーク２１ａとして露出される。さらに、配線パターン２１の側壁（周囲）に薄化されたソルダレジスト層３１が形成されるとともに、そのソルダレジスト層３１の上面の表面粗度（凹部３０ｂの底面Ａ１の表面粗度）がソルダレジスト層３２の上面の表面粗度（凹部３０ｂの縁部Ａ２の表面粗度）よりも高くなる。例えば、薄化されていないソルダレジスト層３２の表面粗度は５０ｎｍ程度であるのに対し、薄化後のソルダレジスト層３１の表面粗度は４００ｎｍ程度になる。

なお、基板本体１０の下面側に形成されたソルダレジスト層３３に対しても同様に、マスク４２の開口部４２ａを通じてサンドブラスト法を施す。具体的には、マスク４２の開口部４２ａに対向するソルダレジスト層３３が除去されるまでソルダレジスト層３３にサンドブラスト法を施す。これにより、ソルダレジスト層３３に開口部３３ａが形成されるとともに、その開口部３３ａから配線パターン２２の一部が外部接続用パッド２２ａとして露出される。

その後、図５（ｂ）に示すように、マスク４１，４２を除去し、パッド２０ａ，２２ａ及び配線パターン２１の表面を、ソフトエッチング（例えばＣｕソフトエッチング）することにより清浄にする（エッチング工程）。このとき、配線パターン２１の上面が凹部３０ｂの底面Ａ１（配線パターン２１の側壁に接するソルダレジスト層３１の上面）よりも低くなるまで配線パターン２１をエッチングする。これにより、ソルダレジスト層３１から露出される認識マーク２１ａが形成される。なお、この表面処理後の認識マーク２１ａの上面の表面粗度は、例えば３００ｎｍ程度となり、ソルダレジスト層３１の上面の表面粗度よりも低くなる。以上の製造工程により、本実施形態の配線基板２を製造することができる。

次に、上述のように製造された配線基板２に半導体チップ３を実装する方法を説明する。図５（ｃ）に示すように、配線基板２のパッド２０ａ上に、半導体チップ３のバンプ３ａをフリップチップ接合する。続いて、図５（ｄ）に示すように、フリップチップ接合された半導体チップ３と配線基板２との間に、アンダーフィル樹脂４を充填し、そのアンダーフィル樹脂４を硬化する。以上の製造工程により、本実施形態の半導体装置を製造することができる。

以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）ソルダレジスト層３０から上面の全てが露出されることで認識マーク２１ａとなる配線パターン２１と、その配線パターン２１の上面を全て露出させるための凹部３０ｂを有するソルダレジスト層３０とを形成するようにした。これにより、ソルダレジスト層３０から露出される配線パターン２１の上面の形状（平面形状）が認識マーク２１ａの形状となる。ここで、配線パターン２１は、その所望の平面形状が鋭角や直角な角を有する形状であっても、フォトリソグラフィ法などによってその所望の平面形状に容易に形成することができる。したがって、このような配線パターン２１の上面が全て露出されれば、ブラスト法によって凹部３０ｂが所望の形状（四角形状）に形成できない場合、つまり凹部３０ｂの四隅が丸まった形状になった場合であっても、認識マーク２１ａを所望の形状に形成することができる。この結果、認識マーク２１ａの認識性が低下することを抑制することができる。

また、認識マーク２１ａを露出させるための凹部３０ｂをブラスト法によって形成することができるため、ソルダレジスト層３０として非感光性樹脂（熱硬化性樹脂等）を採用することができる。このため、ソルダレジスト層３０における耐熱性や耐薬品性といった信頼性を、ソルダレジスト層３０として感光性樹脂を採用する場合に比べて向上させることができる。

（２）凹部３０ｂの底面Ａ１の表面粗度（ソルダレジスト層３１の上面の表面粗度）を、認識マーク２１ａの上面の表面粗度よりも高くなるようにした。これにより、例えば認識マーク２１ａ等の表面で反射される反射光強度によって認識マーク２１ａを検出する場合に、認識マーク２１ａとソルダレジスト層３１とにおける反射光強度の差を大きくすることができる。この結果、認識マーク２１ａとソルダレジスト層３１との境界部分、すなわち認識マーク２１ａの輪郭が強調されるため、認識マーク２１ａの認識性を向上させることができる。

（３）凹部３０ｂの底面Ａ１（ソルダレジスト層３１の上面）に、認識マーク２１ａの端部から凹部３０ｂの側壁部Ａ３に向かって湾曲状に凹む湾曲部３１ａを形成するようにした。これにより、例えば認識マーク２１ａ等の表面で反射される反射光強度によって認識マーク２１ａを検出する場合に、認識マーク２１ａとソルダレジスト層３１とにおける反射光強度の差を大きくすることができる。この結果、認識マーク２１ａとソルダレジスト層３１との境界部分、すなわち認識マーク２１ａの輪郭が強調されるため、認識マーク２１ａの認識性を向上させることができる。

（４）認識マーク２１ａを、その上面が凹部３０ｂの底面Ａ１よりも低くなるように形成した。例えばソルダレジスト層３０に凹部３０ｂを形成する際に、図５（ａ）に示すように、サンドブラスト処理による加工ダメージ等によって配線パターン２１の上面が変形し、その配線パターン２１の平面形状が所望の形状よりも大きくなる場合がある。このような配線パターン２１を認識マーク２１ａとすると、その認識マーク２１ａの認識性が低下してしまう。これに対し、上述のように認識マーク２１ａの上面を凹部３０ｂの底面Ａ１よりも低く形成することにより、加工ダメージ等によって配線パターン２１が変形しても、図５（ｂ）に示すように配線パターン２１の平面形状を所望の形状に戻すことができる。したがって、認識マーク２１ａの認識性が低下することを抑制することができる。

（５）パッド２０ａとなる配線パターン２０と、認識マーク２１ａとなる配線パターン２１とを同じ厚さで形成するようにした。これにより、配線パターン２０，２１を同一工程で同時に形成することができ（図４（ａ）参照）、さらにパッド２０ａと認識マーク２１ａとを同一工程で形成することができる（図５（ａ）、（ｂ）参照）。

（第２実施形態）
以下、第２実施形態を図７及び図８に従って説明する。なお、先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。

上記第１実施形態では、マトリクス状に配設されたパッド２０ａを有する配線基板２について説明した。これに対し、本実施形態では、ペリフェラル状に配設されたパッドを有する配線基板について説明する。

図７は、本実施形態の半導体装置５の概略平面図である。また、図８（ａ）は、図７に示す半導体装置５のＡ−Ａ概略断面図であり、図８（ｂ）は、図７に示す半導体装置５のＢ−Ｂ概略断面図であり、図８（ｃ）は、図７に示す半導体装置５のＣ−Ｃ概略断面図である。

図７及び図８（ａ）〜（ｃ）に示すように、本実施形態の半導体装置５は、配線基板６と、半導体チップ７と、アンダーフィル樹脂８とを有する。
図８（ａ）〜（ｃ）に示すように、配線基板６は、基板本体５０と、最上層の配線パターン６０，６１（最上層配線）と、最下層の配線パターン６２と、ソルダレジスト層７０，７５とを有する。なお、この配線基板６に実装される半導体チップ７は、その回路形成面（図８において下面）に、ペリフェラル状（チップ外周に沿った環状の形態）に配設された複数のバンプ７ａを備えている（破線参照）。

基板本体５０は、コア基板５１と、複数の絶縁層５２，５３と、複数の絶縁層５２，５３に形成された配線５４，５５及びビア５６，５７等から構成されている。基板本体５０に設けられた配線５４，５５及びビア５６，５７は、配線パターン６０及び配線パターン６２を電気的に接続している。なお、配線５４，５５やビア５６，５７の材料としては、例えば銅（Ｃｕ）を用いることができる。また、絶縁層５２，５３の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂の絶縁樹脂を用いることができる。

配線パターン６０は、基板本体５０のチップ実装面側（図８（ａ）において上面側）に設けられている。この配線パターン６０は、半導体チップ７のバンプ７ａが接続されるパッド６０ａを有する。この配線パターン６０の平面形状は、例えば矩形状に形成されている（図７参照）。

配線パターン６１は、基板本体５０のチップ実装面側に設けられている。この配線パターン６１は、その上面の全てがソルダレジスト層７０から露出されることで認識マーク６１ａとなるパターンである。また、配線パターン６１（認識マーク６１ａ）の平面形状は、図７に示すように、例えばＴ字状や三角形状に形成されている。この配線パターン６１と上記配線パターン６０とは、同じ厚さで形成されている。これら配線パターン６０，６１の材料としては、例えば銅を用いることができる。なお、配線パターン６０，６１は、銅層の表面に所要のめっき（例えば、ニッケルめっきや金めっき等）を施して形成するようにしてもよい。

図８に示すように、配線パターン６２は、基板本体５０のチップ実装面と反対側（図８において下面側）に設けられている。この配線パターン６２は、マザーボード等の実装基板と接続される外部接続端子を配設するための外部接続用パッド６２ａを有する。なお、配線パターン６２の材料としては、例えば銅を用いることができる。

ソルダレジスト層７０は、配線パターン６０，６１を覆うように基板本体５０のチップ実装面側に設けられている。ソルダレジスト層７０の材料としては、例えばエポキシ系の絶縁性樹脂を用いることができる。このソルダレジスト層７０には、上記パッド６０ａとなる配線パターン６０の一部を露出させるための凹部７０ａが形成されるとともに、配線パターン６１の上面の全てを露出させるための凹部７０ｂが形成されている。また、このソルダレジスト層７０は、凹部７０ａに対応する領域に形成されたソルダレジスト層７１と、凹部７０ｂに対応する領域に形成されたソルダレジスト層７２と、凹部７０ａよりも外側領域に形成されたソルダレジスト層７３と、凹部７０ａよりも内側領域に形成されたソルダレジスト層７４とを含む。換言すると、ソルダレジスト層７２は凹部７０ｂの底面Ａ１となり、ソルダレジスト層７３は凹部７０ｂの縁部Ａ２となる。これらソルダレジスト層７１とソルダレジスト層７２とソルダレジスト層７３とソルダレジスト層７４とは一体に形成されている。

ここで、上記凹部７０ａの形状について以下に説明する。まず、本実施形態では半導体チップ７のバンプ７ａがペリフェラル状に配設されているため、その配設形態に応じて配線基板６に形成されるパッド６０ａも配線基板６の外周に沿って環状に配列されている（図７参照）。すなわち、上記パッド形成領域がチップ実装領域ＣＡに沿って環状に形成されている。このため、上記凹部７０ａもチップ実装領域ＣＡに沿って環状に形成され、且つ帯状に形成されている。この凹部７０ａは、例えば第１実施形態の開口部３０ａの形成方法と同様にサンドブラスト法によって、凹部７０ａに対応する部分のソルダレジスト層７１が、その他の部分のソルダレジスト層７３，７４よりも薄化されることで形成されている。

このような凹部７０ａでは、配線パターン６０の一部がパッド６０ａとして露出されるとともに（図８（ａ）参照）、パッド６０ａ以外の部分にはソルダレジスト層７１が形成されている（図８（ｂ）参照）。このため、図８（ｂ）に示すように、隣接するパッド６０ａ間にはソルダレジスト層７１が形成されている。さらに言うと、このソルダレジスト層７１は、図８（ｂ）に示すように、その上面がパッド６０ａの上面よりも高く形成されている。その一方で、ソルダレジスト層７１は、その上面がソルダレジスト層７３，７４の上面よりも低く形成されている。

続いて、上記凹部７０ｂの形状について以下に説明する。まず、本実施形態の認識マーク６１ａは、ソルダレジスト層７０の下層の配線パターン６１によってその形状が所望の形状に形成されている。すなわち、認識マーク６１ａの所望の形状がＴ字状である場合には、配線パターン６１の平面形状がＴ字状に形成されている。また、認識マーク６１ａの所望の形状が三角形状である場合には、配線パターン６１の平面形状が三角形状に形成されている。そして、上記凹部７０ｂは、図７に示すように、この配線パターン６１の上面の全てを露出させるように、その平面形状が配線パターン６１の平面形状よりも大きく形成されている。具体的には、凹部７０ｂの平面形状は、配線パターン６１の平面形状よりも大きな面積を有する四角形状に形成されている。この凹部７０ｂは、上記凹部７０ａと同様に、例えばサンドブラスト法によって、凹部７０ｂに対応する部分のソルダレジスト層７２が、その他の部分のソルダレジスト層７３よりも薄化されることで形成されている。

このような凹部７０ｂでは、配線パターン６１の上面が認識マーク６１ａとして露出されるとともに、認識マーク６１ａ以外の部分にはソルダレジスト層７２が形成されている。このため、配線パターン６１の平面形状が認識マーク６１ａの形状となる。また、配線パターン６１の側壁に接するようにソルダレジスト層７２（ソルダレジスト層７０）が形成されている。換言すると、認識マーク６１ａの周囲はソルダレジスト層７２（ソルダレジスト層７０）によって覆われている。そして、このソルダレジスト層７２（凹部７０ｂの底面Ａ１）には、認識マーク６１ａの端部から凹部７０ｂの側壁部Ａ３に向かって湾曲状に凹む湾曲部７２ａが形成されている。

さらに、凹部７０ｂと認識マーク６１ａの関係について詳述すると、凹部７０ｂの底面Ａ１（ソルダレジスト層７２の上面）は、認識マーク６１ａの上面よりも高く形成されるとともに、凹部７０ｂの縁部Ａ２（ソルダレジスト層７３の上面）よりも低く形成されている。また、凹部７０ｂの底面Ａ１の表面粗度（ソルダレジスト層７２の上面の表面粗度）は、認識マーク６１ａの上面の表面粗度よりも高く、凹部７０ｂの縁部Ａ２の表面粗度（ソルダレジスト層７３の上面の表面粗度）よりも高くなっている。

図８に示すように、外部接続用パッド６２ａは、基板本体５０のチップ実装面と反対側（図８において下面側）に形成されたソルダレジスト層７５から露出するように設けられている。この外部接続用パッド６２ａは、マザーボード等の実装基板と接続される外部接続端子を配設するためのパッドである。

図８（ａ）、（ｂ）に示すように、半導体チップ７は、このように構成された配線基板６にフリップチップ接合される。すなわち、半導体チップ７は、回路形成面に配設されたバンプ７ａを介して、配線基板６のパッド６０ａと電気的に接続される。

アンダーフィル樹脂８は、配線基板６と半導体チップ７との隙間を充填するように設けられている。なお、アンダーフィル樹脂８の材料としては、例えばエポキシ樹脂を用いることができる。

以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。

・上記各実施形態では、認識マーク２１ａ，６１ａの上面を凹部３０ｂ，７０ｂの底面Ａ１よりも低くなるように形成した。これに限らず、例えば図９に示されるように、認識マーク２１ａの上面を凹部３０ｂの底面Ａ１と面一になるように形成するようにしてもよい。

・上記各実施形態では、凹部３０ｂの底面Ａ１に湾曲部３１ａを形成するようにし，凹部７０ｂの底面Ａ１に湾曲部７２ａを形成するようにした。これに限らず、例えば図１０に示されるように、凹部３０ｂの底面Ａ１における湾曲部３１ａの形成を省略してもよい。

・図１１に示されるように、上記第１実施形態におけるソルダレジスト層３１，３２によって形成される段差部Ｄ１が傾斜部Ｋ１を有するように形成してもよい。すなわち、凹部３０ｂの側壁部Ａ３が傾斜面となるように形成してもよい。さらに、上記傾斜部Ｋ１が曲面を有するように段差部Ｄ１を形成するようにしてもよい。なお、パッド２０ａとソルダレジスト層３２によって形成される段差部Ｄ２についても、傾斜部Ｋ２を有するように形成してもよい。また、上記第２実施形態についても同様である。

・上記各実施形態における認識マーク２１ａ，６１ａを形成するための凹部３０ｂ，７０ｂの平面形状は、配線パターン２１，６１の上面の全てを露出させることのできる形状であれば特に制限されない。例えば、凹部３０ｂ，７０ｂの平面形状を円形状としてもよい。

・上記各実施形態では、サンドブラスト処理によりソルダレジスト層３０，７０の薄化（除去）を行ったが、これに限定されない。例えばサンドブラスト処理以外の各種ブラスト処理（ウェットブラスト処理等）によりソルダレジスト層３０，７０の薄化を行うようにしてもよい。また、例えば樹脂エッチングやレーザ加工法などによりソルダレジスト層３０，７０の薄化を行うようにしてもよい。

・上記各実施形態におけるパッド２０ａ，６０ａを形成するための開口部３０ａ及び凹部７０ａの形状については特に制限されない。例えば配線パターン２０，６０の全てをパッド２０ａ，６０ａとして露出させるように開口部３０ａ及び凹部７０ａを形成するようにしてもよい。

・上記第１実施形態では、ソルダレジスト層３０上に貼り付けたドライフィルムレジストを露光・現像によりパターニングして、開口部４１ａ，４１ｂを持つサンドブラスト保護用のマスク４１を形成するようにした。これに限らず、例えばマスク４１として金属マスクを用いてもよい。また、金属箔を上記ドライフィルムレジストと同様にパターニングしてマスク４１を形成するようにしてもよい。

・上記各実施形態では、配線基板２，６に半導体チップ３，７をそれぞれ実装する場合について説明したが、被実装体としては半導体チップ３，７に制限されない。例えば配線基板２，６の上に別の配線基板を積み重ねる構造を有するフリップチップ実装タイプのパッケージ（パッケージ・オン・パッケージ）にも、本発明を適用することが可能である。

・上記各実施形態において、配線パターン２０，６０の下層の構造については特に限定されない。例えばコア基板１１，５１の構造及び材質は特に限定されない。また、コア基板１１，５１上に形成される下層配線（例えば、上記第１実施形態では配線１４，１５）とそれを覆う絶縁層（例えば、上記第１実施形態では絶縁層１２，１３）の層数についても特に限定されない。すなわち、コア基板１１，５１上に所定数の下層配線とそれを覆う絶縁層を形成してもよい。なお、配線パターン２０，６０のパターン形状についても特に限定されない。

・上記各実施形態における配線パターン２０，２１（配線パターン６０，６１）上に形成されるのは、ソルダレジスト層３０，７０に限定されず、絶縁層であればよい。

１，５ 半導体装置
２，６ 配線基板
３，７ 半導体チップ
２０，６０ 配線パターン（第２の配線層）
２１，６１ 配線パターン（第１の配線層）
２１ａ，６１ａ 認識マーク
３０，７０ ソルダレジスト層（絶縁層）
３１，７２ ソルダレジスト層
３２，７３ ソルダレジスト層
３０ｂ，７０ｂ 凹部
Ａ１ 凹部の底面
Ａ２ 凹部の縁部
Ａ３ 凹部の側壁部

Claims (10)

1. 最上層配線と、前記最上層配線を覆う絶縁層とを含む配線基板であって、
   前記最上層配線は、平面形状が認識マークの所望の形状となるように形成され、上面の全てが前記絶縁層から露出されることで前記認識マークとなる第１の配線層を有し、
   前記絶縁層は、前記第１の配線層の上面を全て露出させるための凹部を有し、
   前記認識マークの周囲が前記絶縁層によって覆われていることを特徴とする配線基板。
2. 前記凹部の底面の表面粗度は、前記認識マークの表面粗度よりも高く、前記凹部の縁部の表面粗度よりも高いことを特徴とする請求項１に記載の配線基板。
3. 前記凹部の底面には、前記認識マークの端部から前記凹部の側壁部に向かって湾曲状に凹む湾曲部が形成されていることを特徴とする請求項１又は２に記載の配線基板。
4. 前記最上層配線は、少なくとも一部がパッドとして前記第１の絶縁層から露出される第２の配線層を含み、
   前記第１の配線層と前記第２の配線層とは同じ厚さで形成されていることを特徴とする請求項１〜３のいずれか１つに記載の配線基板。
5. 前記凹部は、その側壁部が傾斜面となっていることを特徴とする請求項１〜４のいずれか１つに記載の配線基板。
6. 請求項１〜５のいずれか１つに記載の配線基板を含むことを特徴とする半導体装置。
7. 絶縁層から露出される認識マークを有する配線基板の製造方法であって、
   平面形状が前記認識マークの所望の形状となるように第１の配線層を形成する配線層形成工程と、
   前記第１の配線層を覆う前記絶縁層を形成する絶縁層形成工程と、
   前記第１の配線層に対向する領域であって、前記第１の配線層の平面形状よりも大きい領域の前記絶縁層を薄化することにより、前記絶縁層に凹部を形成するとともに、前記第１の配線層の上面の全てを前記絶縁層から露出して前記認識マークを形成する薄化工程とを含むことを特徴とする配線基板の製造方法。
8. 前記認識マークをエッチングする工程を含むことを特徴とする請求項７に記載の配線基板の製造方法。
9. 前記薄化工程は、
   前記絶縁層の上に、前記凹部に対応する領域を開口する開口部を有するマスクを形成する工程と、
   前記マスクの開口部を通じて前記絶縁層にサンドブラスト処理を施すブラスト工程と、を含むことを特徴とする請求項７又は８に記載の配線基板の製造方法。
10. 前記配線層形成工程では、前記第１の配線層と同じ厚さの第２の配線層を形成し、
    前記絶縁層形成工程では、前記第１の配線層と前記第２の配線層とを覆うように前記絶縁層を形成し、
    前記薄化工程では、前記認識マークを形成するとともに、前記第２の配線層に対向する領域の前記絶縁層を薄化することにより、前記第２の絶縁層の少なくとも一部を前記絶縁層から露出してパッドを形成することを特徴とする請求項７〜９のいずれか１つに記載の配線基板の製造方法。

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