JP7087241B2

JP7087241B2 - 基板ストリップ及びこれを含む電子素子パッケージ

Info

Publication number: JP7087241B2
Application number: JP2018089629A
Authority: JP
Inventors: オー、ヨーン; キム、サン－フーン; コー、ヨウン－クク
Original assignee: サムソンエレクトロ－メカニックスカンパニーリミテッド．
Priority date: 2017-11-08
Filing date: 2018-05-08
Publication date: 2022-06-21
Anticipated expiration: 2038-05-08
Also published as: KR102456322B1; KR20190052540A; JP2019087724A; TW201919178A; TWI741176B

Description

本発明は、基板ストリップ（ｓｕｂｓｔｒａｔｅｓｔｒｉｐ）及びこれを含む電子素子パッケージ（ｅｌｅｃｔｒｏｎｉｃｃｏｍｐｏｎｅｎｔｐａｃｋａｇｅ）に関する。

半導体パッケージング技術の発達によりパッケージ基板は超高密度及び小型化されており、これにより、超薄板型のプリント回路基板が要求されている。超薄板型のプリント回路基板を製造するためにはプリント回路基板の剛性の確保が重要であり、剛性が不足である場合は、基板に反りが発生し、パッケージング工程を正常的に実施することができない。

日本公開特許２００９－１４１１２１号公報

本発明の目的は、反りを低減できる基板ストリップ及びこれを含む電子素子パッケージを提供することにある。

本発明の一側面によれば、絶縁層と回路層とで構成された積層体と、上記積層体上に積層される第１ソルダーレジスト層と、上記第１ソルダーレジスト層上に形成される補強材と、上記補強材をカバーするように上記第１ソルダーレジスト層上に積層される第２ソルダーレジスト層と、を含み、上記積層体は、ユニット領域とダミー領域とに区画され、上記補強材及び上記第２ソルダーレジスト層が上記ダミー領域上に形成される基板ストリップが提供される。

本発明の他の側面によれば、ユニット領域とダミー領域とに区画される基板ストリップと、上記ユニット領域上に実装される電子素子と、を含み、上記基板ストリップは、絶縁層と回路層とで構成された積層体と、上記積層体上に積層される第１ソルダーレジスト層と、上記第１ソルダーレジスト層上に形成される補強材と、上記補強材をカバーするように上記第１ソルダーレジスト層上に積層される第２ソルダーレジスト層と、を含み、上記補強材及び上記第２ソルダーレジスト層が上記ダミー領域上に形成される電子素子パッケージが提供される。

本発明の実施例に係る基板ストリップの断面図である。本発明の実施例に係る基板ストリップの平面図である。本発明の実施例に係る電子素子パッケージの断面図である。本発明の実施例に係る電子素子パッケージのモールディング過程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。本発明の実施例に係る基板ストリップの製造工程を示す図である。

本出願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明白に表現しない限り、複数の表現を含む。

本出願において、ある部分がある構成要素を「含む」とするとき、これは特に反対の記載がない限り、他の構成要素を除外することではなく、他の構成要素をさらに含むことができることを意味する。

また、明細書の全般にわたって、「上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準にして上側に位置することを意味するものではない。

また、「結合」とは、各構成要素間の接触関係において、各構成要素が物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触している場合まで包括する概念として使用する。

第１、第２等の用語は、多様な構成要素を説明するために用いたものであって、上記構成要素が上記用語により限定されることはない。上記用語は一つの構成要素を他の構成要素から区別するための目的にのみ使用される。

図面に示された各構成の大きさ及び厚さは、説明の便宜上任意に示したものであって、本発明が必ずしもそれらに限定されることはない。

本発明に係る基板ストリップ及びこれを含む電子素子パッケージの実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。

また、以下で説明した本発明のそれぞれの実施例は、必ずしも１つの実施例のみを示す概念ではなく、それぞれの実施例に従属されている実施例を包括する概念として理解しなければならない。

図１は、本発明の実施例に係る基板ストリップの断面図であり、図２は、本発明の実施例に係る基板ストリップの平面図である。

図１及び図２を参照すると、本発明の実施例に係る基板ストリップは、積層体１００と、第１ソルダーレジスト層２００と、補強材３００と、第２ソルダーレジスト層４００と、を含む。

積層体１００は、絶縁層１１０と回路層１２０とで構成され、一面及び他面を有する。ここで、積層体１００の一面及び他面は、側面を除いた、互いに対向する両面を意味する。以下、本発明において積層体１００の一面は、電子素子５００が実装される面であり、他面は、メインボードと接合する面である。図１に基づいて、積層体１００の上面が一面であり、下面が他面になる。

積層体１００の絶縁層１１０は、樹脂等の絶縁物質で組成される資材であって、薄い板状である。絶縁層１１０の樹脂としては、熱硬化性樹脂、熱可塑性樹脂等の様々な素材を用いることができ、具体的には、エポキシ樹脂またはポリイミド等が挙げられる。ここで、エポキシ樹脂には、例えば、ナフタレン系エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ノボラック系エポキシ樹脂、クレゾールノボラック系エポキシ樹脂、ゴム変性型エポキシ樹脂、環型脂肪族系エポキシ樹脂、シリコン系エポキシ樹脂、窒素系エポキシ樹脂、リン系エポキシ樹脂等が挙げられるが、これらに限定されない。

絶縁層１１０は、プリプレグ（ＰＰＧ）またはビルドアップフィルム（ｂｕｉｌｄｕｐｆｉｌｍ）であることができる。プリプレグの場合は、上述したエポキシ樹脂にガラス繊維（ｇｌａｓｓｃｌｏｔｈ）等の繊維補強材３００が含まれることができる。ビルドアップフィルムの場合は、上述したエポキシ樹脂にシリカ（ＳｉＯ_２）等の無機フィラー（ｆｉｌｌｅｒ）が含有されることができる。このビルドアップフィルムとしては、ＡＢＦ（ＡｊｉｎｏｍｏｔｏＢｕｉｌｄ－ｕｐＦｉｌｍ）等が挙げられる。

ただし、ビルドアップフィルムに含有される無機フィラーとしては、シリカ（ＳｉＯ_２）、硫酸バリウム（ＢａＳＯ_４）、アルミナ（Ａｌ_２Ｏ_３）のうちのいずれか１種を選択して用いるか、２種以上を組み合わせて用いることができる。無機充填材には、その他にも炭酸カルシウム、炭酸マグネシウム、フライアッシュ、天然シリカ、合成シリカ、カオリン、クレー、酸化カルシウム、酸化マグネシウム、酸化チタン、酸化亜鉛、水酸化カリウム、水酸化アルミニウム、水酸化マグネシウム、タルク、マイカー、ハイドロタルサイト、珪酸アルミニウム、珪酸マグネシウム、珪酸カルシウム、焼成タルク、ウオラストナイト、チタン酸カリウム、硫酸マグネシウム、硫酸カルシウム、リン酸マグネシウム等が挙げられるが、これらに制限されない。

積層体１００は、上下に積層される複数の絶縁層１１０で構成されることができる。図１には、３層の絶縁層１１０が示されているが、絶縁層１１０の数に制限はない。

積層体１００の回路層１２０は、電気信号を伝達するためにパターン化されている伝導体であって、所定の幅と厚さを有して形成され、回路デザイン設計に応じて、長さ、形状が決められる。回路層１２０は、金属で形成可能であり、電気伝導特性を考慮して銅（Ｃｕ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等の金属またはこれらの合金で形成することができる。

回路層１２０は、絶縁層１１０に形成され、絶縁層１１０が複数である場合は、各絶縁層１１０に形成される。回路層１２０は、絶縁層１１０の一面または両面に形成可能であり、絶縁層１１０の一面または両面に埋め込まれることができる。

図１には３層の絶縁層１１０が示されており、この場合、回路層１２０は、４層となり得る。

回路層１２０のうちの積層体１００の一面に形成される回路層１２１は、絶縁層１１０に埋め込まれるように形成されることができる。また、積層体１００の一面に形成される回路層１２１は、端子パッド１２１'を含むことができる。この端子パッド１２１'は、後述する電子素子５００が実装される部分である。一方、積層体１００の他面に形成される回路層１２２は、積層体１００の他面よりも突出して形成されることができる。

回路層１２０は、金属箔Ｓ１とシード層Ｓ２とを含むことができ、回路層１２０の金属箔Ｓ１及びシード層Ｓ２を除いた残りは、シード層Ｓ２を引込線とした電気メッキ方式により形成可能である。この場合、回路層１２０は、金属箔Ｓ１、シード層Ｓ２、電気メッキ層の順に構成されることができる。金属箔Ｓ１とシード層Ｓ２とは、回路層１２０をモディファイドセミアディティブ法（ＭｏｄｉｆｉｅｄＳｅｍｉ－ＡｄｄｉｔｉｖｅＰｒｏｃｅｓｓ：ＭＳＡＰ）により形成した結果であり得る。よって、回路層１２０の金属箔Ｓ１とシード層Ｓ２とは、本発明において必ずしも形成されるものではなく、回路層１２０の製造工法に応じてその存在可否が決められる。例えば、回路層１２０がサブトラクティブ法（ｅｘ．Ｔｅｎｔｉｎｇ）、セミアディティブ法（ＳＡＰ）により形成される場合は、回路層１２０は、金属箔Ｓ１なしでシード層Ｓ２のみを備えることができる。

積層体１００は、ビア１３０をさらに含むことができ、ビア１３０は、上下に離隔している回路層１２０を電気的に接続する。すなわち、ビア１３０は、互いに異なる絶縁層１１０に形成されているか、同じ絶縁層１１０の両面に形成されている回路層１２０を接続する。ビア１３０も金属で形成可能であり、回路層１２０と同じ金属により形成されることができる。また、ビア１３０は、シード層Ｓ２を備えることができる。

積層体１００は、ユニット領域Ｕとダミー領域Ｄとに区画される。ユニット領域Ｕは、基板ストリップのパッケージング後に切断されるときに実際の基板として作用する部分であって複数のユニットＵ'を含む。ユニットＵ'とユニットＵ'との間には境界部Ｂが形成され、基板ストリップは、境界部Ｂに沿って切断される。ダミー領域Ｄは、基板ストリップにおいてユニット領域Ｕを除いた残りの部分であって基板ストリップのパッケージング後に切断されるときに除去される部分である。

ユニット領域Ｕの各ユニットＵ'には回路層１２０がそれぞれ形成され、電子素子５００を実装するための端子パッドもそれぞれ形成される。よって、ユニット領域Ｕの各ユニットＵ'には電子素子５００がそれぞれ実装される。

図２に示すように、ダミー領域Ｄは、ユニット領域Ｕの外側に位置し、基板ストリップにおいてユニット領域Ｕが大部分を占め、ダミー領域Ｄは、ユニットＵ'領域の端に沿って形成され、基板ストリップの最外郭に位置することができる。

第１ソルダーレジスト層２００は、感光性樹脂材で回路層１２０をカバーして不要なショートを防止する。第１ソルダーレジスト層２００は、積層体１００上に積層され、積層体１００の両面に形成されることができる。便宜上、第１ソルダーレジスト層２００のうちの積層体１００の一面上に積層されるものを上部ソルダーレジスト層２００ａと称し、積層体１００の他面上に積層されるものを下部ソルダーレジスト層２００ｂと称して、区分して説明する。

積層体１００の一面に形成された回路層１２１が絶縁層１１０に埋め込まれる場合、上部ソルダーレジスト層２００ａは、積層体１００の一面、及び埋め込まれた回路層１２１の露出した一面に接触するように形成される。ただし、上部ソルダーレジスト層２００ａは、端子パッド１２１'をカバーしなくてもよい。この場合、上部ソルダーレジスト層２００ａには、積層体１００の一面を露出するキャビティ２１０が備えられ、端子パッド１２１'は、上記キャビティ２１０を介して露出する。端子パッド１２１'は、ユニット領域Ｕに形成されるため、キャビティ２１０がユニット領域Ｕ上に形成される。キャビティ２１０を介して露出した端子パッド１２１'の表面には、金（Ａｕ）、ニッケル（Ｎｉ）等の表面処理層を形成することができる。

積層体１００の他面に形成された回路層１２２が積層体１００の他面よりも突出する場合、下部ソルダーレジスト層２００ｂは、突出した回路層１２２をカバーするように積層体１００の他面に接触して形成され、突出した回路層１２２の下面を露出するための開口領域２２０を備えることができる。下部ソルダーレジスト層２００ｂの開口領域２２０を介して露出する回路層１２２の下面には、基板ストリップがパッケージング後にユニットＵ'毎に切断されてメインボードに実装されるとき、ソルダー等の接合材が位置することができる。

積層体１００の一面に形成された回路層１２１が絶縁層１１０に埋め込まれ、積層体１００の他面に形成された回路層１２２が積層体１００の他面よりも突出する場合、上部ソルダーレジスト層２００ａの厚さは、下部ソルダーレジスト層２００ｂの厚さよりも小さくてもよい。

第１ソルダーレジスト層２００は、積層体１００のユニット領域Ｕ及びダミー領域Ｄ上の全てに形成される。ユニット領域Ｕには回路層１２０が形成されるので、ユニット領域Ｕ上の第１ソルダーレジスト層２００は回路層１２０を保護する役割を担い、ダミー領域Ｄ上の第１ソルダーレジスト層２００は基板ストリップに剛性を付与する役割を担うことができる。

一方、第１ソルダーレジスト層２００は、ユニット領域Ｕ内に位置するユニットＵ'間の境界部Ｂ上には形成されなくてもよい。

補強材３００は、ダミー領域Ｄ上の第１ソルダーレジスト層２００上に形成され、基板ストリップに剛性を付与する。補強材３００は、ダミー領域Ｄ上には形成されるものの、ユニット領域Ｕ上には形成されない。これにより、補強材３００は基板ストリップのパッケージング後に切断するとき除去されるが、パッケージング工程まで基板ストリップに剛性を付与することになる。補強材３００は、ダミー領域Ｄ上の第１ソルダーレジスト層２００上に形成されるため、積層体１００のユニット領域Ｕの回路層１２０よりも高い面に位置する。

補強材３００は、第１ソルダーレジスト層２００のうちの上部ソルダーレジスト層２００ａ上にのみ形成され、下部ソルダーレジスト層２００ｂには形成されなくてもよい。ただし、上部ソルダーレジスト層２００ａ及び下部ソルダーレジスト層２００ｂの両方に補強材３００が形成されることを排除することではない。

補強材３００は、金属で形成可能である。例えば、補強材３００は、回路層１２０に比べて剛性（ｒｉｇｉｄｉｔｙ）またはモジュラス（ｍｏｄｕｌｕｓ）の大きい金属で形成することができる。剛性は外力に対する変形率を意味し、単純には軸方向力（垂直応力）が加えられたときの変形率といえる。この剛性は、弾性係数（ｍｏｄｕｌｕｓｏｆｅｌａｓｔｉｃｉｔｙ）またはヤング率（Ｙｏｕｎｇ'ｓｍｏｄｕｌｕｓ）により変わり、弾性係数またはヤング率が大きいほど剛性が大きいと理解すればよい。

また、補強材３００は、回路層１２０と同じ金属を含む金属等で形成可能である。補強材３００は、回路層１２０を形成する工法と同じ工法により形成することができる。これにより、補強材３００は、金属箔Ｓ１とシード層Ｓ２とを備えることができ、上述したように、補強材３００の形成工法に応じて補強材３００はシード層Ｓ２のみを備えることもできる。また、補強材３００は、回路形成工法ではなく、補強材料をパターン化した後に、パターン化された補強材料を第１ソルダーレジスト層２００上に付着する方式により形成することもでき、形成方式に制限はない。

図１及び図２を参照すると、補強材３００は様々な形状に形成することができる。補強材３００はダミー領域Ｄに沿って形成されてもよく、特に、ダミー領域Ｄに沿って長く延長（３１０参照）することができる。また、補強材３００は複数形成することができ、複数の補強材３００は、ダミー領域Ｄに沿って離隔するように、または接触するように配置（３２０参照）可能である。補強材３００の幅は、ダミー領域Ｄの幅以下であり、補強材３００の厚さは、回路層１２０以上に形成可能であるが、これに制限されない。

図２では、補強材３００が表面上に露出して示されているが、第２ソルダーレジスト層４００によりカバーされて外部に露出されないため、点線に表示した。

第１ソルダーレジスト層２００には、認識マーク（ｆｉｄｕｃｉａｌｍａｒｋ）用パターン３３０が形成されてもよい。認識マーク用パターン３３０は金属で形成されるが、補強材３００と同じ金属で形成され、補強材３００を形成するときにともに形成してもよい。この場合、補強材３００は、第１ソルダーレジスト層２００の上面に位置する。認識マーク用パターン３３０は、金属ではなく、ホール形状に実現可能であり、この認識マーク用パターン３３０は、ツーリングホール（ｔｏｏｌｉｎｇｈｏｌｅ）またはマニュファクチュアリングホール（ｍａｎｕｆａｃｔｕｒｉｎｇｈｏｌｅ）であり得る。この場合、認識マーク用パターン３３０は、第１ソルダーレジスト層２００を貫通する。この認識マーク用パターン３３０は、後工程においての基板ストリップの位置認識のために使用できる。

第２ソルダーレジスト層４００は、第１ソルダーレジスト層２００上に積層され、補強材３００をカバーすることができる。このため、第２ソルダーレジスト層４００の厚さは補強材３００の厚さの以上となり、補強材３００は第１ソルダーレジスト層２００と第２ソルダーレジスト層４００とにより覆われることになって、補強材３００は外部に露出されない。すなわち、補強材３００は、第１ソルダーレジスト層２００の上面に接触し、補強材３００の第１ソルダーレジスト層２００と接しない面は第２ソルダーレジスト層４００と接触する。

第２ソルダーレジスト層４００は、第１ソルダーレジスト層２００と同じ材料で形成可能であるが、第１ソルダーレジスト層２００に比べて剛性（ｒｉｇｉｄｉｔｙ）またはモジュラス（ｍｏｄｕｌｕｓ）が大きい材料で形成可能である。

第２ソルダーレジスト層４００は、ユニット領域Ｕ上には形成されず、ダミー領域Ｄ上にのみ形成されて、第２ソルダーレジスト層４００が第１ソルダーレジスト層２００をカバーする面積は、ダミー領域Ｄの面積と同一であるかまたはそれより小さくてもよい。また、第２ソルダーレジスト層４００は、基板ストリップのパッケージング後に切断するときに除去されるもので、パッケージング工程まで基板ストリップに剛性を付与することになる。

第２ソルダーレジスト層４００には、側面に開放されたモールドゲート４２０（ｍｏｌｄｇａｔｅ）が備えられる。モールドゲート４２０は、基板ストリップのパッケージング工程においてモールド部材４３０が流入される入口であって、第２ソルダーレジスト層４００は、モールドゲート４２０となる領域を除いた領域に形成される。モールドゲート４２０の位置と数は限定されず、図２では、例示的に基板ストリップの一側面に複数示されているが、本発明がこの位置や数に限定されることではない。

第２ソルダーレジスト層４００には、上側に開放された開口部４１０が備えられており、開口部４１０を介して認識マーク用パターン３３０が露出され得る。認識マーク用パターン３３０がホール形状である場合、開口部４１０は上記ホールに対応するように形成されることができる。ただし、認識マーク用パターン３３０を露出する必要がない場合は、例えば、認識マーク用パターン３３０がＸ－ｒａｙ等により第２ソルダーレジスト層４００を貫通して認識される場合、第２ソルダーレジスト層４００は認識マーク用パターン３３０をカバーし、上述した開口部４１０は不要となる場合もある。

図３は、本発明の実施例に係る電子素子パッケージの断面図であり、図４は、本発明の実施例に係る電子素子パッケージのモールディング（ｍｏｌｄｉｎｇ）過程を示す図である。

図３を参照すると、本発明の実施例に係る電子素子パッケージは、ユニット領域Ｕとダミー領域Ｄとに区画される基板ストリップ及び上記ユニット領域Ｕ上に実装される電子素子５００を含む。上記基板ストリップは、図１及び図２を参照して説明した内容と同様に、積層体１００と、第１ソルダーレジスト層２００と、補強材３００と、第２ソルダーレジスト層４００と、を含む。

基板ストリップに関連して、積層体１００、第１ソルダーレジスト層２００、補強材３００及び第２ソルダーレジスト層４００については、上述した説明と同様であるので、省略する。

電子素子５００は、基板ストリップに実装され、第１ソルダーレジスト層２００のキャビティ２１０内に実装される。具体的に、電子素子５００は、キャビティ２１０を介して露出した積層体１００の一面の端子パッド１２１'上に接合部材５１０を媒介にして実装され、接合部材５１０は、ソルダーであってもよい。接合部材５１０により、電子素子５００は積層体１００の一面から離隔することになり、電子素子５００と積層体１００の一面との間には、アンダーフィル５２０（ｕｎｄｅｒｆｉｌｌ）が介在されてもよい。ただし、電子素子５００は、接合部材５１０を用いたフリップチップ（ｆｌｉｐｃｈｉｐ）方式以外にもワイヤボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）方式により基板ストリップに実装することが可能である。

基板ストリップに実装される電子素子５００は、能動素子、受動素子、集積回路（ＩＣ）等の様々な素子を含み、例えば、半導体チップであり得る。ユニット領域Ｕの各ユニットＵ'には、電子素子５００がそれぞれ実装され、各ユニットＵ'に複数の電子素子５００が実装されることも可能である。

本発明の実施例に係る電子素子パッケージは、実装された電子素子５００をカバーするために、第１ソルダーレジスト層２００上に形成するモールド部材４３０をさらに含むことができる。モールド部材４３０は、電子素子５００を覆うようにキャビティ２１０内に流入されることができる。

図４を参照すると、モールド部材４３０は、モールドゲート４２０を介して基板ストリップ上に流動することができ、第２ソルダーレジスト層４００をダム（ｄａｍ）として第１ソルダーレジスト層２００及び電子素子５００上に形成されることができる。その結果、図３に示すように、モールド部材４３０は、第２ソルダーレジスト層４００の高さ以下に形成されることができるが、これに制限されない。

本発明の実施例に係る電子素子パッケージは、モールド部材４３０の形成後に、ユニットＵ'毎に切断されることができる。

図５から図１２は、本発明の実施例に係る基板ストリップの製造工程を示す図である。

図５を参照すると、積層体１００が形成される。積層体１００は、複数の絶縁層１１０を順次積層することにより形成可能であり、キャリアを用いてコアレス（ｃｏｒｅｌｅｓｓ）形態に形成することができる。この場合、積層体１００の一面に形成された回路層１２１は、絶縁層１１０内に埋め込まれることができる。一方、積層体１００の形成において、回路層１２０は、ＭＳＡＰ、ＳＡＰ、Ｔｅｎｔｉｎｇ等の様々な方法により形成可能である。

図６を参照すると、積層体１００上に第１ソルダーレジスト層２００を積層する。ただし、第１ソルダーレジスト層２００は、一面に金属箔Ｓ１が付着されている状態で準備され、金属箔Ｓ１が外側に位置するように第１ソルダーレジスト層２００の他面が積層体１００に接触することができる。

図７を参照すると、第１ソルダーレジスト層２００をパターニングするために、パターンマスクＭが第１ソルダーレジスト層２００上に位置する。ここで、パターンマスクＭは、ドライフィルムであり得る。第１ソルダーレジスト層２００の一面に金属箔Ｓ１が付着されている場合、パターンマスクＭは、金属箔Ｓ１上に位置することになる。

図８を参照すると、第１ソルダーレジスト層２００がパターニングされ、上部ソルダーレジスト層２００ａにはキャビティ２１０が、下部ソルダーレジスト層２００ｂには開口領域２２０が形成される。第１ソルダーレジスト層２００のパターニング後に、パターンマスクＭは剥離される。

第１ソルダーレジスト層２００は、露光及び現像過程により、キャビティ２１０及び開口領域２２０を備えることができる。例えば、第１ソルダーレジスト層２００がネガ型（ｎｅｇａｔｉｖｅｔｙｐｅ）である場合は、パターンマスクＭがキャビティ２１０及び開口領域２２０をカバーした後に第１ソルダーレジスト層２００が露光され、露光されていない部分が現像により除去される。これに対して、第１ソルダーレジスト層２００がポジ型（ｐｏｓｉｔｉｖｅｔｙｐｅ）である場合は、パターンマスクＭはキャビティ２１０及び開口領域２２０を開放した後に、第１ソルダーレジスト層２００が露光され、露光された部分が現像により除去される。また、第１ソルダーレジスト層２００の一面に金属箔Ｓ１が付着されている場合は、キャビティ２１０及び開口領域２２０に対応する金属箔Ｓ１を除去した後に、露光及び現像工程を行うことができる。

一方、第１ソルダーレジスト層２００のキャビティ２１０及び開口領域２２０は、レーザー加工、ブラスト（ｂｌａｓｔ）加工等によっても形成可能である。

図９及び図１０を参照すると、第１ソルダーレジスト層２００上にシード層Ｓ２が形成され、メッキレジストＲが積層されるが、メッキレジストＲは、補強材３００の形成される領域に対して開放され、電気メッキにより補強材３００が形成される。シード層Ｓ２は、無電解メッキにより形成可能であり、第１ソルダーレジスト層２００のキャビティ２１０の底面と内壁にも形成可能である。また、第１ソルダーレジスト層２００に金属箔Ｓ１が付着されている場合、シード層Ｓ２は金属箔Ｓ１上に形成される。

図１１を参照すると、メッキレジストＲが剥離され、補強材３００領域以外の不要なシード層Ｓ２が除去される。第１ソルダーレジスト層２００に金属箔Ｓ１が付着されている場合、補強材３００領域以外の金属箔Ｓ１及びシード層Ｓ２が除去される。

図１２を参照すると、第２ソルダーレジスト層４００が形成される。第２ソルダーレジスト層４００は、補強材３００を覆うように第１ソルダーレジスト層２００上に形成される。第２ソルダーレジスト層４００は、ソルダーレジストを基板ストリップ全面（ユニット領域Ｕ及びダミー領域Ｄ）にわたって塗布した後に、ユニット領域Ｕ上に位置したソルダーレジストを除去し、ダミー領域Ｄ上に位置したソルダーレジストを残すことにより形成することができる。ソルダーレジストの除去は、露光／現像またはブラスト等の機械的加工等により実施できる。このとき、第１ソルダーレジスト層２００と第２ソルダーレジスト層４００の両方とも感光性である場合、第１ソルダーレジスト層２００と第２ソルダーレジスト層４００のそれぞれは、互いに異なる材料、または互いに異なる光（例えば、互いに異なる波長）に反応する特徴を有することにより、第２ソルダーレジスト層４００を露光／現像工程により形成するとき、第１ソルダーレジスト層２００に影響を与えずにできる。

以上、本発明の実施例について説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加などにより本発明を多様に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。

１００積層体
Ｕユニット領域
Ｕ' ユニット
Ｂ境界部
Ｄダミー領域
１１０絶縁層
１２０、１２１、１２２回路層
１２１' 端子パッド
Ｓ１金属箔
Ｓ２シード層
１３０ビア
２００、２００ａ、２００ｂ第１ソルダーレジスト層
２１０キャビティ
２２０開口領域
３００補強材
３３０認識マーク用パターン
４００第２ソルダーレジスト層
４１０開口部
４２０モールドゲート
４３０モールド部材
５００電子素子
５１０接合部材
５２０アンダーフィル
Ｍマスク
Ｒメッキレジスト

Claims

絶縁層と回路層とで構成された積層体と、
前記積層体上に積層される第１ソルダーレジスト層と、
前記第１ソルダーレジスト層上に形成される補強材と、
前記補強材をカバーするように、前記第１ソルダーレジスト層上に積層される第２ソルダーレジスト層と、を含み、
前記積層体は、ユニット領域とダミー領域とに区画され、
前記補強材及び前記第２ソルダーレジスト層は、前記ダミー領域上に形成される基板ストリップ。
前記第１ソルダーレジスト層は、前記ユニット領域及び前記ダミー領域上に形成され、
前記補強材及び前記第２ソルダーレジスト層は、前記ユニット領域上には形成されない請求項１に記載の基板ストリップ。
前記第１ソルダーレジスト層には、前記積層体の一面を露出するために前記ユニット領域上に形成されるキャビティが形成される請求項２に記載の基板ストリップ。
前記第１ソルダーレジスト層は、前記積層体の両面に形成され、
前記補強材は、前記第１ソルダーレジスト層のうち、前記積層体の一面に形成されたもの上に形成され、前記積層体の他面に形成されたもの上には形成されない請求項１から３のいずれか一項に記載の基板ストリップ。
前記補強材は、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層により覆われる請求項１から４のいずれか一項に記載の基板ストリップ。
前記補強材は、前記回路層と同じ金属を含む金属で形成される請求項１から５のいずれか一項に記載の基板ストリップ。
前記補強材は、複数形成され、
複数の前記補強材は、前記ダミー領域に沿って互いに離隔するようにまたは接触するように配置される請求項１から６いずれか一項に記載の基板ストリップ。
前記第２ソルダーレジスト層には、側面に開放されたモールドゲート（ｍｏｌｄｇａｔｅ）が備えられた請求項１から７のいずれか一項に記載の基板ストリップ。
前記第１ソルダーレジスト層上に認識マーク用パターンが形成され、
前記第２ソルダーレジスト層には、前記認識マーク用パターンの上面を露出する開口部が形成された請求項１から８のいずれか一項に記載の基板ストリップ。
前記ダミー領域は、前記ユニット領域の端に沿って形成される請求項１から９のいずれか一項に記載の基板ストリップ。
ユニット領域とダミー領域とに区画される基板ストリップと、
前記ユニット領域上に実装される電子素子と、を含み、
前記基板ストリップは、
絶縁層と回路層とで構成された積層体と、
前記積層体上に積層される第１ソルダーレジスト層と、
前記第１ソルダーレジスト層上に形成される補強材と、
前記補強材をカバーするように、前記第１ソルダーレジスト層上に積層される第２ソルダーレジスト層と、を含み、
前記補強材及び前記第２ソルダーレジスト層は、前記ダミー領域上に形成される電子素子パッケージ。
前記第１ソルダーレジスト層は、前記ユニット領域及び前記ダミー領域上に形成され、
前記補強材及び前記第２ソルダーレジスト層は、前記ユニット領域上には形成されない請求項１１に記載の電子素子パッケージ。
前記第１ソルダーレジスト層には、前記積層体の一面を露出するように、前記ユニット領域上に形成されるキャビティが形成され、
前記電子素子は、前記キャビティ内に実装される請求項１２に記載の電子素子パッケージ。
前記第１ソルダーレジスト層は、前記積層体の両面に形成され、
前記補強材は、前記第１ソルダーレジスト層のうち、前記積層体の一面に形成されたもの上に形成され、前記積層体の他面に形成されたもの上には形成されない請求項１１から１３のいずれか一項に記載の電子素子パッケージ。
前記補強材は、前記第１ソルダーレジスト層及び前記第２ソルダーレジスト層により覆われる請求項１１から１４のいずれか一項に記載の電子素子パッケージ。
前記補強材は、前記回路層と同じ金属を含む金属で形成される請求項１１から１５のいずれか一項に記載の電子素子パッケージ。
前記補強材は、複数形成され、
複数の前記補強材は、前記ダミー領域に沿って互いに離隔するようにまたは接触するように配置される請求項１１から１６のいずれか一項に記載の電子素子パッケージ。
前記第２ソルダーレジスト層には、側面に開放されたモールドゲート（ｍｏｌｄｇａｔｅ）が備えられた請求項１１から１７のいずれか一項に記載の電子素子パッケージ。
前記第１ソルダーレジスト層上に認識マーク用パターンが形成され、
前記第２ソルダーレジスト層には、前記認識マーク用パターンの上面を露出する開口部が形成された請求項１１から１８のいずれか一項に記載の電子素子パッケージ。
前記ダミー領域は、前記ユニット領域の端に沿って形成される請求項１１から１９のいずれか一項に記載の電子素子パッケージ。
前記電子素子をカバーするように、前記第１ソルダーレジスト層上に形成されるモールド部材をさらに含む請求項１１から２０のいずれか一項に記載の電子素子パッケージ。