JP2019087723A - プリント回路基板及びこれを含む電子素子パッケージ - Google Patents

プリント回路基板及びこれを含む電子素子パッケージ Download PDF

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Abstract

【課題】本発明は、プリント回路基板及びこれを含む電子素子パッケージを提供する。【解決手段】プリント回路基板は、絶縁層１１０と回路層１２０、１２１、１２２とで構成された積層体１００と、積層体の一面に積層された第１ソルダーレジスト層２００と、第１ソルダーレジスト層を貫通して積層体の一面上に形成され、回路層に電気的に接続するバンプ１４０と、第１ソルダーレジスト層上に積層され、バンプの一面を露出させる開口部を備えた第２ソルダーレジスト層３００と、を含む。【選択図】図１

Description

本発明は、プリント回路基板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）及びこれを含む電子素子パッケージ（ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｐｏｎｅｎｔ ｐａｃｋａｇｅ）に関する。
半導体パッケージング技術の発達により、パッケージ基板は超高密度及び小型化されており、これにより、ＰＯＰ（Ｐａｃｋａｇｅ Ｏｎ Ｐａｃｋａｇｅ）基板のソルダーボールのピッチや高さが減少している。ピッチ及び高さの小さいソルダーボールを用いてＰＯＰ基板を実現するためにインターポ−ザ（ｉｎｔｅｒｐｏｓｅｒ）基板を使用することもある。
特開２０１０−０２９８６７号公報
本発明の目的は、パッケージ基板との結合力が向上したプリント回路基板及びこれを含む電子素子パッケージを提供することにある。
本発明の一側面によれば、絶縁層と回路層とで構成された積層体と、上記積層体の一面に積層された第１ソルダーレジスト層と、上記第１ソルダーレジスト層を貫通して上記積層体の一面上に形成され、上記回路層に電気的に接続するバンプと、上記第１ソルダーレジスト層上に積層され、上記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含むプリント回路基板が提供される。
本発明の他の側面によれば、電子素子が実装されるプリント回路基板と、上記プリント回路基板に接合されるパッケージ基板と、を含み、上記プリント回路基板は、絶縁層と回路層とで構成された積層体と、上記積層体の一面に積層された第１ソルダーレジスト層と、上記第１ソルダーレジスト層を貫通して上記積層体の一面上に形成され、上記回路層に電気的に接続するバンプと、上記第１ソルダーレジスト層上に積層され、上記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含む電子素子パッケージが提供される。
本発明の一実施例に係るプリント回路基板の断面図である。 本発明の一実施例に係る電子素子パッケージの断面図である。 本発明の他の実施例に係るプリント回路基板の断面図である。 本発明の他の実施例に係る電子素子パッケージの断面図である。 本発明の一実施例に係るプリント回路基板の製造工程を示す図である。 本発明の一実施例に係るプリント回路基板の製造工程を示す図である。 本発明の他の実施例に係るプリント回路基板の製造工程を示す図である。 本発明の他の実施例に係るプリント回路基板の製造工程を示す図である。
本出願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明白に表現しない限り、複数の表現を含む。
本出願において、ある部分がある構成要素を「含む」とするとき、これは特に反対の記載がない限り、他の構成要素を除外することではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書の全般にわたって、「上に」とは、対象部分の上または下に位置することを意味し、必ずしも重力方向を基準にして上側に位置することを意味するものではない。
また、「結合」とは、各構成要素の間の接触関係において、各構成要素が物理的に直接接触する場合のみを意味するものではなく、他の構成が各構成要素の間に介在され、その他の構成に構成要素がそれぞれ接触している場合まで包括する概念として使用する。
第１、第２等の用語は、多様な構成要素を説明するために用いたものであって、上記構成要素が上記用語により限定されることはない。上記用語は一つの構成要素を他の構成要素から区別するための目的にのみ使用される。
図面に示された各構成の大きさ及び厚さは、説明の便宜上任意に示したものであって、本発明が必ずしもそれらに限定されることはない。
本発明に係るプリント回路基板及びこれを含む電子素子パッケージの実施例を添付図面を参照して詳細に説明し、添付図面を参照して説明するに当たって、同一または対応する構成要素には同一の図面符号を付し、これに対する重複説明を省略する。
また、以下に説明した本発明のそれぞれの実施例は、必ずしも１つの実施例のみを示す概念ではなく、それぞれの実施例に対して従属されている実施例を包括する概念として理解しなければならない。
図１は、本発明の一実施例に係るプリント回路基板の断面図であり、図２は、本発明の一実施例に係る電子素子パッケージの断面図である。
図１を参照すると、本発明の一実施例に係るプリント回路基板は、積層体と、第１ソルダーレジスト層と、バンプと、第２ソルダーレジスト層と、を含み、第３ソルダーレジスト層をさらに含むことができる。
積層体１００は、絶縁層１１０と回路層１２０とで構成され、一面及び他面を有する。ここで、積層体１００の一面及び他面は、側面を除いた、互いに対向する両面を意味する。以下、本発明において積層体１００の一面とは、電子素子６００が実装される面であって他のパッケージ基板（図２の８００参照）と対向する面であり、他面とは、メインボードと接合する面である。図１に基づいて積層体１００の上面が一面であり、下面が他面になる。
積層体１００の絶縁層１１０は、樹脂等の絶縁物質で組成される資材であって、薄い板状である。絶縁層１１０の樹脂としては、熱硬化性樹脂、熱可塑性樹脂等の様々な素材を用いることができ、具体的には、エポキシ樹脂またはポリイミドなどが挙げられる。ここで、エポキシ樹脂には、例えば、ナフタレン系エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ノボラック系エポキシ樹脂、クレゾールノボラック系エポキシ樹脂、ゴム変性型エポキシ樹脂、環型脂肪族系エポキシ樹脂、シリコン系エポキシ樹脂、窒素系エポキシ樹脂、リン系エポキシ樹脂などが挙げられるが、これらに限定されない。
絶縁層１１０は、プリプレグ（ＰＰＧ）またはビルドアップフィルム（ｂｕｉｌｄ ｕｐ ｆｉｌｍ）であることができる。プリプレグの場合は、上述したエポキシ樹脂にガラス繊維（ｇｌａｓｓ ｃｌｏｔｈ）等の補強材３００が含まれることが可能である。ビルドアップフィルムの場合は、上述したエポキシ樹脂にシリカ（ＳｉＯ２）等の無機フィラー（ｆｉｌｌｅｒ）が含有されることが可能である。このビルドアップフィルムとしては、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ−ｕｐ Ｆｉｌｍ）などが挙げられる。
ただし、ビルドアップフィルムに含有される無機フィラーは、シリカ（ＳｉＯ２）、硫酸バリウム（ＢａＳＯ４）、アルミナ（Ａｌ２Ｏ３）のうちのいずれか１種を選択して使用するか、２種以上を組み合わせて使用することができる。無機充填材には、その他にも炭酸カルシウム、炭酸マグネシウム、フライアッシュ、天然シリカ、合成シリカ、カオリン、クレー、酸化カルシウム、酸化マグネシウム、酸化チタン、酸化亜鉛、水酸化カリウム、水酸化アルミニウム、水酸化マグネシウム、タルク、マイカー、ハイドロタルサイト、珪酸アルミニウム、珪酸マグネシウム、珪酸カルシウム、焼成タルク、ウオラストナイト、チタン酸カリウム、硫酸マグネシウム、硫酸カルシウム、リン酸マグネシウム等が挙げられるが、これらに制限されない。
積層体１００は、上下に積層される複数の絶縁層１１０で構成されることができる。図１には、３層の絶縁層１１０が示されているが、絶縁層１１０の数に制限はない。
積層体１００の回路層１２０は、電気信号を伝達するためにパターン化されている伝導体であって、所定の幅と厚さを有して形成され、回路デザイン設計に応じて、長さ、形状が決められる。回路層１２０は、金属で形成可能であり、電気伝導特性を考慮して銅（Ｃｕ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）などの金属またはこれらの合金で形成することができる。
回路層１２０は、絶縁層１１０に形成され、絶縁層１１０が複数である場合は、各絶縁層１１０毎に形成される。回路層１２０は、絶縁層１１０の一面または両面に形成可能であり、絶縁層１１０の一面または両面に埋め込まれることができる。
図１には、３層の絶縁層１１０が示されており、この場合、回路層１２０は、４層となり得る。
回路層１２０のうちの積層体１００の一面に形成される回路層１２１は、絶縁層１１０に埋め込まれるように形成されることができる。また、積層体１００の一面に形成される回路層１２１は、端子パッド１２１'を含むことができる。この端子パッド１２１'は、後述する電子素子６００が実装される部分である。一方、積層体１００の他面に形成される回路層１２２は、積層体１００の他面よりも突出して形成されることができる。
回路層１２０は、金属箔（図示せず、図３のＳ１参照）とシード層（図示せず、図３のＳ２参照）とを含むことができ、回路層１２０の金属箔及びシード層を除いた残りは、シード層を引込線とした電気メッキ方式により形成可能である。この場合、回路層１２０は、金属箔、シード層、電気メッキ層の順に構成されることができる。金属箔及びシード層は、回路層１２０がモディファイドセミアディティブ法（Ｍｏｄｉｆｉｅｄ Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ：ＭＳＡＰ）により形成された結果であり得る。よって、回路層１２０の金属箔及びシード層は、本発明において必ずしも形成されるものではなく、回路層１２０の製造工法に応じて、その存在可否が決められる。例えば、回路層１２０がサブトラクティブ法（ｅｘ．Ｔｅｎｔｉｎｇ）、セミアディティブ法（ＳＡＰ）により形成される場合は、回路層１２０は、金属箔なしでシード層のみを備えることができる。
積層体１００は、ビア１３０をさらに含むことができ、ビア１３０は、上下に離隔した回路層１２０を電気的に接続する。すなわち、ビア１３０は、互いに異なる絶縁層１１０に形成されているか、同じ絶縁層１１０の両面に形成されている回路層１２０を接続する。ビア１３０も金属で形成可能であり、回路層１２０と同じ金属で形成することができる。また、ビア１３０は、シード層を備えることができる。
第１ソルダーレジスト層２００は、感光性樹脂材により回路層１２０をカバーして不要なショートを防止するために積層体１００の一面に積層される。特に、第１ソルダーレジスト層２００は、積層体１００の一面に形成される回路層１２１をカバーする。積層体１００の一面に形成される回路層１２１が絶縁層１１０に埋め込まれる場合、第１ソルダーレジスト層２００は、積層体１００の一面及び埋め込まれている回路層１２１の露出された一面に接触するように形成される。
第１ソルダーレジスト層２００は、第１キャビティ２１０を備え、第１キャビティ２１０を介して端子パッド１２１'が露出される。露出された端子パッド１２１'の表面には、金（Ａｕ）、ニッケル（Ｎｉ）等の表面処理層が形成されてもよい。また、電子素子６００は、上記第１キャビティ２１０に挿入され、端子パッド１２１'上に実装される。
バンプ１４０は、第１ソルダーレジスト層２００を貫通して積層体１００の一面上に形成され、積層体１００の回路層１２０に電気的に接続する。特に、バンプ１４０は、積層体１００の一面に形成される回路層１２１と接続及び接触することができる。バンプ１４０は、第１ソルダーレジスト層２００よりも突出し、図１に示すように、バンプ１４０は、第１ソルダーレジスト層２００を貫通する貫通部と、第１ソルダーレジスト層２００よりも突出する突出部と、を含み、突出部は、貫通部の上に位置することができ、貫通部の横断面積は突出部の横断面積より小さくてもよい。
バンプ１４０は、第１キャビティ２１０の外側に位置することができる。例えば、第１キャビティ２１０がプリント回路基板の中央部に位置し、バンプ１４０は、第１キャビティ２１０の周辺に位置することができる。一方、バンプ１４０は、回路層１２０と同じ金属を含む金属により形成可能であり、これに限定されず、電気伝導特性を考慮して、銅（Ｃｕ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）等の金属またはこれらの合金で形成可能である。バンプ１４０は、シード層Ｓ２を備えることができ、バンプ１４０の表面には、金（Ａｕ）、ニッケル（Ｎｉ）等の表面処理層が形成されてもよい。
第２ソルダーレジスト層３００は、第１ソルダーレジスト層２００上に積層され、バンプ１４０の一面を露出する開口部３２０を備える。ここで、バンプ１４０の一面は、他のパッケージ基板と対向する面であって、図１ではバンプ１４０の上面であり得る。
開口部３２０の横断面積は、バンプ１４０の一面の面積よりも小さく、第２ソルダーレジスト層３００がバンプ１４０の一面の端をカバーすることができる。露出したバンプ１４０の上面には、後述する接合部材７００が形成されることができる。
第２ソルダーレジスト層３００の厚さは、第１ソルダーレジスト層２００の厚さより大きくてもよい。積層体１００の一面に形成された回路層１２１が絶縁層１１０に埋め込まれた場合、第１ソルダーレジスト層２００は、積層体１００の一面を薄い厚さでカバーしてもその機能を発揮でき、これに対して、第２ソルダーレジスト層３００は、バンプ（特に、突出部）１４０よりも高く形成されることになるので、第２ソルダーレジスト層３００の厚さが第１ソルダーレジスト層２００の厚さよりも大きくてもよいが、これに制限されない。
第２ソルダーレジスト層３００は、第２キャビティ３１０を備え、第２キャビティ３１０は、第１キャビティ２１０に対応する。ここで、「対応する」とは、プリント回路基板に平行な仮想の平面に第１キャビティ２１０と第２キャビティ３１０とを投映したとき、２つのキャビティ２１０、３１０が互いに重なることを意味し、好ましくは、第１キャビティ２１０と第２キャビティ３１０との中心線が実質的に一致することができる。電子素子６００は、第１キャビティ２１０及び第２キャビティ３１０内に挿入可能である。
第２キャビティ３１０の横断面積は、第１キャビティ２１０の横断面積より大きくてもよい。これにより、平面図において、第１ソルダーレジスト層２００が第２キャビティ３１０を介して露出することができる。
第２ソルダーレジスト層３００により、キャビティ２１０、３１０以外の領域においてプリント回路基板の高さが確保でき、第２ソルダーレジストの高さが十分に確保されると、ＰＯＰ基板においてインターポ−ザ基板を省略できる。
第３ソルダーレジスト層４００は、感光性樹脂材により回路層１２０をカバーして不要なショートを防止するために積層体１００の他面に積層されており、第３ソルダーレジスト層４００は、第１ソルダーレジスト層２００と反対面に位置する。
第３ソルダーレジスト層４００は、積層体１００の他面に形成された回路層１２２をカバーし、積層体１００の他面に形成された回路層１２２が積層体１００の他面よりも突出した場合、第３ソルダーレジスト層４００は、突出した回路層１２２よりも高く積層される。また、積層体１００の他面に形成された回路層１２２が積層体１００の他面より突出し、積層体１００の一面に形成された回路層１２１が絶縁層１１０に埋め込まれた場合、第３ソルダーレジスト層４００の厚さは、第１ソルダーレジスト層２００の厚さより大きくてもよい。
第３ソルダーレジスト層４００には第１開口４１０が備えられ、積層体１００の他面に形成された回路層１２２の一面を露出することができる。ここで、回路層１２２の一面はメインボードと対向する面であって、図１では回路層１２２の下面であり得る。第１開口４１０の幅は、回路層１２０の幅よりも小さく、第３ソルダーレジスト層４００が回路層１２０の端カバーすることができる。露出した回路層１２０の下面にはメインボードと接合するためのソルダーなどの接合剤を形成することができる。
図２を参照すると、本発明の一実施例に係る電子素子パッケージは、電子素子６００が実装されるプリント回路基板を含み、プリント回路基板に接合するパッケージ基板８００をさらに含むことができる。また、プリント回路基板とパッケージ基板８００とは、接合部材７００により接合可能である。この電子素子パッケージは、ＰＯＰであり得る。
プリント回路基板は、絶縁層１１０と回路層１２０とで構成された積層体１００と、上記積層体１００の一面に積層された第１ソルダーレジスト層２００と、上記第１ソルダーレジスト層２００を貫通して上記積層体１００の一面上に形成され、上記回路層１２０に電気的に接続するバンプ１４０と、上記第１ソルダーレジスト層２００上に積層され、上記バンプ１４０の一面を露出する開口部３２０を備えた第２ソルダーレジスト層３００と、を含み、第３ソルダーレジスト層４００をさらに含むことができる。このプリント回路基板に関する説明は、図１を参照して説明した内容と同様である。
電子素子６００は、プリント回路基板に実装されるもので、便宜上プリント回路基板に実装される電子素子を第１電子素子６００と称して、パッケージ基板８００に実装される第２電子素子８１０と区分する。第１電子素子６００は、第１ソルダーレジスト層２００の第１キャビティ２１０及び第２ソルダーレジスト層３００の第２キャビティ３１０内に挿入され、キャビティ２１０、３１０を介して露出した積層体１００の一面の端子パッド１２１'上にソルダー等の導電性部材６１０を媒介にして実装可能である。ただし、第１電子素子６００は、導電性部材６１０を用いたフリップチップ（ｆｌｉｐ ｃｈｉｐ）方式以外にもワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）方式によりプリント回路基板に実装可能である。
第１電子素子６００は、能動素子、受動素子、集積回路（ＩＣ）など様々な素子を含み、例えば、半導体チップであり得る。
パッケージ基板８００は、第２電子素子８１０が実装された基板であり、プリント回路基板上に接合される。特に、パッケージ基板８００は、プリント回路基板の第１電子素子６００が実装された面と向い合うように実装され、第２電子素子８１０はその反対面に実装されることができる。第２電子素子８１０は、パッケージ基板８００にフリップチップ方式またはワイヤボンディング方式により実装でき、図２には、第２電子素子８１０が基板に接着され、ワイヤにより基板に電気的に接続するワイヤボンディング方式により実装されている。
プリント回路基板とパッケージ基板８００とを接合する接合部材７００は、プリント回路基板のバンプ１４０とパッケージ基板８００の接続パッドとを互いに接続する。この接合部材７００は、ソルダーボール（ｓｏｌｄｅｒ ｂａｌｌ）であってもよい。
接合部材７００は、第１ソルダーレジスト層２００とは接触せず、第２ソルダーレジスト層３００とは接触することができる。これは、接合部材７００がバンプ１４０上に形成され、接合部材７００の高さが第１ソルダーレジスト層２００よりも高いからである。ソルダーボールが狭ピッチ、低い高さを有しても、バンプ１４０及び第２ソルダーレジスト層３００によりソルダーボールの位置が高くなるので、プリント回路基板とパッケージ基板８００とを安定的に結合することができる。
図３は、本発明の他の実施例に係るプリント回路基板の断面図であり、図４は、本発明の他の実施例に係る電子素子パッケージの断面図である。
図３を参照すると、本発明の他の実施例に係るプリント回路基板は、積層体１００と、第１ソルダーレジスト層２００と、バンプ１４０と、第２ソルダーレジスト層３００と、を含み、第３ソルダーレジスト層４００と、補強材４２０と、第４ソルダーレジスト層５００と、をさらに含むことができる。
積層体１００、第１ソルダーレジスト層２００、バンプ１４０、第２ソルダーレジスト層３００及び第３ソルダーレジスト層４００に関する説明は、図１及び図２を参照して説明した内容と同様であり、省略する。
補強材４２０は、第３ソルダーレジスト層４００上に形成され、プリント回路基板に剛性を付与する。
補強材４２０は、金属で形成可能であり、回路層１２０を形成する金属を含む金属により形成可能である。補強材４２０は、回路層１２０を形成する工法と同じ工法により形成可能である。これにより、補強材４２０が金属箔Ｓ１とシード層Ｓ２とを備えることができ、上述したように、補強材４２０の形成工法に応じて補強材４２０がシード層Ｓ２のみを備えることもできる。また、補強材４２０は、回路形成工法ではなく、補強材４２０をパターン化した後に、パターン化した補強材４２０を第１ソルダーレジスト層２００上に付着する方式により形成することもでき、形成方式に制限はない。
補強材４２０は、回路層１２０に比べて剛性（ｒｉｇｉｄｉｔｙ）またはモジュラス（ｍｏｄｕｌｕｓ）が大きいことが可能である。剛性は外力に対する変形率を意味し、単純には軸方向力（垂直応力）が加えられたときの変形率といえる。この剛性は、弾性係数（ｍｏｄｕｌｕｓ ｏｆ ｅｌａｓｔｉｃｉｔｙ）またはヤング率（Ｙｏｕｎｇ'ｓ ｍｏｄｕｌｕｓ）により変わり、弾性係数またはヤング率が大きいほど剛性が大きいと理解すればよい。
補強材４２０は、第３ソルダーレジスト層４００上に形成されるが、第３ソルダーレジスト層４００の面積以上に形成されないようにできる。すなわち、補強材４２０は、第３ソルダーレジスト層４００の第１開口４１０をカバーしない。
第４ソルダーレジスト層５００は、第３ソルダーレジスト層４００上に形成され、補強材４２０をカバーする。これにより、補強材４２０は、第３ソルダーレジスト層４００と第４ソルダーレジスト層５００とにより覆われる。すなわち、補強材４２０は、第３ソルダーレジスト層４００の表面に接し、第３ソルダーレジスト層４００と接しない補強材４２０の表面は、第４ソルダーレジスト層５００に接する。これにより、補強材４２０は外部に露出されない。
第４ソルダーレジスト層５００は、第２開口５１０を備え、第２開口５１０は、第１開口４１０と対応する。すなわち、第１開口４１０と第２開口５１０とは互いに重なるように形成され、第１開口４１０及び第２開口５１０を介して積層体１００の他面に形成された回路層１２２が露出され得る。
第１開口４１０の横断面積は、第２開口５１０の横断面積より小さくてもよい。これにより、第２開口５１０を介して第３ソルダーレジスト層４００が露出され得る。
図４を参照すると、本発明の他の実施例に係る電子素子パッケージは、電子素子６００が実装されるプリント回路基板を含み、プリント回路基板に接合するパッケージ基板８００をさらに含むことができる。また、プリント回路基板とパッケージ基板８００とは接合部材７００により接合することができる。この電子素子パッケージは、ＰＯＰであり得る。
プリント回路基板は、絶縁層１１０と回路層１２０とで構成された積層体１００と、上記積層体１００の一面に積層された第１ソルダーレジスト層２００と、上記第１ソルダーレジスト層２００を貫通して上記積層体１００の一面上に形成され、上記回路層１２０に電気的に接続するバンプ１４０と、上記第１ソルダーレジスト層２００上に積層され、上記バンプ１４０の一面を露出する開口部３２０を備えた第２ソルダーレジスト層３００と、を含み、第３ソルダーレジスト層４００と、補強材４２０と、第４ソルダーレジスト層５００とをさらに含むことができる。このプリント回路基板に関する説明は、図１及び図３を参照して説明した内容と同様である。
電子素子６００は、プリント回路基板に実装されるもので、便宜上プリント回路基板に実装される電子素子を第１電子素子６００と称して、パッケージ基板８００に実装される第２電子素子８１０と区分する。第１電子素子６００は、第１ソルダーレジスト層２００の第１キャビティ２１０及び第２ソルダーレジスト層３００の第２キャビティ３１０内に挿入され、キャビティ２１０、３１０を介して露出した積層体１００の一面の端子パッド１２１'上にソルダー等の導電性部材６１０を媒介にして実装できる。ただし、第１電子素子６００は、導電性部材６１０を用いたフリップチップ方式以外にもワイヤボンディング方式によりプリント回路基板に実装できる。
第１電子素子６００は、能動素子、受動素子、集積回路（ＩＣ）など様々な素子を含み、例えば、半導体チップであり得る。
パッケージ基板８００は、第２電子素子８１０が実装された基板であって、プリント回路基板上に接合される。特に、パッケージ基板８００は、プリント回路基板の第１電子素子６００が実装された面と向い合うように実装され、第２電子素子８１０はその反対面に実装できる。第２電子素子８１０は、パッケージ基板８００にフリップチップ方式またはワイヤボンディング方式により実装可能であり、図２には、第２電子素子８１０が基板に接着され、ワイヤにより基板に電気的に接続するワイヤボンディング方式により実装されている。
プリント回路基板とパッケージ基板８００とを接合する接合部材７００は、プリント回路基板のバンプ１４０とパッケージ基板８００の接続パッドとを互いに接続する。この接合部材７００は、ソルダーボールであってもよい。
接合部材７００は、第１ソルダーレジスト層２００とは接触せず、第２ソルダーレジスト層３００と接触することができる。これは、接合部材７００がバンプ１４０上に形成されて、接合部材７００の高さが第１ソルダーレジスト層２００よりも高いからである。ソルダーボールが、狭ピッチ、低い高さを有しても、バンプ１４０及び第２ソルダーレジスト層３００によりソルダーボールの位置が高くなるので、プリント回路基板とパッケージ基板８００とを安定的に結合できる。
図５及び図６は、本発明の一実施例に係るプリント回路基板の製造工程を示す図である。図５及び図６により、図１に係るプリント回路基板を製造することができる。
図５（ａ）を参照すると、キャリアＣ上に積層体１００が形成される。積層体１００は、複数の絶縁層１１０がキャリアＣ上に順次積層されることにより形成可能であり、キャリアＣは、絶縁材Ｃ０、キャリア金属Ｃ１及びシード金属Ｃ２を含み、キャリア金属Ｃ１とシード金属Ｃ２とは、その間に介在された離型層Ｃ３により接着されている。
このようにキャリアＣを用いると、積層体１００をコアレス（ｃｏｒｅｌｅｓｓ）形態に実現することができる。この場合、積層体１００の一面に形成された回路層１２１は、絶縁層１１０内に埋め込まれることができる。一方、積層体１００を形成するために、回路層１２０は、ＭＳＡＰ、ＳＡＰ、Ｔｅｎｔｉｎｇなどの様々な工法により形成可能である。回路層１２０は、シード金属Ｃ２とその上に形成される電気メッキ層とを含むことができる。
図５（ｂ）を参照すると、積層体１００がキャリアＣから分離される。具体的に、離型層Ｃ３を境界にしてキャリア金属Ｃ１とシード金属Ｃ２とが互いに分離され、シード金属Ｃ２はエッチングにより除去される。
図５（ｃ）を参照すると、積層体１００の両面にソルダーレジスト層が塗布される。塗布されたソルダーレジスト層は、予備乾燥（ｐｒｅ−ｃｕｒｅ）されてもよい。積層体１００の一面に塗布されたソルダーレジスト層は第１ソルダーレジスト層２００となり、積層体１００の他面に塗布されたソルダーレジスト層は第３ソルダーレジスト層４００となる。
図５（ｄ）を参照すると、ソルダーレジスト層上に感光性ドライフィルムＤが付着され、ドライフィルムＤはパターニングされる。ドライフィルムＤは、露光及び現像工程を介してパターニングされることができる。
図５（ｅ）を参照すると、ドライフィルムＤのパターニングにより開放された部分に対応するソルダーレジスト層が除去される。これにより、第１キャビティ２１０を備えた第１ソルダーレジスト層２００と第１開口４１０を備えた第３ソルダーレジスト層４００が形成される。一方、ソルダーレジスト層の除去は、露光及び現像を含むフォト工程やブラスト（ｂｌａｓｔ）加工により実施できる。ブラスト加工により実施する場合、残留するソルダーレジストを除去するために化学的後処理を後続工程として行うことができる。
図６（ｆ）を参照すると、ドライフィルムが剥離され、第１ソルダーレジスト層２００と第３ソルダーレジスト層４００が硬化（ｐｏｓｔ−ｃｕｒｅ）される。必要によって、ＵＶを用いた硬化をさらに行ってもよい。
図６（ｇ）を参照すると、シード層Ｓ２が、蒸着、無電解メッキ等の方式により形成される。シード層Ｓ２は、銅、チタン／銅等の金属で形成可能である。シード層Ｓ２は、第１ソルダーレジスト層２００上に形成され、第１キャビティ２１０内部にも形成される。
図６（ｈ）を参照すると、第１ソルダーレジスト層２００を貫通するバンプ１４０が形成される。バンプ１４０は、第１ソルダーレジスト層２００を貫通し、第１ソルダーレジスト層２００よりも突出して第１ソルダーレジスト層２００の上面と接する。一方、バンプ１４０を形成するとき、バンプ１４０以外の領域にある不要なシード層Ｓ２はエッチング等により除去される。
図６（ｉ）を参照すると、第１ソルダーレジスト層２００上に第２ソルダーレジスト層３００が形成される。第２レジスト層には、第１キャビティ２１０に対応する第２キャビティ３１０が備えられ、バンプ１４０の上面を露出する開口部３２０が備えられる。
第２ソルダーレジスト層３００は、ソルダーレジストをプリント回路基板全面に塗布した後に、第２キャビティ３１０及び開口部３２０領域に対応するソルダーレジストを選択的に除去することにより形成可能である。ソルダーレジストの選択的除去は、露光／現像またはブラスト等の機械的加工等により実施できる。このとき、第１ソルダーレジスト層２００及び第２ソルダーレジスト層３００が両方とも感光性である場合、第１ソルダーレジスト層２００及び第２ソルダーレジスト層３００のそれぞれは、互いに異なる材料、または互いに異なる光（例えば、互いに異なる波長）に反応する特徴を有することにより、第２ソルダーレジスト層３００を露光／現像工程により形成するとき、第１ソルダーレジスト層２００に影響を与えずにできる。
図７及び図８は、本発明の他の実施例に係るプリント回路基板の製造工程を示す図である。図７及び図８により、図３に係るプリント回路基板を製造することができる。
図７（ａ）を参照すると、キャリアＣ上に積層体１００が形成される。積層体１００は、複数の絶縁層１１０をキャリアＣ上に順次積層することにより形成可能であり、キャリアＣは、絶縁材Ｃ０、キャリア金属Ｃ１及びシード金属Ｃ２を含み、キャリア金属Ｃ１とシード金属Ｃ２とは、その間に介在された離型層Ｃ３により接着されている。
このように、キャリアＣを用いると、積層体１００をコアレス形態に製造することができる。この場合、積層体１００の一面に形成された回路層１２１は、絶縁層１１０内に埋め込まれることができる。
一方、積層体１００を形成するために、回路層１２０は、ＭＳＡＰ、ＳＡＰ、Ｔｅｎｔｉｎｇ等の様々な工法により形成可能であり、回路層１２０は、シード金属Ｃ２及びその上に形成される電気メッキ層を含むことができる。
図７（ｂ）を参照すると、積層体１００上に第３ソルダーレジスト層４００が形成され、第３ソルダーレジスト層４００に第１開口４１０が形成されて、回路層１２２が露出する。
図７（ｃ）を参照すると、第３ソルダーレジスト層４００上にシード層Ｓ２が、蒸着、無電解メッキ等の方式により形成される。シード層Ｓ２は、第１開口４１０を介して露出した回路層１２２の表面にも形成される。
図７（ｄ）を参照すると、シード層Ｓ２上に電気メッキ層が形成されるが、このとき、パターニングされたメッキレジストを用いることができる。シード層Ｓ２及びその上に形成された電気メッキ層は、補強材４２０となり、補強材４２０領域以外の不要なシード層Ｓ２はエッチング等により除去される。
図７（ｅ）を参照すると、第３ソルダーレジスト層４００上に補強材４２０をカバーする第４ソルダーレジスト層５００が形成される。これにより、補強材４２０は、第３ソルダーレジスト層４００及び第４ソルダーレジスト層５００により覆われる。
図８（ｆ）を参照すると、第４ソルダーレジスト層５００上に追加のキャリアＣが付着され、図８（ｇ）を参照すると、既存キャリアＣから積層体１００が分離される。具体的に、離型層Ｃ３を境界にしてキャリア金属Ｃ１とシード金属Ｃ２とが互いに分離され、シード金属Ｃ２はエッチングにより除去される。追加のキャリアＣは、積層体１００のハンドリングを容易にする。
図８（ｈ）を参照すると、第１ソルダーレジスト層２００が形成される。第１ソルダーレジスト層２００は、ソルダーレジストが塗布された後に、第１キャビティ２１０及びバンプ１４０の形成される領域を開放することにより形成可能である。一方、第１ソルダーレジスト層２００上にシード層Ｓ２が、蒸着、無電解メッキ等の方法により形成される。
図８（ｉ）を参照すると、バンプ１４０が形成される。バンプ１４０は、第１ソルダーレジスト層２００を貫通し、第１ソルダーレジスト層２００よりも突出して第１ソルダーレジスト層２００の上面と接する。一方、バンプ１４０を形成するとき、バンプ１４０以外の領域にある不要なシード層Ｓ２は、エッチング等の方法により除去される。
図８（ｊ）を参照すると、第１ソルダーレジスト層２００上に第２ソルダーレジスト層３００が形成される。第２レジスト層には、第１キャビティ２１０に対応する第２キャビティ３１０が備えられ、バンプ１４０の上面を露出する開口部３２０が備えられる。
第２ソルダーレジスト層３００は、ソルダーレジストをプリント回路基板全面に塗布した後に、第２キャビティ３１０及び開口部３２０の領域に対応するソルダーレジストを選択的に除去することにより形成可能である。ソルダーレジストの選択的除去は、露光／現像またはブラスト等の機械的加工等により実施できる。このとき、第１ソルダーレジスト層２００及び第２ソルダーレジスト層３００両方とも感光性である場合、第１ソルダーレジスト層２００及び第２ソルダーレジスト層３００のそれぞれは、互いに異なる材料、または互いに異なる光（例えば、互いに異なる波長）に反応する特徴を有することにより、第２ソルダーレジスト層３００を露光／現像工程により形成するとき、第１ソルダーレジスト層２００に影響を与えずにできる。
図８（ｋ）を参照すると、追加のキャリアＣが除去されるが、具体的に、離型層Ｃ３を境界にしてキャリア金属Ｃ１とシード金属Ｃ２とが互いに分離され、シード金属Ｃ２はエッチングにより除去される。以後に、必要によって、第１キャビティ２１０及び第２キャビティ３１０を介して露出した端子パッド１２１'の表面に表面処理層を形成することができる。
以上、本発明の実施例について説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載した本発明の思想から逸脱しない範囲内で、構成要素の付加、変更、削除または追加等により本発明を多様に修正及び変更することができ、これも本発明の権利範囲内に含まれるものといえよう。
１００ 積層体
１１０ 絶縁層
１２０、１２１、１２２ 回路層
１２１' 端子パッド
１３０ ビア
１４０ バンプ
Ｓ１ 金属箔
Ｓ２ シード層
２００ 第１ソルダーレジスト層
２１０ 第１キャビティ
３００ 第２ソルダーレジスト層
３１０ 第２キャビティ
３２０ 開口部
４００ 第３ソルダーレジスト層
４１０ 第１開口
４２０ 補強材
５００ 第４ソルダーレジスト層
５１０ 第２開口
６００ 第１電子素子
６１０ 導電性部材
７００ 接合部材
８００ パッケージ基板
８１０ 第２電子素子
８２０ 接続パッド
８３０ ワイヤ
Ｃ キャリア
Ｃ０ 絶縁材
Ｃ１ キャリア金属
Ｃ２ シード金属
Ｃ３ 離型層
Ｄ ドライフィルム

Claims (34)

  1. 絶縁層と回路層とで構成された積層体と、
    前記積層体の一面に積層された第１ソルダーレジスト層と、
    前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、
    前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、
    を含むプリント回路基板。
  2. 前記第１ソルダーレジスト層を貫通する第１キャビティと、
    前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含む請求項１に記載のプリント回路基板。
  3. 前記回路層のうちの前記積層体の一面に形成された回路層の一部は、前記第１キャビティ及び前記第２キャビティを介して露出する請求項２に記載のプリント回路基板。
  4. 前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい請求項２または３に記載のプリント回路基板。
  5. 前記バンプは、前記第１キャビティの外側に位置する請求項２から４のいずれか一項に記載のプリント回路基板。
  6. 前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きい請求項１から５のいずれか一項に記載のプリント回路基板。
  7. 前記絶縁層は、複数形成され、
    前記回路層は、前記複数の絶縁層のそれぞれに形成され、
    前記積層体は、前記回路層に接続するビアをさらに含む請求項１から６のいずれか一項に記載のプリント回路基板。
  8. 前記回路層のうちの前記絶縁層の一面に形成された回路層は、前記絶縁層内に埋め込まれる請求項１から７のいずれか一項に記載のプリント回路基板。
  9. 前記積層体の他面に積層された第３ソルダーレジスト層をさらに含む請求項１から８のいずれか一項に記載のプリント回路基板。
  10. 前記第３ソルダーレジスト層上に積層された第４ソルダーレジスト層をさらに含む請求項９に記載のプリント回路基板。
  11. 前記第３ソルダーレジスト層上に補強材が形成された請求項１０に記載のプリント回路基板。
  12. 前記補強材は、前記第３ソルダーレジスト層及び前記第４ソルダーレジスト層により覆われる請求項１１に記載のプリント回路基板。
  13. 前記補強材は、前記回路層と同じ金属を含む金属により形成された請求項１１または１２に記載のプリント回路基板。
  14. 前記第３ソルダーレジスト層には、前記回路層のうちの前記積層体の他面に形成された回路層を露出する第１開口が形成され、
    前記第４ソルダーレジスト層には、前記第１開口に対応する第２開口が形成された請求項１０から１３のいずれか一項に記載のプリント回路基板。
  15. 前記第１開口の横断面積は、前記第２開口の横断面積よりも小さい請求項１４に記載のプリント回路基板。
  16. 前記第３ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きい請求項９から１５のいずれか一項に記載のプリント回路基板。
  17. 電子素子が実装されるプリント回路基板と、
    前記プリント回路基板に接合されるパッケージ基板と、を含み、
    前記プリント回路基板は、
    絶縁層と回路層とで構成された積層体と、
    前記積層体の一面に積層された第１ソルダーレジスト層と、
    前記第１ソルダーレジスト層を貫通して前記積層体の一面上に形成され、前記回路層に電気的に接続するバンプと、
    前記第１ソルダーレジスト層上に積層され、前記バンプの一面を露出する開口部を備えた第２ソルダーレジスト層と、を含む電子素子パッケージ。
  18. 前記第１ソルダーレジスト層を貫通する第１キャビティと、
    前記第２ソルダーレジスト層を貫通し、前記第１キャビティに対応する第２キャビティと、をさらに含み、
    前記電子素子は、前記第１キャビティ及び前記第２キャビティ内に挿入される請求項１７に記載の電子素子パッケージ。
  19. 前記電子素子は、前記回路層のうちの前記積層体の一面に形成された回路層の一部上に導電性部材を媒介にして実装される請求項１８に記載の電子素子パッケージ。
  20. 前記第１キャビティの横断面積は、前記第２キャビティの横断面積よりも小さい請求項１８または１９に記載の電子素子パッケージ。
  21. 前記バンプは、前記電子素子の外側に位置する請求項１８から２０のいずれか一項に記載の電子素子パッケージ。
  22. 前記第２ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きい請求項１７から２１のいずれか一項に記載の電子素子パッケージ。
  23. 前記絶縁層は、複数形成され、
    前記回路層は、前記複数の絶縁層のそれぞれに形成され、
    前記積層体は、前記回路層に接続するビアをさらに含む請求項１７から２２のいずれか一項に記載の電子素子パッケージ。
  24. 前記回路層のうちの前記絶縁層の一面に形成された回路層は、前記絶縁層内に埋め込まれる請求項１７から２３のいずれか一項に記載の電子素子パッケージ。
  25. 前記積層体の他面に積層された第３ソルダーレジスト層をさらに含む請求項１７から２４のいずれか一項に記載の電子素子パッケージ。
  26. 前記第３ソルダーレジスト層上に積層された第４ソルダーレジスト層をさらに含む請求項２５に記載の電子素子パッケージ。
  27. 前記第３ソルダーレジスト層上には、補強材が形成された請求項２６に記載の電子素子パッケージ。
  28. 前記補強材は、前記第３ソルダーレジスト層及び前記第４ソルダーレジスト層により覆われる請求項２７に記載の電子素子パッケージ。
  29. 前記補強材は、前記回路層を形成する金属と同じ金属により形成された請求項２７または２８に記載の電子素子パッケージ。
  30. 前記第３ソルダーレジスト層には、前記回路層のうちの前記積層体の他面に形成された回路層を露出する第１開口が形成され、
    前記第４ソルダーレジスト層には、前記第１開口に対応する第２開口が形成された請求項２６から２９のいずれか一項に記載の電子素子パッケージ。
  31. 前記第１開口の横断面積は、前記第２開口の横断面積よりも小さい請求項３０に記載の電子素子パッケージ。
  32. 前記第３ソルダーレジスト層の厚さは、前記第１ソルダーレジスト層の厚さよりも大きい請求項２５から３１のいずれか一項に記載の電子素子パッケージ。
  33. 前記バンプ上に形成され、前記プリント回路基板と前記パッケージ基板とを接合する接合部材をさらに含む請求項１７から３２のいずれか一項に記載の電子素子パッケージ。
  34. 前記接合部材は、前記第１ソルダーレジスト層よりも高く位置して前記第１ソルダーレジスト層と接触しない請求項３３に記載の電子素子パッケージ。
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