JP2010109104A

JP2010109104A - 配線基板およびその製造方法

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Publication number: JP2010109104A
Application number: JP2008278950A
Authority: JP
Inventors: Koichi Osumi; 孝一大隅
Original assignee: Kyocera SLC Technologies Corp
Current assignee: Kyocera SLC Technologies Corp
Priority date: 2008-10-29
Filing date: 2008-10-29
Publication date: 2010-05-13
Anticipated expiration: 2028-10-29
Also published as: JP5106351B2

Abstract

【課題】半導体素子および電子部品を良好に実装することが可能な配線基板を提供すること。
【解決手段】、絶縁基体１の搭載部１Ａに格子状の並びに配設されており、上面に半導体集積回路素子Ｅ１の電極が導電バンプＢ１を介して接続される半導体素子接続パッド２Ａと、絶縁基体１の上面における搭載部１Ａの外側に配設された電子部品接続パッド２Ｂと、半導体素子接続パッド２Ａから搭載部１Ａの外側にかけて延在するめっき層から成る帯状配線導体２Ｃと、絶縁基体１上に半導体素子接続パッド２Ａの上面の全面および搭載部１Ａにおける帯状配線導体２Ｃの上面の全面を露出させるとともに半導体素子接続パッド２Ａの側面および帯状配線導体２Ｃの側面を覆うように被着されたソルダーレジスト層３ａとを具備する。
【選択図】図１

Description

本発明は配線基板およびその製造方法に関し、より詳細には、例えばエリアアレイ型の半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。

従来から、半導体素子である半導体集積回路素子として、多数の電極端子を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドの上面を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続パッドの露出する上面と前記半導体集積回路素子の電極端子とを対向させ、これらの間を半田や金等からなる導電バンプを介して電気的に接続する方法である。
また、近時はこのようなフリップチップ接続により半導体素子を配線基板上に搭載し、さらにその上に別の電子部品を半田ボール接続により搭載して、配線基板への半導体素子や電子部品の搭載密度を高めることが行われている。

図１９は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品しての半導体素子搭載基板を半田ボール接続した従来の配線基板の一例を示す概略断面図であり、図２０は、図１９の配線基板を示す平面図である。

これらの図に示すように、従来の配線基板１１０は、コア用の絶縁基板１０１ａの上下面に複数のビルドアップ用の絶縁層１０１ｂが積層されて成る絶縁基体１０１の内部および表面にコア用の配線導体１０２ａおよびビルドアップ用の配線導体１０２ｂが被着されているとともに、その最表面には保護用のソルダーレジスト層１０３が被着されている。また、絶縁基体１０１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１０１Ａおよび上面外周部には半導体素子搭載基板Ｅ２が搭載される電子部品搭載部１０１Ｂを有している。

コア用の絶縁基板１０１ａの上面から下面にかけては複数のスルーホール１０４が形成されており、絶縁基板１０１ａの上下面およびスルーホール１０４の内面にはコア用の配線導体１０２ａが被着され、スルーホール１０４の内部には埋め込み樹脂１０５が充填されている。ビルドアップ用の絶縁層１０１ｂには、それぞれに複数のビアホール１０６が形成されており、各絶縁層１０１ｂの表面およびビアホール１０６の内面には、ビルドアップ用の配線導体１０２ｂが被着形成されている。

この配線導体１０２ｂのうち、配線基板１１０の上面側における最外層の絶縁層１０１ｂ上に被着された一部は、半導体素子搭載部１０１Ａにおいて半導体集積回路素子Ｅ１の電極端子に導電バンプＢ１を介してフリップチップ接続により電気的に接続される円形の半導体素子接続パッド１０２Ａを形成しており、これらの半導体素子接続パッド１０２Ａは格子状の並びに複数並んで形成されている。さらに、配線導体１０２ｂのうち、配線基板１１０の上面側における最外層の絶縁層１０１ｂ上に被着された他の一部は、電子部品搭載部１０１Ｂにおいて電子部品としての半導体素子搭載基板Ｅ２の電極端子に半田ボールＢ２を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド１０２Ｂを形成しており、この電子部品接続パッド１０２Ｂは複数並んで形成されている。そして、これらの半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂはその外周部がソルダーレジスト層１０３により覆われているとともに上面の中央部がソルダーレジスト層１０３から露出しており、半導体素子接続パッド１０２Ａの露出部に半導体集積回路素子Ｅ１の電極端子が半田や金等から成る導電バンプＢ１を介して電気的に接続され、電子部品接続パッド１０２Ｂの露出部に半導体素子搭載基板Ｅ２の電極端子が半田ボールＢ２を介して電気的に接続される。

さらに、配線基板１１０の下面側における最外層の絶縁層１０１ｂ上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１０２Ｃであり、この外部接続パッド１０２Ｃは格子状の並びに複数並んで形成されている。この外部接続パッド１０２Ｃはその外周部がソルダーレジスト層１０３により覆われているとともに、その下面中央部がソルダーレジスト層１０３から露出しており、外部接続パッド１０２Ｃの露出部に、外部電気回路基板の配線導体が半田ボールＢ３を介して電気的に接続される。

ソルダーレジスト層１０３は、最外層の配線導体１０２ｂを保護するとともに、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂや外部接続パッド１０２Ｃの露出部を画定する。このようなソルダーレジスト層１０３は、感光性を有する熱硬化性樹脂ペーストまたはフィルムを配線導体１０２ｂが形成された最外層の絶縁層１０１ｂ上に積層した後、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂや外部接続パッド１０２Ｃの外周部を覆うとともに中央部を露出させる開口を有するように露光および現像し、硬化させることにより形成される。このため、半導体素子接続パッド１０２Ａおよび電子部品接続パッド１０２Ｂの露出部は、ソルダーレジスト層１０３の表面から凹んで位置することになるとともに外周部がソルダーレジスト層１０３の下に所定の幅で埋設されることになる。

そして、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド１０２Ａとを導電バンプＢ１を介して電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１１０との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂Ｕ１を充填し、半導体集積回路素子Ｅ１が配線基板１１０上に実装される。さらに、その上に半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド１０２Ｂとを半田ボールＢ２を介して電気的に接続することにより半導体素子搭載基板Ｅ２が配線基板１１０上に実装され、これにより配線基板１１０上に半導体素子および電子部品が高密度に実装されることとなる。なお、このとき配線基板１１０と半導体素子搭載基板Ｅ２との間には半田ボールＢ２の大きさに対応した隙間が形成され、この隙間に半導体集積回路素子Ｅ１が収容されることとなる。

ところが近時、半導体集積回路素子Ｅ１は、その高集積度化が急激に進み、半導体集積回路素子Ｅ１における電極端子の配列ピッチが１５０μｍ未満と狭ピッチになってきている。これに伴い、この半導体集積回路素子Ｅ１の電極端子がフリップチップ接続される半導体素子接続パッド１０２Ａの配列ピッチも１５０μｍ未満と狭くなってきている。半導体素子接続パッド１０２Ａのピッチを狭くするためには、半導体素子接続パッド１０２Ａの径および隣接する半導体素子接続パッド１０２Ａ同士の間の少なくとも一方を小さいものとせざるを得ない。半導体素子接続パッド１０２Ａの径を小さくした場合、半導体素子接続パッド１０２Ａにおけるソルダーレジスト層１０３からの露出部の径も小さいものとなる。半導体素子接続パッド１０２Ａの露出部の径が小さい場合、ソルダーレジスト層１０３を形成する際に現像が不十分となり半導体素子接続パッド１０２Ａの露出部にソルダーレジスト層１０３の樹脂残渣が残り易くなる。半導体素子接続パッド１０２Ａの露出部にソルダーレジスト層１０３の樹脂残渣を残さず、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド１０２Ａとの接続を良好とするためには半導体素子接続パッド１０２Ａの露出部の径を７０μｍ程度以上とすることが好ましい。なお、ソルダーレジスト層１０３が半導体素子接続パッド１０２Ａの外周部を覆う幅は、半導体素子接続パッド１０２Ａとソルダーレジスト層１０３との位置精度の問題等から１５μｍ程度以上必要である。したがって、半導体素子接続パッド１０２Ａの露出部の径を７０μｍ程度確保すると、半導体素子接続パッド１０２Ａの径は１００μｍ程度となる。例えば半導体素子接続パッド１０２Ａの配列ピッチが１４０μｍの場合、半導体素子接続パッド１０２Ａの径が１００μｍであると、隣接する半導体素子接続パッド１０２Ａ間の間隔は４０μｍとなる。隣接する半導体素子接続パッド１０２Ａ同士の間隔が４０μｍであると、この間に例えば幅が１５μｍ程度の帯状配線導体を両側の半導体素子接続パッド１０２Ａとの間に１５μｍ程度の十分な間隔をあけて形成することは不可能となる。

隣接する半導体素子接続パッド１０２Ａの間に配線導体を形成することができないと、格子状の並びに配列された半導体素子接続パッド１０２Ａのうち、最外周の並びの半導体素子接続パッド１０２Ａ以外からは最外層の配線導体１０２ｂにおいて搭載部１０１Ａの外側に延在する配線導体１０２ｂを設けることができず、配線基板１１０における設計自由度が低くなってしまう。
特開２０００−２４４０８８号公報

本発明の課題は、エリアアレイ型等の半導体素子をフリップチップ接続により搭載する配線基板において、半導体素子の電極が接続される半導体素子接続パッドの配列ピッチが１５０μｍ未満の狭いものであったとしても、隣接する半導体素子接続パッドの間に帯状配線導体を両側の半導体素子接続パッドとの間に十分な間隔をあけて形成することが可能な設計自由度の高い配線基板およびその製造方法を提供することにある。

本発明の配線基板は、上面に半導体素子が搭載される搭載部を有する絶縁基体と、該絶縁基体の前記搭載部に格子状の並びに被着されており、上面に前記半導体素子の電極が導電バンプを介して接続されるめっき層から成る円形の複数の半導体素子接続パッドと、前記絶縁基体の上面に被着されており、前記半導体素子接続パッドから前記搭載部の外側にかけて延在するめっき層から成る帯状配線導体と、前記絶縁基体上に前記半導体素子接続パッドの上面の全面および前記搭載部における前記帯状配線導体の上面の全面を露出させるとともに前記半導体素子接続パッドの側面および前記帯状配線導体の側面を覆うように被着されたソルダーレジスト層とを具備して成ることを特徴とするものである。
さらに本発明の配線基板は、前記絶縁基体の上面における前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面が前記ソルダーレジスト層から露出していることを特徴とするものである。
さらに本発明の配線基板は、前記電子部品接続パッドの上面にめっき層から成る導電突起が前記半導体素子接続パッドの上面を超える厚みで形成されており、かつ前記ソルダーレジスト層の上面に該導電突起の上面を露出させて前記搭載部を囲繞するオーバーソルダーレジスト層が被着されていることを特徴とするものである。

また本発明の配線基板の製造方法は、上面中央部に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部に複数の半導体素子接続パッドを格子状の並びに形成するとともに該半導体素子接続パッドから前記搭載部の外側にかけて延在する帯状配線導体を形成する工程と、前記絶縁基体の上面に、前記半導体素子接続パッドの上面の全面および前記搭載部における前記帯状配線導体の上面の全面を露出させるとともに前記半導体素子接続パッドの側面および前記帯状配線導体の側面を覆うソルダーレジスト層を形成する工程とを行なうことを特徴とするものである。
さらに本発明の配線基板の製造方法は、前記絶縁基体の上面における前記搭載部の外側に電子部品接続パッドを形成するとともに該電子部品接続パッドの上面を前記ソルダーレジスト層から露出させる工程を含むことを特徴とするものである。
さらに本発明の配線基板の製造方法は、前記電子部品接続パッドの上面に前記半導体素子接続パッドの上面を超える厚みのめっきから成る導電突起を形成するとともに前記ソルダーレジスト層の上面に前記導電突起の上面を露出させて前記搭載部を囲繞するオーバーソルダーレジスト層を形成する工程を含むことを特徴とするものである。

本発明の配線基板によれば、半導体素子接続パッドの上面の全面がソルダーレジスト層で覆われずに露出していることから、半導体素子接続パッドの上面に半導体素子との接続に必要な露出面積を十分確保したままで、半導体素子接続パッドの径を小さいものとすることができる。したがって、半導体素子接続パッドの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッドの間の間隔を広く確保することができ、隣接する半導体素子接続パッドの間に帯状配線導体を、両側の半導体素子接続パッドとの間に十分な間隔をもって形成することができる。その結果、設計自由度の高い配線基板となる。なお、搭載部における帯状配線導体はその側面がソルダーレジスト層で覆われているので、隣接する帯状配線導体や半導体素子接続パッドとの間の電気的な絶縁信頼性は、帯状配線導体の側面を覆うソルダーレジスト層により良好に確保されるとともに、さらに配線基板とこれに搭載される半導体素子との間には充填樹脂が充填されるので、それによっても前記絶縁信頼性が良好に確保される。また、搭載部におけるソルダーレジスト層は、半導体素子接続パッドの上面の全面および帯状配線導体の上面の全面を露出させるように半導体素子接続パッドの上面および帯状配線導体の上面と略同じ高さに形成されるので、配線基板とこれに搭載される半導体素子との間に導電バンプの高さに対応した十分な高さの隙間が形成される。したがって、配線基板とこれに搭載される半導体素子との間に充填される充填樹脂を良好に充填することができる。
さらに、前記搭載部の外側に前記半導体素子以外の電子部品が接続される電子部品接続パッドが形成されている場合には、狭ピッチ電極の半導体素子およびそれ以外の電子部品を配線基板上に高密度に実装することができる。
さらに、前記電子部品接続パッドの上面にめっき層から成る導電突起が前記半導体素子接続パッドの上面を超える厚みで形成されている場合には、該導電突起により配線基板とこれに実装される半導体素子以外の電子部品との間隔を半田ボールの高さよりも大きくすることができ、それにより例えば電子部品接続パッドの配列ピッチが５００μｍ未満の狭いものであったとしても、配線基板と電子部品との間に半導体素子を収容するために十分な隙間を確保して半導体素子およびそれ以外の電子部品をそれぞれフリップチップ接続および半田ボール接続により良好に実装することが可能となる。

本発明の配線基板の製造方法によれば、上面中央部に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部に複数の半導体素子接続パッドを格子状の並びに形成するとともに該半導体素子接続パッドから前記搭載部の外側にかけて延在する帯状配線導体を形成する工程と、前記絶縁基体の上面に、前記半導体素子接続パッドの上面の全面および前記搭載部における前記帯状配線導体の上面の全面を露出させるとともに前記半導体素子接続パッドの側面および前記帯状配線導体の側面を覆うソルダーレジスト層を形成する工程とを行なうことから、半導体素子接続パッドの上面に半導体素子との接続に必要な露出面積を十分確保したままで、半導体素子接続パッドの径を小さいものとすることができる。したがって、半導体素子接続パッドの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッドの間の間隔を広く確保することができ、隣接する半導体素子接続パッドの間に帯状配線導体を、両側の半導体素子接続パッドとの間に十分な間隔をもって形成することができる。その結果、設計自由度の高い配線基板を提供することができる。なお、搭載部における帯状配線導体はその側面がソルダーレジスト層で覆われるので、隣接する帯状配線導体や半導体素子接続パッドとの間の電気的な絶縁信頼性は、帯状配線導体の側面を覆うソルダーレジスト層により良好に確保されるとともに、さらに配線基板とこれに搭載される半導体素子との間には充填樹脂が充填されるので、それによっても前記絶縁信頼性が良好に確保される。また、搭載部におけるソルダーレジスト層は、半導体素子接続パッドの上面の全面および帯状配線導体の上面の全面を露出させるように半導体素子接続パッドの上面および帯状配線導体の上面と略同じ高さに形成されるので、配線基板とこれに搭載される半導体素子との間に導電バンプの高さに対応した十分な高さの隙間が形成される。したがって、配線基板とこれに搭載される半導体素子との間に充填される充填樹脂を良好に充填することが可能な配線基板を提供することができる。
さらに、前記搭載部の外側に前記半導体素子以外の電子部品が接続される電子部品接続パッドを形成する場合には、狭ピッチ電極の半導体素子およびそれ以外の電子部品を配線基板上に高密度に実装可能な配線基板を提供することができる。
さらに、前記電子部品接続パッドの上面にめっき層から成る導電突起を前記半導体素子接続パッドの上面を超える厚みで形成する場合には、該導電突起により配線基板とこれに実装される半導体素子以外の電子部品との間隔を半田ボールの高さよりも大きくすることができ、それにより例えば電子部品接続パッドの配列ピッチが５００μｍ未満の狭いものであったとしても、配線基板と電子部品との間に半導体素子を収容するために十分な隙間を確保して半導体素子およびそれ以外の電子部品をそれぞれフリップチップ接続および半田ボール接続により良好に実装することが可能な配線基板を提供できる。

以下、本発明にかかる配線基板およびその製造方法について図面を参照して詳細に説明する。
図１は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品としての半導体素子搭載基板を半田ボール接続により搭載した本発明にかかる配線基板の一実施形態例を示す概略断面図であり、図２は、図１の配線基板を示す平面図、図３は図１，２の配線基板を示す斜視図である。

図１、図２および図３に示すように、本発明にかかる配線基板１０はコア用の絶縁基板１ａの上下面にビルドアップ用の絶縁層１ｂが積層されて成る絶縁基体１の内部および表面にコア用の配線導体２ａとビルドアップ用の配線導体２ｂとが被着されているとともに、その上面側の最表面にソルダーレジスト層３ａおよび下面側の最表層にソルダーレジスト層３ｂが被着されて成る。また、絶縁基体１の上面中央部には半導体集積回路素子Ｅ１が搭載される半導体素子搭載部１Ａおよび上面外周部には半導体素子搭載基板Ｅ２が搭載される電子部品搭載部１Ｂを有している。

コア用の絶縁基板１ａは、厚みが０．０５〜１．５ｍｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。絶縁基板１ａは、絶縁基体１のコア部材として機能する。

コア用の絶縁基板１ａには、その上面から下面にかけて直径が０．０５〜０．３ｍｍ程度の複数のスルーホール４が形成されており、絶縁基板１ａの上下面およびスルーホール４の内面には、コア用の配線導体２ａが被着されている。コア用の配線導体２ａは、絶縁基板１ａの上下面では、主として銅箔または無電解銅めっきおよびその上の電解銅めっきから形成されており、スルーホール４の内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。

また、スルーホール４の内部には、エポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂５が充填されており、絶縁基板１ａの上下面に形成された配線導体２ａ同士がスルーホール４内の配線導体２ａを介して電気的に接続されている。

このような絶縁基板１ａは、ガラス織物に未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体２ａ用の銅箔を貼着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール４用のドリル加工を施すことにより作製される。

コア用の配線導体２ａは、絶縁基板１ａ用の前記シートの上下全面に、厚みが２〜１８μｍ程度の銅箔を上述のように貼着しておくとともに、これらの銅箔および絶縁基板１ａにスルーホール４を穿孔した後、このスルーホール４の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施し、次いで、スルーホール４内を埋め込み樹脂５で充填した後、この上下面の銅箔および銅めっきをフォトリソグラフィ技術を用いて所定のパターンにエッチング加工することにより、絶縁基板１ａの上下面およびスルーホール４の内面に形成される。

埋め込み樹脂５は、スルーホール４を塞ぐことによりスルーホール４の直上および直下にビルドアップ用の絶縁層１ｂを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール４内にスクリーン印刷法により充填し、これを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。

絶縁基板１ａの上下面に積層されたビルドアップ用の絶縁層１ｂは、それぞれの厚みが２０〜６０μｍ程度であり、絶縁基板１ａと同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化珪素等の無機フィラーを分散させた電気絶縁材料から成る。各絶縁層１ｂには、直径が３０〜１００μｍ程度の複数のビアホール６が形成されており、各絶縁層１ｂの表面およびビアホール６内にはビルドアップ用の配線導体２ｂが被着されている。

これらの絶縁層１ｂは、配線導体２ａが形成された絶縁基板１ａの表面や配線導体２ｂが形成された絶縁層１ｂの表面に未硬化の熱硬化性樹脂組成物を含有する樹脂シートを貼着するとともに熱硬化させた後、その所定の位置にレーザ加工を施すことによりビアホール６を穿孔することにより形成される。

ビルドアップ用の配線導体２ｂは、無電解銅めっきおよびその上の電解銅めっきから成り、絶縁層１ｂを挟んで上層に位置する配線導体２ｂと下層に位置する配線導体２ａまたは２ｂとをビアホール６内の配線導体２ｂを介して電気的に接続することにより、高密度配線を立体的に形成可能としている。

このようなビルドアップ用の配線導体２ｂは、厚みが５〜２０μｍ程度であり、セミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、ビアホール６が形成されたビルドアップ用の絶縁層１ｂの表面に、電解めっき用の下地めっき層を無電解銅めっきにより形成し、その上に配線導体２ｂに対応した開口を有するめっきレジスト層を形成し、次に、下地めっき層を給電用の電極として、開口から露出する下地めっき層上に電解銅めっきを施すことで配線導体２ｂを形成し、めっきレジストを剥離した後、露出する下地めっき層をエッチング除去することによって、各配線導体２ｂを電気的に独立させる方法である。

ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された一部は、半導体素子搭載部１Ａにおいて半導体集積回路素子Ｅ１の電極に半田等の導電バンプＢ１を介して電気的に接続される円形の半導体素子接続パッド２Ａを形成しており、これらの半導体素子接続パッド２Ａは格子状の並びに複数並んで形成されている。さらに、ビルドアップ用の配線導体２ｂのうち、配線基板１０の上面側における最外層の絶縁層１ｂ上に被着された他の一部は、電子部品搭載部１Ｂにおいて半導体素子搭載基板Ｅ２の電極端子に半田ボールＢ２を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド２Ｂを形成しており、複数並んで形成されている。そしてこれらの半導体素子接続パッド２Ａいくつかと電子部品接続パッドの２Ｂのいくつかとは、配線基板１０の上面側における最外層の絶縁層１ｂ上を半導体素子搭載部１Ａから電子部品搭載部１Ｂにかけて延在する配線導体２ｂの一部から成る帯状配線導体２Ｃにより互いに接続されている。また、配線基板１０の下面側における最外層の絶縁層１ｂ上に被着された一部は、外部電気回路基板の配線導体に半田ボールＢ３を介して電気的に接続される外部接続用の外部接続パッド２Ｄを形成しており、複数並んで形成されている。

半導体素子接続パッド２Ａは、厚みが１０〜１５μｍ程度で配列ピッチが１５０μｍ未満の狭ピッチであり、隣接する半導体素子接続パッド２Ａ間に幅が１５μｍ程度の帯状配線導体２Ｃを両側の半導体素子接続パッド２Ａとの間に１５μｍ程度の間隔をあけて形成することが可能なようにその直径が設定されている。例えばその配列ピッチが１４０μｍの場合であれば、その直径は８５μｍ以下、その配列ピッチが１３０μｍであれば、その直径は７５μｍ以下、その配列ピッチが１２０μｍであれば、その直径は６５μｍ以下に設定される。また、電子部品接続パッド２Ｂは、厚みが１０〜１５μｍ程度で、直径が２００〜４５０μｍ程度であり、絶縁基体１の上面外周部に枠状の並びに４００〜６５０μｍの配列ピッチで形成されている。

帯状配線導体２Ｃは、１０〜１５μｍ程度で幅が１０〜１５μｍ程度の帯状であり、最外周の半導体素子接続パッド２Ａおよびそれよりも内側の半導体素子接続パッド２Ａから半導体素子搭載部１Ａの外側にかけて延在している。なお、内側の半導体素子接続パッド２Ａから延出する帯状配線導体２Ｃは、それよりも外側の半導体素子接続パッド２Ａの間をそれらの半導体素子接続パッド２Ａとの間に１５μｍ程度以上の間隔をあけて通るように形成されている。このように最外周の半導体素子接続パッド２Ａよりも内側の半導体素子接続パッド２Ａから半導体素子搭載部１Ａの外側に帯状配線導体２Ｃを延在させているので、多数の半導体素子接続パッド２Ａと電子部品接続パッド２Ｂとを最外層の絶縁層１ｂ上で直接接続することが可能となる。したがって本発明の配線基板によれば、配線基板の設計自由度を高いものとすることができる。

さらに、上面側の最外層の絶縁層１ｂ上にはソルダーレジスト層３ａが、下面側の最外層の絶縁層１ｂ上にはソルダーレジスト層３ｂが被着されている。上面側のソルダーレジスト層３ａは、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃの間の電気的絶縁信頼性を良好に保つための保護膜であり、下面側のソルダーレジスト層３ｂは外部接続パッド２Ｄ間の電気的絶縁信頼性を保つための保護膜である。上面側のソルダーレジスト層３ａは、半導体素子搭載部１Ａにおいては半導体素子接続パッド２Ａの上面の全面および帯状配線導体２Ｃの上面の全面を露出させるとともに半導体素子接続パッド２Ａの側面および帯状配線導体２Ｃの側面を覆っており、その厚みは半導体素子接続パッド２Ａおよび帯状配線導体２Ｃと実質的に同じ厚みであり、電子部品搭載部１Ｂにおいては電子部品接続パッド２Ｂの厚みよりも５〜１５μｍ程度厚く形成されており、電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するようにして被着されている。また、下面側のソルダーレジスト層３ｂは、外部接続用パッド２Ｄの中央部を露出させる開口３Ｃを有するようにして被着されている。

そして、本発明の配線基板１０においては、半導体素子接続パッド２Ａの上面全面がソルダーレジスト層３ａから露出していることから、半導体素子接続パッド２Ａの配列ピッチが１５０μｍ未満の狭ピッチであったとしても、半導体素子接続パッド２Ａの上面に半導体集積回路素子Ｅ１の電極端子との接続のための十分な面積を確保したままで隣接する半導体素子接続パッド２Ａの間の間隔を広く確保することができ、それにより半導体素子接続パッド２Ａの間に帯状配線導体２Ｃを、両側の半導体素子接続パッド２Ａとの間に十分な間隔をもって形成することができる。したがって、これにより設計自由度の高い配線基板となる。なお、半導体素子搭載部１Ａにおける帯状配線導体２Ｃはその側面がソルダーレジスト層３ａで覆われているので、隣接する帯状配線導体２Ｃや半導体素子接続パッド２Ａとの間の電気的な絶縁信頼性は、帯状配線導体２Ｃの側面を覆うソルダーレジスト層３ａにより良好に確保されるとともに、さらに後述するように、配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間には充填樹脂Ｕ１が充填されるので、それによっても前記絶縁信頼性が良好に確保される。また、半導体素子搭載部Ａ１におけるソルダーレジスト層３ａは、半導体素子接続パッド２Ａの上面の全面および帯状配線導体２Ｃの上面の全面を露出させるように半導体素子接続パッド２Ａの上面および帯状配線導体２Ｃの上面と略同じ高さに形成されるので、配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間に導電バンプＢ１の高さに対応した十分な高さの隙間が形成される。したがって、配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間に充填される充填樹Ｕ１を良好に充填することができる。
さらに、半導体素子搭載部Ａ１の外側に半導体素子搭載基板Ｅ２が接続される電子部品接続パッド２Ｂが形成されているので、狭ピッチ電極の半導体集積回路素子Ｅ１および半導体素子搭載基板Ｅ２を配線基板１０上に高密度に実装することができる。

また、電子部品接続パッド２Ｂの上面中央部は、ソルダーレジスト層３ａに設けた開口３Ｂ内に露出しており、この開口３Ｂとで形成される凹部の底面を形成している。これにより、半導体素子搭載基板Ｅ２を配線基板１０上に実装する際に、半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを接続する半田ボールＢ２が電子部品接続パッド２Ｂ上に良好に位置決めされ、半導体素子搭載基板Ｅ２を配線基板１０上に良好に搭載することが可能になる。

なお、ソルダーレジスト層３ａから露出する半導体素子接続パッド２Ａの上面、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃの上面には、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃが酸化腐食するのを防止するとともに、半導体素子接続パッド２Ａと導電バンプＢ１や電子部品接続パッド２Ｂと半田ボールＢ２との接続を良好とするために、ニッケルめっきおよび金めっきを無電解めっき法や電解めっき法により順次被着させておくか、あるいは錫やインジウム等を含む半田層を被着させておいてもよい。

そして、半導体集積回路素子Ｅ１の電極端子と半導体素子接続パッド２Ａとを導電バンプＢ１を介して電気的に接続した後、半導体集積回路素子Ｅ１と配線基板１０との隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂Ｕ１を充填し、半導体集積回路素子Ｅ１が配線基板１０上に実装される。さらに、その上に半導体素子搭載基板Ｅ２の電極端子と電子部品接続パッド２Ｂとを半田ボールＢ２を介して電気的に接続することにより半導体素子搭載基板Ｅ２が配線基板１０上に実装され、これにより配線基板１０上に半導体素子および電子部品が高密度に実装されることとなる。

次に、本発明の配線基板の製造方法を、上述の半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂ、帯状配線導体２Ｃおよび突起電極７ならびに第１のソルダーレジスト層３ａの形成を例にして、図４〜図１２を基に説明する。

まず、図４（ａ）に示すように、上面側における最外層の絶縁層１ｂにビアホール６を形成する。ビアホール６の形成には、例えば炭酸ガスレーザやＹＡＧレーザが用いられる。次に、図４（ｂ）に示すように、前記絶縁層１ｂの表面およびビアホール６内の全面にわたって、電解めっき用の下地めっき層５１を無電解めっきにより被着形成する。下地めっき層５１を形成する無電解めっきとしては、無電解銅めっきが好ましい。

次いで、図５（ｃ）に示すように、下地めっき層５１の表面に、第１の感光性アルカリ現像型ドライフィルムレジストＤＦＲ１を貼着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図５（ｄ）に示すように、半導体素子接続パッド２Ａに対応する形状の半導体素子接続パッド形成用開口Ｍ１Ａおよび電子部品接続パッド２Ｂに対応する形状の電子部品接続パッド形成用開口Ｍ１Ｂおよび帯状配線導体２Ｃに対応する形状の帯状配線導体形成用開口Ｍ１Ｃを有するめっきマスク層Ｍ１を形成する。なお、めっきマスクＭ１の厚みは、後に形成する半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂの厚みよりも若干厚い厚みであるのがよい。

次いで、図６（ｅ）に示すように、めっきマスクＭ１の半導体素子接続パッド形成用開口Ｍ１Ａ内および電子部品接続パッド形成用開口Ｍ１Ｂ内および帯状配線導体形成用開口Ｍ１Ｃ内に露出する下地めっき層５１上に、半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃに対応した形状の主めっき層５２を電解めっき法により被着形成する。主めっき層５２を形成するための電解めっきとしては、電解銅めっきが好ましい。ここで、主めっき層５２の厚みは、めっきマスクＭ１より薄くなっている。具体的には、主めっき層５２の厚みは、８〜２０μｍ、好ましくは１０〜１５μｍであるのがよい。次に、図６（ｆ）に示すように、めっきマスクＭ１を除去する。めっきマスクＭ１の除去は、例えば、水酸化ナトリウム水溶液への浸漬により行なうことができる。

次に、図７（ｇ）に示すように、主めっき層５２で覆われた部分以外の下地めっき層５１を除去する。これにより、下地めっき層５１および主めっき層５２から成る半導体素子接続パッド２Ａと電子部品接続パッド２Ｂと帯状配線導体２Ｃとが形成される。なお、主めっき層５２で覆われた部分以外の下地めっき層５１を除去するには、前記めっきマスクＭ１を除去した後に露出する下地めっき層５１を、例えば、過酸化水素水や過硫酸ナトリウム等を含有するエッチング液によりエッチング除去する方法を採用すればよい。

次いで、図７（ｈ）に示すように、上面側における最外層の絶縁層１ｂ上の全面に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃを覆うソルダーレジスト層３ａ用の樹脂３ａＰを被着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図８（ｉ）に示すように、電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するソルダーレジスト層３ａを形成する。ソルダーレジスト層３ａ用の樹脂３ａＰとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、具体的には、例えば、アクリル変性エポキシ樹脂等に酸化珪素やタルク等の無機物粉末フィラーを３０〜７０質量％程度分散させた感光性を有する熱硬化性樹脂が好ましい。

次に、図８（ｊ）に示すように、ソルダーレジスト層３ａ上の全面に開口３Ｂを覆う第２の感光性アルカリ現像型ドライフィルムレジストＤＦＲ２を貼着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図９（ｋ）に示すように、ソルダーレジスト層３ａの上面における少なくとも半導体素子搭載部１Ａに対応する部分およびその周囲を露出させる開口Ｍ２Ａを有する研磨マスクＭ２を形成する。研磨マスクＭ２の開口Ｍ２Ａの大きさは半導体素子搭載部１Ａよりも４００〜１３００μｍ程度外側まで露出させる大きさが好ましい。また厚みは、ソルダーレジスト層３ａ上で１５μｍ以上あることが好ましい。

次に、図９（ｌ）に示すように、ソルダーレジスト層３ａにおける研磨マスクＭ２の開口Ｍ２Ａから露出した部位を、半導体素子接続パッド２Ａおよび帯状配線導体２Ｃの上面の全面が露出するまで研磨した後、研磨マスクＭ２を除去することによって、図１０（ｍ）に示すように、半導体素子接続パッド２Ａの上面の全面および半導体素子搭載部１Ａにおける帯状配線導体２Ｃの上面の全面がソルダーレジスト層３ａから露出するとともにソルダーレジスト層３に形成された開口３Ｂ内に電子部品接続パッド２Ｂの上面中央部が露出した配線基板１０が得られる。

このようにして本発明の配線基板の製造方法によれば、半導体素子接続パッド２Ａの上面に半導体集積回路素子Ｅ１との接続に必要な露出面積を十分確保したままで、半導体素子接続パッド２Ａの径を小さいものとすることができる。したがって、半導体素子接続パッド２Ａの配列ピッチが例えば１５０μｍ未満の狭ピッチであったとしても、隣接する半導体素子接続パッド２Ａの間の間隔を広く確保することができ、隣接する半導体素子接続パッド２Ａの間に帯状配線導体２Ｃを、両側の半導体素子接続パッド２Ａとの間に十分な間隔をもって形成することができる。その結果、設計自由度の高い配線基板を提供することができる。なお、半導体素子搭載部１Ａにおける帯状配線導体２Ｃはその側面がソルダーレジスト層３ａで覆われるので、隣接する帯状配線導体２Ｃや半導体素子接続パッド２Ａとの間の電気的な絶縁信頼性は、帯状配線導体２Ｃの側面を覆うソルダーレジスト層３ａにより良好に確保されるとともに、さらに配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間には充填樹脂Ｕ１が充填されるので、それによっても前記絶縁信頼性が良好に確保される。また、半導体素子搭載部１Ａにおけるソルダーレジスト層３ａは、半導体素子接続パッド２Ａの上面の全面および帯状配線導体２Ｃの上面の全面を露出させるように半導体素子接続パッド２Ａの上面および帯状配線導体２Ｃの上面と略同じ高さに形成されるので、配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間に導電バンプＢ１の高さに対応した十分な高さの隙間が形成される。したがって、配線基板１０とこれに搭載される半導体集積回路素子Ｅ１との間に充填される充填樹脂Ｕ１を良好に充填することが可能な配線基板１０を提供することができる。

さらに、半導体素子搭載部１Ａの外側に半導体素子搭載基板Ｅ２が接続される電子部品接続パッド２Ｂを形成するので、狭ピッチ電極の半導体集積回路素子Ｅ１および半導体素子搭載基板Ｅ２を高密度に実装可能な配線基板１０を提供することができる。なお、前記研磨には、ブラスト法を含む各種の公知の機械的研磨方法やレーザスクライブ法を採用すればよい。

なお、本発明の配線基板およびその製造方法は、上述した一実施形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば、種々の変更は可能であり、例えば上述の一実施形態例の配線基板１０においては、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂおよび帯状配線導体２Ｃはいずれも下地めっき層５１および主めっき層５２とから成り、実質的同じ厚みで形成されていたが、図１１に断面図で示す他の実施形態例による配線基板２０のように、ソルダーレジスト層３ａから露出する電子部品接続パッド２Ｂの上面に追加のめっき層５３から成る導電突起７を半導体素子接続パッド２Ａの上面を超える厚みで設けるとともに、この導電突起７の上面を露出させるオーバーソルダーレジスト層３ｃを設け、導電突起７の露出した上面に半導体素子搭載基板Ｅ２の電極を半田ボールＢ２を介して接続するようにしてもよい。この場合、導電突起７により配線基板２０とこれに実装される半導体素子搭載基板Ｅ２との間隔を半田ボールＢ２の高さよりも大きくすることができ、それにより例えば電子部品接続パッド２Ｂの配列ピッチが５００μｍ未満の狭いものであったとしても、配線基板２０と半導体素子搭載基板Ｅ２との間に半導体集積回路素子Ｅ１を収容するために十分な隙間を確保して半導体集積回路素子Ｅ１および半導体素子搭載基板Ｅ２をそれぞれフリップチップ接続および半田ボール接続により良好に実装することが可能となる。

このような配線基板２０の製造方法を、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂ、帯状配線導体２Ｃおよび突起電極７ならびにソルダーレジスト層３ａおよびオーバーソルダーレジスト層３ｃの形成を例にして、図１２〜図１６を基に説明する。

まず、上述の一実施形態例において図４（ａ）〜図１０（ｍ）を基に説明したのと同様にして、上面側における最外層の絶縁層１ｂ上に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃを形成するとともにその上に半導体素子接続パッド２Ａの上面の全面および搭載部１Ａにおける帯状配線配線導体２Ｃの上面の全面を露出させるとともに半導体素子接続パッド２Ａの側面および帯状配線導体２Ｃの側面を覆い、かつ電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するソルダーレジスト層３ａを形成する。

次に図１２（ｎ）に示すように、第１のソルダーレジスト層３ａ上の全面に開口３Ａおよび開口３Ｂを覆う第３の感光性アルカリ現像型ドライフィルムレジストＤＦＲ３を貼着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図１２（ｏ）に示すように、電子部品接続パッド２Ｂの上面中央部を露出させる導電突起形成用開口Ｍ３Ｂを有する第２のめっきマスクＭ３を形成する。なお、第２のめっきマスクＭ３の厚みは、後に形成する導電突起７の厚みよりも若干厚い厚みであるのがよい。次に、図１３（ｐ）に示すように、第２のめっきマスクＭ３の導電突起形成用開口Ｍ３Ｂ内に露出する電子部品接続パッド２Ｂ上に、開口Ｍ３Ｂに対応した形状の追加のめっき層５３を被着させる追加のめっき層５３から成る導電突起７を形成する。ここで導電突起７はその上面が半導体素子接続パッド２Ａの上面よりも４０〜７０μｍ程度高いものとなる厚みに披着させる。

次に、図１３（ｑ）に示すように、第２のめっきマスクＭ３を除去する。第２のめっきマスクＭ３の除去は第１のめっきマスクＭ１の場合と同様に、例えば、水酸化ナトリウム水溶液への浸漬により行なうことができる。次に図１４（ｒ）に示すように、ソルダーレジスト層３ａ上の全面に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃおよび導電突起７を覆うオーバーソルダーレジスト層３ｃ用の樹脂３ｃＰを被着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図１４（ｓ）に示すように、搭載部１Ａにおける半導体素子接続パッド２Ａおよび帯状配線導体２Ｃおよびソルダーレジスト層３ａを露出させるようにして搭載部１Ａを囲繞するとともに導電突起７を完全に埋めるオーバーソルダーレジスト層３ｃを形成する。ソルダーレジスト層用の樹脂３ｃＰとしては、ソルダーレジスト用の樹脂３ａＰと同様に配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、具体的には、例えば、アクリル変性エポキシ樹脂等に酸化珪素やタルク等の無機物粉末フィラーを３０〜７０質量％程度分散させた感光性を有する熱硬化性樹脂が好ましい。

次に、図１５（ｔ）に示すように、オーバーソルダーレジスト層３ｃ上に半導体素子搭載部１Ａ上を含む全面を覆う第４の感光性アルカリ現像型ドライフィルムレジストＤＦＲ４を貼着するとともに、これにフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図１５（ｕ）に示すように、オーバーソルダーレジスト層３ｃの上面における電子部品接続パッド２Ｂが形成された電子部品搭載部１Ｂに対応する部分を露出させる研磨マスクＭ４を形成する。次に、図１６（ｖ）に示すように、オーバーソルダーレジスト層３ｃにおける研磨マスクＭ４から露出した部位を、導電突起７の上面全面が露出するまで研磨した後、研磨マスクＭ４を除去することによって、図１６（ｗ）に示すように、半導体素子接続パッド２Ａよりも４０〜７０μｍ程度高い導電突起７を有し、かつ導電突起７の側面がオーバーソルダーレジスト層３ｃに埋まっているとともに導電突起７の上面の全面がオーバーソルダーレジスト層３ｃから露出した配線基板２０が得られる。

このようにして、本例の配線基板２０の製造方法によれば、電子部品接続パッド２Ｂの配列ピッチが５００μｍ未満の狭いものであったとしても、導電突起７の上面が半導体素子接続パッド２Ａの上面よりも高い分だけ配線基板２０と半導体素子搭載基板Ｅ２との間に半導体集積回路素子Ｅ１を収容するために十分な隙間を確保して半導体集積回路素子Ｅ１および半導体素子搭載基板Ｅ２をそれぞれフリップチップ接続および半田ボール接続により良好に実装することが可能な配線基板２０を提供することができる。さらに、本例の配線基板２０の製造方法においては、オーバーソルダーレジスト層３ｃが導電突起７の側面を埋めるとともに導電突起７の上面の全面を露出させることから、導電突起７の上面におけるソルダーレジスト層３ｃからの露出部の面積を十分に広いものとして、半導体素子搭載基板Ｅ２の電極端子と突起電極７とを半田ボールＢ２を介して強固かつ良好に接続することが可能な配線基板２０を提供することができる。なお、前記研磨には、ブラスト法を含む各種の公知の機械的研磨方法やレーザスクライブ法を採用すればよい。

また、上述した他の実施形態例の配線基板２０においては、導電突起７の上面の全面がオーバーソルダーレジスト層３ｃから露出していたが、図１７に示す更に他の実施形態例による配線基板３０のように、オーバーソルダーレジスト層３ｃが導電突起７の上面を超える厚みで被着されているとともに導電突起７に対応する位置に導電突起７の上面中央部を露出させる開口３Ｄを有していてもよい。この場合、導電突起７の上面中央部はオーバーソルダーレジスト層３ｃの開口３Ｄとで形成される凹部の底面を形成しており、それにより、半導体素子搭載基板Ｅ２を配線基板３０上に実装する際に、半導体素子搭載基板Ｅ２の電極端子と導電突起７とを接続する半田ボールＢ２が導電突起７上に良好に位置決めされ、半導体素子搭載基板Ｅ２を配線基板３０に搭載することが容易になる。

このような配線基板３０の製造方法を、半導体素子接続パッド２Ａ、電子部品接続パッド２Ｂ、帯状配線導体２Ｃおよび突起電極７ならびにソルダーレジスト層３ａおよびオーバーソルダーレジスト層３ｃの形成を例にして、図１８を基に説明する。

まず、上述の一実施形態例において図４（ａ）〜図１０（ｍ）を基に説明したのと同様にして、上面側における最外層の絶縁層１ｂ上に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃを形成するとともにその上に半導体素子接続パッド２Ａの上面の全面および半導体素子搭載部１Ａにおける帯状配線配線導体２Ｃの上面の全面を露出させるとともに半導体素子接続パッド２Ａの側面および帯状配線導体２Ｃの側面を覆い、かつ電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するソルダーレジスト層３ａを形成する。

次に、上述の他の実施形態において図１２（ｍ）から図１４（ｒ）を基に説明したのと同様にして、ソルダーレジスト層３ａ上の全面に半導体素子接続パッド２Ａおよび電子部品接続パッド２Ｂおよび帯状配線導体２Ｃおよび導電突起７を覆うオーバーソルダーレジスト層３ｃ用の樹脂３ｃＰを被着する。

次に、樹脂３ｃＰをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図１８（ｓ）に示すように、半導体素子接続パッド２Ａの上面の全面および半導体素子搭載部１Ａにおける帯状配線配線導体２Ｃの上面の全面を露出させるとともに半導体素子接続パッド２Ａの側面および帯状配線導体２Ｃの側面を覆い、かつ電子部品接続パッド２Ｂの上面中央部を露出させる開口３Ｂを有するオーバーソルダーレジスト層３ｃを有する配線基板３０が得られる。

このようにして、本発明の配線基板３０の製造方法によれば、オーバーソルダーレジスト層３ｃが導電突起７の上面を超える厚みで被着されるとともに導電突起７に対応する位置に導電突起７の上面中央部を露出させる開口３Ｄを有するように形成されることから、導電突起７の上面中央部はこの開口３Ｄとで形成される凹部の底面となり、それにより半導体素子搭載基板Ｅ２を配線基板３０上に実装する際に、半導体素子搭載基板Ｅ２の電極端子と導電突起７とを接続する半田ボールＢ２を導電突起７上に良好に位置決めすることができ、半導体素子搭載基板Ｅ２を搭載することが容易な配線基板３０を提供することができる。なお、前記研磨には、ブラスト法を含む各種の公知の機械的研磨方法やレーザスクライブ法を採用すればよい。

本発明の配線基板における一実施形態例を示す概略断面図である。図１の配線基板を示す平面図である。図１および図にの配線基板を示す斜視図である。（ａ），（ｂ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｃ），（ｄ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｅ），（ｆ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｇ），（ｈ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｉ），（ｊ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｋ），（ｌ）は、本発明の配線基板の製造方法を示す概略説明図である。（ｍ）は、本発明の配線基板の製造方法を示す概略説明図である。本発明の配線基板における他の実施形態例を示す概略断面図である。（ｎ），（ｏ）は、本発明の配線基板の他の製造方法を示す概略説明図である。（ｐ），（ｑ）は、本発明の配線基板の他の製造方法を示す概略説明図である。（ｒ），（ｓ）は、本発明の配線基板の他の製造方法を示す概略説明図である。（ｔ），（ｕ）は、本発明の配線基板の他の製造方法を示す概略説明図である。（ｖ），（ｗ）は、本発明の配線基板の他の製造方法を示す概略説明図である。本発明の配線基板における更に他の実施形態例を示す概略断面図である。（ｓ）は、本発明の配線基板の更に他の製造方法を示す概略説明図である。従来の配線基板を示す概略断面図である。図１９の配線基板を示す平面図である。

符号の説明

１：絶縁基体
１Ａ：搭載部
２Ａ：半導体素子接続パッド
２Ｂ：電子部品接続パッド
２Ｃ：帯状配線導体
３ａ：ソルダーレジスト層
３ｃ：オーバーソルダーレジスト層
７：導電突起

Claims

上面に半導体素子が搭載される搭載部を有する絶縁基体と、該絶縁基体の前記搭載部に格子状の並びに被着されており、上面に前記半導体素子の電極が導電バンプを介して接続されるめっき層から成る円形の複数の半導体素子接続パッドと、前記絶縁基体の上面に被着されており、前記半導体素子接続パッドから前記搭載部の外側にかけて延在するめっき層から成る帯状配線導体と、前記絶縁基体上に前記半導体素子接続パッドの上面の全面および前記搭載部における前記帯状配線導体の上面の全面を露出させるとともに前記半導体素子接続パッドの側面および前記帯状配線導体の側面を覆うように被着されたソルダーレジスト層とを具備して成ることを特徴とする配線基板。
前記絶縁基体の上面における前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面が前記ソルダーレジスト層から露出していることを特徴とする請求項１記載の配線基板。
前記電子部品接続パッドの上面にめっき層から成る導電突起が前記半導体素子接続パッドの上面を超える厚みで形成されており、かつ前記ソルダーレジスト層の上面に該導電突起の上面を露出させて前記搭載部を囲繞するオーバーソルダーレジスト層が被着されていることを特徴とする請求項２記載の配線基板。
上面中央部に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部に複数の半導体素子接続パッドを格子状の並びに形成するとともに該半導体素子接続パッドから前記搭載部の外側にかけて延在する帯状配線導体を形成する工程と、前記絶縁基体の上面に、前記半導体素子接続パッドの上面の全面および前記搭載部における前記帯状配線導体の上面の全面を露出させるとともに前記半導体素子接続パッドの側面および前記帯状配線導体の側面を覆うソルダーレジスト層を形成する工程とを行なうことを特徴とする配線基板の製造方法。
前記絶縁基体の上面における前記搭載部の外側に電子部品接続パッドを形成するとともに該電子部品接続パッドの上面を前記ソルダーレジスト層から露出させる工程を含むことを特徴とする請求項４記載の配線基板の製造方法。
前記電子部品接続パッドの上面に前記半導体素子接続パッドの上面を超える厚みのめっきから成る導電突起を形成するとともに前記ソルダーレジスト層の上面に前記導電突起の上面を露出させて前記搭載部を囲繞するオーバーソルダーレジスト層を形成する工程を含むことを特徴とする請求項５記載の配線基板の製造方法。