KR20060000729A - 반도체 칩 패키지 - Google Patents

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최병욱
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Abstract

본 발명은 반도체 칩 패키지에 관한 것으로서, 배선 패턴이 형성된 기판과, 기판에 실장되며 활성면에 복수개의 전극 패드들이 형성된 반도체 칩, 및 배선 패턴과 칩의 전극 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하는 반도체 칩 패키지에 있어서, 칩의 활성면에 도포된 절연성 접착제를 포함하고, 절연층과 금속층을 포함하는 다이렉트 캡이 절연성 접착제에 부착되어 있고, 다이렉트 캡과 기판 사이에 언더필 수지가 언더필 충진되어 있으며, 절연층은 절연성 접착제에 접착되어 있는 것을 특징으로 한다. 이에 따르면, 칩으로부터 발생된 열이 효과적으로 방출될 수 있고, 불완전 몰딩이 방지될 수 있으며, 반도체 칩 패키지 전체 두께가 감소될 수 있다.
금속층, 절연층, 다이렉트 캡, 본딩 와이어, 언더필 충진

Description

반도체 칩 패키지{Semiconductor chip package}
도 1은 종래 기술에 따른 반도체 칩 패키지의 단면도.
도 2는 종래 기술에 따른 반도체 칩 패키지 제조 공정 중 몰딩 공정을 도시하는 단면도.
도 3은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지의 단면도.
도 4는 본 발명의 제 1 실시예에 따른 반도체 칩 패키지 제조 공정 중 언더필 충진 공정을 도시하는 단면도.
도 5는 본 발명의 제 2 실시예에 따른 반도체 칩 패키지의 단면도.
도 6은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지의 단면도.
<도면의 주요부분에 대한 부호의 설명>
30: 반도체 칩 패키지 31: 기판
32: 배선 패턴 33: 칩
35: 전극 패드 34: 본딩 와이어
36: 절연성 접착제 37: 다이렉트 캡
37a: 절연층 37b: 금속층
38: 언더필 수지
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩 패키지 전체 두께를 감소시킬 수 있는 반도체 칩 패키지에 관한 것이다.
전자 제품이 박형화되면서, 전자 제품에 사용되는 반도체 칩 패키지의 전체 두께를 감소시키는 것이 매우 중요하게 되었고, 이에 대한 많은 연구가 진행되고 있다.
이하, 반도체 칩 패키지의 전체 두께를 감소시키기 위한 종래 기술 중 한 예를 소개하고자 한다.
도 1은 종래 기술에 따른 반도체 칩 패키지(10)의 단면도이고, 도 2는 종래 기술에 따른 반도체 칩 패키지 제조 공정 중 몰딩 공정을 도시하는 단면도이다.
도 1에서 예시되고 있는 종래 기술에 따른 반도체 칩 패키지(10)는 배선 패턴(12)이 형성된 기판(11) 위에 칩들(13, 14)이 적층되어 있고, 칩들(13, 14)과 배선 패턴(12)이 본딩 와이어들(13a, 14a)에 의해 연결되어 있으며, 반도체 칩 패키지 내부의 칩들 등을 보호하기 위해 몰딩 수지(15)로 몰딩되어 있는 구조이다.
이 반도체 칩 패키지는 도 2에서와 같이 캐버티(cavity; 23)가 형성된 몰딩 금형(22)을 기판(11)에 밀착시키고 캐버티(23) 내로 몰딩 수지(15)를 충진하는 몰딩 공정을 거쳐 제조된다.
이와 같은 반도체 칩 패키지(10)의 경우, 몰딩 공정에서 최상단 칩(14)과 몰딩 금형(22)과의 간격(S1)을 감소시킴으로써, 반도체 칩 패키지(10)의 전체 두께를 감소시킬 수 있다.
그러나, 이와 같은 몰딩 공정에서 최상단 칩(14)과 몰딩 금형(22)과의 간격(S1)을 150 ㎛ 이하로 감소시키면 몰딩 수지(15)의 점도 때문에 몰딩 수지(15)가 몰딩 금형(22)과 최상단 칩(14) 사이의 공간으로 원활하게 흐르지 못하고 불완전 몰딩이 발생된다.
이와 같은 불완전 몰딩을 방지하기 위해서 최상단 칩과 몰딩 금형과의 간격을 150 ㎛ 이상 유지하여야 하기 때문에 반도체 칩 패키지 전체 두께의 감소에 한계가 있는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 칩 패키지의 불완전 몰딩을 방지하고 반도체 칩 패키지의 전체 두께를 감소시킬 수 있는 반도체 칩 패키지를 제공하는 데에 있다.
상기 목적을 달성하기 위하여, 본 발명은 배선 패턴이 형성된 기판과, 기판에 실장되며 활성면에 복수개의 전극 패드들이 형성된 반도체 칩, 및 배선 패턴과 칩의 전극 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하는 반도체 칩 패키지에 있어서, 칩의 활성면에 도포된 절연성 접착제를 포함하고, 절연층과 금속층을 포함하는 다이렉트 캡(direct cap)이 절연성 접착제에 부착되어 있고, 다이렉트 캡과 기판 사이에 언더필 수지가 언더필 충진되어 있고, 절연층은 절연성 접착제에 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지를 제공한다.
또한 본 발명은 배선 패턴이 형성된 기판과, 기판에 실장되며 활성면에 복수개의 하부 전극 패드들이 형성된 하부 반도체 칩과, 배선 패턴과 하부 반도체 칩의 하부 전극 패드들을 전기적으로 연결하는 하부 본딩 와이어들과, 하부 반도체 칩의 활성면에 도포된 하부 절연성 접착제와, 하부 절연성 접착제에 다층으로 적층되며 활성면들에 복수개의 상부 전극 패드들이 형성된 복수개의 상부 반도체 칩들, 및 배선 패턴과 상부 반도체 칩들의 상부 전극 패드들을 전기적으로 연결하는 상부 본딩 와이어들을 포함하는 반도체 칩 패키지에 있어서, 상부 반도체 칩들 중 최상단에 있는 최상부 칩의 활성면에 도포된 최상부 절연성 접착제를 포함하고, 절연층과 금속층을 포함하는 다이렉트 캡이 최상부 절연성 접착제에 부착되어 있고, 다이렉트 캡과 기판 사이에 언더필 수지가 언더필 충진되어 있고, 절연층은 최상부 절연성 접착제에 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지를 제공한다.
본 발명의 반도체 칩 패키지는 전극 패드들 위에 각각 형성된 금속 범프들을 더 포함하고, 본딩 와이어들은 기판의 배선 패턴에 볼 본딩(ball bonding)되어 있고 칩의 금속 범프들 위에 스티치 본딩(stitch bonding)되어 있는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지(30)의 단면도이다. 도 3을 참조하면, 기판(31)은 통상적인 인쇄회로기판으로서, 기판 몸체(39)와, 기판 몸체(39)에 형성된 배선 패턴(32)을 포함한다. 본 발명의 제 1 실시예에서는 기 판(31)으로 인쇄회로기판을 예시하였지만, 통상적인 반도체 소자용으로 사용되는 테이프 배선기판, 세라믹 기판 등과 같은 다양한 종류의 기판이 사용될 수 있다. 기판(31) 위에는 반도체 칩(33)이 실장되어 있다. 이 반도체 칩(33)은 활성면의 가장자리에 복수개의 전극 패드(35)들이 형성되어 있는 에지 패드형(edge pad type) 반도체 칩이다. 반도체 칩(33)은 전극 패드(35)들이 형성된 활성면이 위를 향하도록 실장되어 있다. 반도체 칩(33)의 전극 패드(35)들과 기판(31)의 배선 패턴(32)은 본딩 와이어(34)에 의해 전기적으로 연결되어 있다.
반도체 칩(33)의 활성면에는 절연성 접착제(36)에 의해, 절연층(37a) 및 금속층(37b)을 포함하는 다이렉트 캡(37)이 부착되어 있다. 절연층(37a)은 절연성 접착제(36)에 접착되어 있고, 본딩 와이어(34)와 전기 전도도가 높은 금속층(37b)과의 접촉을 방지한다. 절연층(37a)은 비전도성 테이프로 이루어진다. 또, 금속층(37b)은 반도체 칩(33)으로부터 발생한 열을 반도체 칩 패키지(30)의 외부로 효과적으로 방출한다. 절연성 접착제(36)의 두께는 반도체 칩(33)의 활성면으로부터 본딩 와이어(34)의 최고 높이까지의 거리 이상 되어야 한다. 절연성 접착제(36)는 액상 접착제이고, 액상 접착제 대신에 접착 테이프를 사용할 수도 있다.
그리고 다이렉트 캡(37)과 기판(31) 사이의 공간에 언더필 수지(38)가 언더필 충진되어 있다. 언더필 수지가 배선 패턴까지 완전히 덮을 수 있도록 다이렉트 캡의 크기는 배선 패턴을 덮을 수 있는 크기가 되어야 한다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 칩 패키지(30) 제조 공정 중 언더필 충진 공정을 도시하는 단면도이다. 도 2에 도시된 것처럼 몰딩 금형(22)과 기판(21) 사이에 몰딩 수지(23)가 충진되어 몰딩되는 대신에, 도 4에 도시된 것처럼 절연성 접착제(36)에 의해 다이렉트 캡(37)이 반도체 칩(33)의 활성면에 부착된 상태에서 다이렉트 캡(37)과 기판(31) 사이의 공간에 언더필 수지(38)가 언더필 충진되기 때문에 반도체 칩(33)의 상면과 다이렉트 캡(37)의 상면과의 간격(S)을 120㎛까지 감소시킬 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 반도체 칩 패키지(40)의 단면도이다. 도 5를 참조하면, 배선 패턴(41a)이 형성된 기판(41) 위에, 하부 반도체 칩(42)의 활성면에 복수개의 하부 전극 패드(42a)들이 형성된 하부 반도체 칩(42)이 실장되어 있다. 하부 반도체 칩(42)은 하부 전극 패드(42a)들이 형성된 활성면이 위를 향하도록 기판(41) 위에 실장되어 있다. 하부 반도체 칩(42)은 활성면의 가장자리에 하부 전극 패드(42a)들이 형성된 에지 패드형 반도체 칩이다. 하부 전극 패드(42a)들과 배선 패턴(41a)이 하부 본딩 와이어(42b)에 의해 전기적으로 연결되어 있다.
하부 반도체 칩(42)의 활성면에는 하부 절연성 접착제(42c)에 의해, 상부 반도체 칩(43)의 활성면에 복수개의 상부 전극 패드(43a)들이 형성된 상부 반도체 칩(43)이 적층되어 있다. 절연성 접착제(42c)는 액상 접착제이고, 액상 접착제 대신에 접착 테이프를 사용할 수도 있다. 상부 반도체 칩(42)은 상부 반도체 칩(43)의 활성면의 가장자리에 상부 전극 패드(43a)들이 형성된 에지 패드형 반도체 칩이다. 상부 반도체 칩(43)의 전극 패드(43a)들과 기판(41)의 배선 패턴(41a)은 상부 본딩 와이어(43b)에 의해 전기적으로 연결되어 있다.
상부 반도체 칩(43)의 활성면에는 상부 절연성 접착제(43c)에 의해 절연층(44a)과 금속층(44b)을 포함하는 다이렉트 캡(44)이 부착되어 있고, 다이렉트 캡(44)과 기판(41) 사이의 공간에 언더필 수지(45)가 언더필 충진되어 있다.
본 발명의 제 2 실시예에서는 기판(41)과 다이렉트 캡(44) 사이에 두 개의 반도체 칩이 적층된 예를 개시하였지만, 이에 한하지 않고 기판(41)과 다이렉트 캡(44) 사이에 3 개 이상의 반도체 칩이 적층되는 것이 가능하다.
도 6은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지(50)의 단면도이다. 도 6을 참조하면, 배선 패턴(52)이 형성된 기판(51) 위에, 활성면에 복수개의 전극 패드(55)들이 형성된 반도체 칩(53)이 실장되어 있다. 반도체 칩(53)은 전극 패드(55)들이 형성된 활성면이 위를 향하도록 기판(51) 위에 실장되어 있다. 반도체 칩(53)은 전극 패드(55)들이 활성면의 가장자리에 형성된 에지 패드형 반도체 칩이다. 그리고 전극 패드(55)들 위에는 금속 범프(55a)들이 각각 형성되어 있다.
배선 패턴(52)과 칩(53)은 범프 리버스 본딩법(bump reverse bonding method)을 이용하여 본딩 와이어(54)들에 의해 전기적으로 연결되어 있다. 즉, 본딩 와이어(54)는 칩(53)의 전극 패드(55)에 대응되는 기판(51)의 배선 패턴(52) 위에 먼저 볼 본딩되고 전극 패드(55) 위의 금속 범프(55a) 위에 스티치 본딩되어 접합된다. 칩의 전극 패드 위에 일반적인 볼 본딩을 실시하는 경우, 다이렉트 캡이 본딩 와이어를 짓누르기 때문에 볼 네크(ball neck) 부분에 손상이 가해질 수 있다. 범프 리버스 본딩법에 의해 와이어 본딩이 행해지므로 다이렉트 캡(57)이 본딩 와이어(54)에 손상을 가하는 것을 방지할 수 있고, 반도체 칩 패키지(50)의 전체 두께를 감소시킬 수 있다.
반도체 칩(53)의 활성면에는 절연성 접착제(56)에 의해 다이렉트 캡(57)이 부착되어 있다. 그리고, 다이렉트 캡(57)과 기판(51) 사이의 공간에 언더필 수지(58)가 언더필 충진되어 있다.
본 발명의 제 3 실시예에서는 다이렉트 캡(57)과 기판(51) 사이에 한 개의 반도체 칩이 적층된 예를 개시하였지만, 이에 한하지 않고 다이렉트 캡(57)과 기판(51) 사이에 2 개 이상의 반도체 칩이 적층되는 것이 가능하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.
본 발명의 반도체 칩 패키지에 따르면, 절연성 접착제에 접착되는 절연층과 금속층을 포함하는 다이렉트 캡이 절연성 접착제에 부착됨으로써 칩으로부터 발생된 열을 효과적으로 방출하고 반도체 칩 패키지 전체 두께가 감소될 수 있다. 또, 다이렉트 캡과 기판 사이에 언더필 수지가 언더필 충진됨으로써, 불완전 몰딩이 방지된다.
특히, 범프 리버스 본딩법에 의해 와이어 본딩이 행해지는 경우, 다이렉트 캡이 본딩 와이어에 손상을 가하는 것이 방지될 수 있고, 반도체 칩 패키지의 전체 두께가 더욱 감소될 수 있다.

Claims (3)

  1. 배선 패턴이 형성된 기판과;
    상기 기판에 실장되며 활성면에 복수개의 전극 패드들이 형성된 반도체 칩; 및
    상기 배선 패턴과 상기 칩의 전극 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하는 반도체 칩 패키지에 있어서,
    상기 칩의 활성면에 도포된 절연성 접착제를 포함하고, 절연층과 금속층을 포함하는 다이렉트 캡이 상기 절연성 접착제에 부착되어 있고, 상기 다이렉트 캡과 상기 기판 사이에 언더필 수지가 언더필 충진되어 있고, 상기 절연층은 상기 절연성 접착제에 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  2. 배선 패턴이 형성된 기판과;
    상기 기판에 실장되며 활성면에 복수개의 하부 전극 패드들이 형성된 하부 반도체 칩과;
    상기 배선 패턴과 상기 하부 반도체 칩의 하부 전극 패드들을 전기적으로 연결하는 하부 본딩 와이어들과;
    상기 하부 반도체 칩의 활성면에 도포된 하부 절연성 접착제와;
    상기 하부 절연성 접착제에 다층으로 적층되며 활성면들에 복수개의 상부 전극 패드들이 형성된 복수개의 상부 반도체 칩들; 및
    상기 배선 패턴과 상기 상부 반도체 칩들의 상부 전극 패드들을 전기적으로 연결하는 상부 본딩 와이어들을 포함하는 반도체 칩 패키지에 있어서,
    상기 상부 반도체 칩들 중 최상단에 있는 최상부 칩의 활성면에 도포된 최상부 절연성 접착제를 포함하고, 절연층과 금속층을 포함하는 다이렉트 캡이 상기 최상부 절연성 접착제에 부착되어 있고, 상기 다이렉트 캡과 상기 기판 사이에 언더필 수지가 언더필 충진되어 있고, 상기 절연층이 상기 최상부 절연성 접착제에 접착되어 있는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 칩 패키지는 상기 전극 패드들 위에 각각 형성된 금속 범프들을 더 포함하고,
    상기 본딩 와이어들은 상기 기판의 배선 패턴에 볼 본딩되어 있고 상기 칩의 금속 범프들 위에 스티치 본딩되어 있는 것을 특징으로 하는 반도체 칩 패키지.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829613B1 (ko) * 2007-01-08 2008-05-14 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
KR101120925B1 (ko) * 2011-06-27 2012-02-27 삼성전기주식회사 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법
KR101149865B1 (ko) * 2010-02-04 2012-05-24 한국생산기술연구원 반도체 칩 패키지에서 반도체 칩 분리 방법
KR20210062131A (ko) * 2019-11-20 2021-05-31 (주)에이티세미콘 반도체 패키지 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100829613B1 (ko) * 2007-01-08 2008-05-14 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
KR101149865B1 (ko) * 2010-02-04 2012-05-24 한국생산기술연구원 반도체 칩 패키지에서 반도체 칩 분리 방법
KR101120925B1 (ko) * 2011-06-27 2012-02-27 삼성전기주식회사 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법
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