KR100813624B1 - 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 제조방법에 관한 것으로, 반도체 패키지는 기판 패드를 갖는 기판과, 상기 기판 상에 부착되며 칩 패드를 갖는 반도체 칩과, 상기 기판 상에서 상기 칩 패드로부터 상기 기판 패드를 향해 연장되는 절연층과, 상기 절연층 상에 형성되고 상기 칩 패드 및 기판 패드와 접촉되어 상기 기판과 상기 반도체 칩을 전기적으로 연결시키는 배선을 포함한다.
Figure R1020060104154
반도체 패키지, 멀티 칩 패키지, 잉크젯 프린팅

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도.
도 2a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도.
도 2b는 본 발명의 실시예에 따른 반도체 패키지를 도시한 것으로, 도 2a의 Ⅰ-Ⅰ선을 절개한 단면도.
도 2c는 본 발명의 실시예에 따른 멀티 칩 패키지 형태의 반도체 패키지를 도시한 평면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 공정별 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100,1000; 반도체 패키지 110; 기판
112; 기판 패드 114,214,314,414; 접착제
120,220,320,420; 반도체 칩 122,222,322,422; 칩 패드
130,230,330,430; 절연층 140,240,340,440; 배선
500; 잉크젯 프린팅 장치 520; 전도성 잉크
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 보다 구체적으로는 박형화를 용이하게 구현할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 패키지는 반도체 칩과 기판이 접착되고, 본딩 와이어에 의해 반도체 칩이 기판과 전기적으로 접속되는 구조를 갖는다. 최근 고용량의 반도체 메모리 제품을 요구하게 되는데 이를 만족시키기 위해 다수개의 반도체 칩을 적층시킨 멀티 칩 패키지(MCP)의 필요성이 현저해지고 있다. 도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 종래의 반도체 패키지(10)는 기판(11) 위에 제1 반도체 칩(12)이 부착되고, 제1 칩 패드(12a)와 기판 패드(11a)를 이어주는 제1 본딩 와이어(13)에 의해 제1 반도체 칩(12)과 기판(11)이 전기적으로 연결된다. 멀티 칩 패키지를 구현하기 위해 제1 반도체 칩(12) 상에 제2 반도체 칩(14)을 적층하고 제2 칩 패드(14a)와 기판 패드(11a)를 제2 본딩 와이어(15)로 본딩시켜 제2 반도체 칩(14)과 기판(11)을 전기적으로 연결시킨다. 필요에 따라 제3 반도체 칩(16)과 제4 반도체 칩(18)을 더 적층하고, 제3 본딩 와이어(16)로써 제3 칩 패드(16a)와 기판 패드(11a)를 본딩시켜 제3 반도체 칩(16)과 기판(11)을 전기적으로 연결하고, 제4 본딩 와이어(19)를 제4 칩 패드(18a)와 기판 패드(11a)를 본딩시켜 제4 반도체 칩(18)과 기판(11)을 전기적으로 연결시킨다.
반도체 제품의 고용량과 기능 다양화 및 소형화 추세화에 부응하기 위해서 반도체 패키지(10)의 박형화가 이슈가 되고 있다. 반도체 패키지(10)의 박형화를 구현하기 위해 반도체 칩(12-18)의 두께(a)를 줄이는 방법 이외에 반도체 칩(12-18)간의 간격(b)을 줄이는 방법을 고려하여 볼 수 있다. 그런데, 종래의 반도체 패키지(10)를 제조하는데 있어서는 본딩 와이어(13-19)를 이용하여 반도체 칩(12-18)과 기판(11)을 전기적으로 연결하는 와이어 본딩 방법을 이용한다. 따라서, 반도체 패키지(10)의 전체 두께는 본딩 와이어(13-19)가 차지하는 두께, 즉 반도체 칩(12-18) 사이의 간격(b)에 의존함을 알 수 있다.
이와 같이 종래에는 반도체 패키지(10)의 박형화 구현은 본딩 와이어(13-19)에 의해 제약을 받는다. 게다가, 종래의 와이어 본딩 방법은 반도체 칩(12-18)의 수가 많아질수록 기판(11)의 공간상의 제약을 받게 되어 반도체 칩(12-18)의 수를 늘리는 것 뿐만 아니라 박형의 반도체 패키지(10)를 구현하는데 문제점이 있다. 아울러, 반도체 패키지(10)의 박형화 구현을 위해 백 랩(Back lap) 공정으로 반도체 칩(12-18)의 배면을 연마하여 반도체 칩(12-18)의 두께(a)를 줄이는 경우 제조비용 상승 및 제조 시간 장기화, 얇은 두께(a)로 인한 불량 발생 등의 문제점이 있다.
본 발명은 상술한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 박형화 구현이 용이한 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 반도체 칩과 기판간을 전기적으로 연결하는 배선을 잉크젯 프린팅 방법으로써 형성시킴으로써 반도체 칩 간의 간격을 줄이는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 기판 패드를 갖는 기판과; 상기 기판 상에 부착되며, 제1 칩 패드를 갖는 제1 반도체 칩과; 상기 기판 상에서 상기 제1 칩 패드로부터 상기 기판 패드를 향해 연장되며, 상기 제1 반도체 칩의 측면과 인접하는 제1 절연층과; 상기 제1 절연층 상에 형성되고, 상기 제1 칩 패드 및 기판 패드와 접촉되어 상기 기판과 상기 제1 반도체 칩을 전기적으로 연결시키는 제1 배선을 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 배선은 전도성 잉크가 상기 제1 절연층 상에 분사되어 경화된 것이다. 상기 제1 절연층은 상기 제1 배선이 형성되는 제1 평탄면을 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 절연층은 상기 제1 칩 패드와 맞닿는 상기 제1 반도체 칩 상에 형성된 제1 단부와, 상기 제1 단부로부터 연장되고 상기 기판 패드와 맞닿는 상기 기판 상에 형성된 제2 단부를 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 평탄면은 상기 제1 및 제2 단부 사이에 위치하며, 상기 제1 단부로부터 상기 제2 단부쪽으로 내리막 경사져있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 칩 상에 적층되고 제2 칩 패드를 갖는 제2 반도체 칩을 더 포함하고; 상기 제1 절연층 상에서 상기 제2 칩 패드로부터 상기 기판 패드를 향해 연장되며, 상기 제2 반도체 칩의 측면과 인 접하는 제2 절연층을 더 포함하고; 상기 제2 절연층 상에 형성되어 상기 제2 칩 패드 및 기판 패드와 접촉되어 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결시키는 제2 배선을 더 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 배선은 상기 제2 절연층에 전도성 잉크가 분사되어 경화된 것이다. 상기 제2 절연층은 상기 제2 배선이 형성되는 제2 평탄면을 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 절연층은 상기 제2 칩 패드와 맞닿는 상기 제2 반도체 칩 상에 형성된 제3 단부와, 상기 제3 단부로부터 연장되고 상기 기판 패드와 맞닿는 상기 제1 절연층 상에 형성된 제4 단부를 포함한다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 평탄면은 상기 제3 및 제4 단부 사이에 위치하며, 상기 제3 단부로부터 상기 제4 단부쪽으로 내리막 경사져 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 기판 패드가 형성된 기판을 제공하는 단계와; 상기 기판 상에 제1 칩 패드가 형성된 제1 반도체 칩을 마운트하는 단계와; 상기 기판 상에 상기 제1 칩 패드로부터 상기 기판 패드쪽으로 연장되는 제1 절연층을 형성하는 단계와; 상기 제1 절연층 상에 상기 제1 반도체 칩과 상기 기판을 전기적으로 연결시키는 제1 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 배선을 형성하는 단계는 상기 제1 절연층 상에 전도성 잉크를 분사하고 경화시키는 단계를 포함한 다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 절연층을 형성하는 단계는 상기 제1 칩 패드와 맞닿는 제1 단부를 상기 제1 반도체 칩 상에 형성하고, 이와 동시에 상기 제1 단부로부터 연장되고 상기 기판 패드와 맞닿는 제2 단부를 상기 기판 상에 형성하고, 이와 동시에 상기 제1 및 제2 단부 사이에 위치하는 제1 평탄면을 상기 기판 상에 형성하는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 평탄면은 상기 제1 단부로부터 상기 제2 단부를 향해 내리막 경사져 있다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 반도체 칩을 마운트하는 단계는 상기 제1 반도체 칩의 비활성면을 제1 접착제를 매개로 상기 기판에 부착시키는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 배선을 형성하는 단계 이후에 상기 제1 반도체 칩 상에 제2 칩 패드를 갖는 제2 반도체 칩을 적층하는 단계와; 상기 기판 상에서 상기 제2 칩 패드로부터 상기 기판 패드를 향해 연장되는 제2 절연층을 형성하는 단계와; 상기 제2 절연층 상에 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결시키는 제2 배선을 형성하는 단계를 더 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제2 배선을 형성하는 단계는 상기 제2 절연층 상에 전도성 잉크를 분사하고 경화시키는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제2 절연층을 형성하 는 단계는 상기 제2 칩 패드와 맞닿는 제3 단부를 상기 제2 반도체 칩 상에 형성하고, 이와 동시에 상기 제3 단부로부터 연장되고 상기 기판 패드와 맞닿는 제4 단부를 상기 제1 절연층 상에 형성하고, 이와 동시에 상기 제3 및 제4 단부 사이에 위치하는 제2 평탄면을 상기 기판 상에 형성하는 단계를 포함한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제2 평탄면은 상기 제3 단부로부터 상기 제4 단부를 향해 내리막 경사져 있다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제2 반도체 칩을 적층하는 단계는 상기 제2 반도체 칩의 비활성면을 제2 접착제를 매개로 상기 제1 반도체 칩의 활성면에 부착시키는 단계를 포함한다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 2a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 2b는 도 2a의 Ⅰ-Ⅰ선을 절개한 단면도이다.
도 2a 및 도 2b를 참조하면, 본 실시예의 반도체 패키지(100)는 칩 온 보드(COB) 구조, 즉 기판(110) 상에 제1 접착제(114)를 매개로 제1 반도체 칩(120)이 실장된 구조이다. 제1 반도체 칩(120)은 회로패턴과 다수개의 칩 패드(122)이 형성된 활성면(120a)과 그 반대면인 비활성면(120b)을 가진다. 기판(110)은 활성면(120a)과 대면하는 상면(110a)과 그 반대면인 하면(110b)을 가지는 가령 인쇄회로기판(PCB)과 같은 것일 수 있다. 기판(110)의 상면(110a)에는 다수개의 기판 패드(112)가 배치된다. 기판(110)의 하면(110b)에는 외부접속단자, 예를 들어 솔더볼(미도시)이 다수개 부착될 수 있다.
기판(110) 상에는 가령 에폭시 수지와 같은 절연물질로 구성된 제1 절연층(130)이 제1 반도체 칩(120)의 측면(120c)에 인접하도록 배치된다. 제1 절연층(130)의 일단(130a)은 제1 반도체 칩(120)의 측면(120c)을 넘어서 활성면(120a)상의 칩 패드(122)까지 연장될 수 있다. 제1 절연층(130)의 타단(130b)은 기판 패드(112)까지 연장될 수 있다. 제1 절연층(130)은 칩 패드(122)와 기판 패드(112) 사이에 경사지고 평탄한 상면(130c)을 가질 수 있다. 이와 다르게, 제1 절연층(130)의 상면(130c)은 볼록한 면일 수 있다. 제1 절연층(130)과 제1 반도체 칩(120)의 활성면(120a)과의 단차(h)가 매우 작거나 거의 0에 가깝다.
제1 절연층(130)의 상면(130c)에 전도성의 제1 배선(140)이 배치된다. 제1 절연층(130)의 상면(130c)이 평탄한 것이 제1 배선(140)의 형성에 바람직하다 할 것이다. 제1 배선(140)의 일단(140a)은 칩 패드(122)와 연결되고 타단(140b)은 기판 패드(112)와 연결되어, 제1 반도체 칩(120)과 기판(110)이 전기적으로 연결된 다. 제1 배선(140)은 주지된 잉크젯 프린팅(Ink-jet printing) 기법에 의해 전도성 잉크가 제1 절연층(130)의 상면(130c)에 분사되고 경화되어 형성된 것일 수 있다. 제1 배선(140)은 제1 절연층(130) 상에 가령 잉크젯 프린팅 기법으로 형성되기 때문에, 종래와 같이 와이어 형성후 몰딩 공정시 와이어가 한쪽으로 쏠려 인접하는 와이어가 접촉하는 와이어 스위핑(wire sweeping) 현상이 일어날 여지가 없어진다. 따라서, 제1 배선(140) 간의 간격을 최소화 할 수 있다.
상기와 같이 구성된 반도체 패키지(100)는 제1 반도체 칩(120)의 활성면(120a) 위의 두께(t1)가 현저히 작아지게 되어, 반도체 패키지(100)의 전체 두께(t2)가 현저히 줄어들게 된다. 반도체 패키지(100)의 전체 두께(t2)가 현저히 줄어들게 되면 후술하는 바와 같이 멀티 칩 패키지(MCP)의 전체 두께 또한 현저히 줄어들게 된다.
도 2c는 본 발명의 실시예에 따른 멀티 칩 패키지 형태의 반도체 패키지를 도시한 단면도이다.
도 2c를 참조하면, 본 실시예의 멀티 칩 패키지(1000)는 제1 반도체 칩(120)의 활성면(120a) 상에 제2 접착제(214)를 매개로 제2 반도체 칩(220)이 부착된다. 제2 반도체 칩(220)의 비활성면(220b)이 제1 반도체 칩(120)의 활성면(120a)과 대면하는 방식으로 제1 반도체 칩(120) 상에 제2 반도체 칩(220)이 적층된다. 제2 반도체 칩(220)의 활성면(220a) 상에 형성된 다수개의 칩 패드(222)는 제2 배선(240)을 매개로 기판 패드(112)와 연결됨으로써, 제2 반도체 칩(220)은 기판(110)과 전 기적으로 연결된다. 제2 배선(240)은 제1 절연층(130) 상에 형성된 제2 절연층(230)의 상면(230c) 상에 배치되는데, 주지된 잉크젯 프린팅 기법으로 형성될 수 있다. 제2 배선(240)과 제1 배선(140) 사이에는 제2 절연층(230)이 형성되어 있으므로, 제2 배선(240)이 제1 배선(140)과 접촉되는 현상이 발생될 여지가 없어진다.
선택적으로, 제2 반도체 칩(220)의 활성면(220a) 상에 제3 접착제(314)를 매개로 제3 반도체 칩(320)이 부착될 수 있다. 제3 반도체 칩(320)의 비활성면(320b)이 제2 반도체 칩(220)의 활성면(220a)과 대면하는 방식으로 제3 반도체 칩(320)이 제2 반도체 칩(220) 상에 적층된다. 제3 반도체 칩(320)의 활성면(320a) 상에 형성된 다수개의 칩 패드(322)는 제3 배선(340)을 매개로 기판 패드(112)와 연결됨으로써, 제3 반도체 칩(320)은 기판(110)과 전기적으로 연결된다. 제3 배선(340)은 제2 절연층(230) 상에 형성된 제3 절연층(330)의 상면(330c) 상에 배치되는데, 주지된 잉크젯 프린팅 기법으로 형성될 수 있다.
선택적으로, 제3 반도체 칩(320)의 활성면(320a) 상에 제4 접착제(414)를 매개로 제4 반도체 칩(420)이 더 부착될 수 있다. 제4 반도체 칩(420)의 비활성면(420b)이 제3 반도체 칩(320)의 활성면(320a)과 대면하는 방식으로 제4 반도체 칩(420)이 제3 반도체 칩(320) 상에 적층된다. 제4 반도체 칩(420)의 활성면(420a) 상에 형성된 다수개의 칩 패드(422)는 제4 배선(440)을 매개로 기판 패드(112)와 연결됨으로써, 제4 반도체 칩(420)은 기판(110)과 전기적으로 연결된다. 제4 배선(440)은 제3 절연층(330) 상에 형성된 제4 절연층(430)의 상면(430c) 상에 배치되는데, 주지된 잉크젯 프린팅 기법으로 형성될 수 있다.
상기와 같이 구성된 멀티 칩 패키지 형태의 반도체 패키지(1000)는 가령 잉크젯 프린팅 기법으로 형성된 배선들(140-440)을 본딩 와이어로 이용하기 때문에 반도체 칩들(120-420)간의 간격(b)이 매우 협소해진다. 따라서, 반도체 패키지(1000)의 전체 두께(T)를 줄일 수 있게 된다. 아울러, 백 랩(Back lap) 공정을 이용하여 반도체 칩들(120-420)의 두께(a)를 무리하게 줄일 필요가 없어지거나 또는 백 랩 두께를 대체로 두껍게 가져갈 수 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 공정별 단면도들이다.
도 3a를 참조하면, 제1 반도체 칩(120)과 기판(110)을 준비한다. 제1 반도체 칩(120)은 활성면(120a)과 그 반대면인 비활성면(120b) 및 측면(120c)을 가진다. 활성면(120a)에는 회로패턴과 다수개의 칩 패드(122)가 형성된다. 기판(110)은 일례로 인쇄회로기판(Printed Circuit Board)일 수 있고 제1 반도체 칩(120)의 활성면(120a)과 접촉하는 상면(110a)과 그 반대면인 하면(110b)을 가진다. 상면(110a)에는 다수개의 기판 패드(112)가 형성된다. 하면(110b)에는 외부접속단자, 가령 솔더볼(미도시)이 다수개 장착될 수 있다.
제1 반도체 칩(120)의 비활성면(120a)이 기판(110)의 상면(110a)과 마주보도록 제1 접착제(114)를 매개로 기판(110) 상에 제1 반도체 칩(120)을 마운트한다. 즉, 기판(110) 상에 제1 반도체 칩(120)이 마운트되는 칩 온 보드(COB) 구조로 형성한다. 제1 접착제(114)로는 절연성의 액상 타입 접착제 및 필름 타입 접착제 등 모든 접착제를 포함한다.
제1 반도체 칩(120)이 기판(110) 상에 마운트되면, 에폭시 수지와 같은 절연물질로써 제1 반도체 칩(120)의 측면(120c)과 인접하도록 기판(110) 상에 제1 절연층(130)을 형성한다. 제1 절연층(130) 형성시 제1 절연층(130)의 일단(130a)이 제1 반도체 칩(120)의 측면(120c)을 넘어서 활성면(120a)상의 칩 패드(122)까지 연장되도록 하고 제1 절연층(130)의 타단(130b)은 기판 패드(112)까지 연장되도록 한다. 이때, 제1 절연층(130)과 제1 반도체 칩(120)과의 단차(h)가 가능한 작게 한다. 제1 절연층(130)은 칩 패드(122)와 기판 패드(112) 사이에 경사지고 평탄한 상면(130c)을 가질 수 있다. 이와 다르게, 제1 절연층(130)의 상면(130c)은 볼록한 면일 수 있다.
도 3b를 참조하면, 제1 절연층(130) 상에 제1 배선(140)을 형성하여 반도체 패키지(100)를 구현한다. 제1 배선(140)의 형성은 예를 들어 주지된 잉크젯 프린팅(Ink-jet printing) 기법을 이용할 수 있다. 제1 배선(140) 형성시 제1 배선(140)의 일단(140a)은 칩 패드(122)와 접촉하고 타단(140b)은 기판 패드(112)와 접촉하도록 한다. 제1 배선(140)에 의해 제1 반도체 칩(120)과 기판(110)은 전기적으로 연결된다. 제1 배선(140)은 잉크젯 프린팅 장치(500)로부터 전도성 잉크(520)가 제1 절연층(130) 상에 분사되고 경화됨으로써 형성되는 본딩 와이어 역할을 한다. 제1 배선(140)이 제1 절연층(130) 상에 가령 잉크젯 프린팅 기법으로 형성되기 때문에, 종래와 같은 와이어 스위핑(wire sweeping) 현상이 일어날 여지가 없어진다. 제1 절연층(130)의 상면(130c)이 평탄한 것이 제1 배선(140)의 형성에 있어서 편리성 내지는 용이성을 가져다 줄 것이다.
상술한 바와 같이 잉크젯 프린팅 기법으로 제1 배선(140)을 형성하는 경우 와이어 스위핑 현상의 발생 염려없이 제1 배선(140) 간의 간격을 최소로 설계할 수 있다. 아울러, 잉크젯 프린팅 기법을 이용하게 되면 제1 배선(140)이 제1 반도체 칩(120)의 활성면(120a) 위에서 차지하는 두께(t1)를 현저히 작게 할 수 있다. 그러므로, 반도체 패키지(100)의 전체 두께(t2)를 현저히 작게 제조할 수 있게 된다.
도 3c를 참조하면, 선택적으로 멀티 칩 패키지(MCP) 형태의 반도체 패키지를 제조하기 위해서 제1 반도체 칩(120)의 활성면(120a) 상에 제2 접착제(214)를 매개로 하여 제2 반도체 칩(220)을 제1 반도체 칩(120) 상에 적층시킬 수 있다. 제2 반도체 칩(220)의 적층시 제2 반도체 칩(220)의 비활성면(220b)이 제1 반도체 칩(120)의 활성면(120a)과 마주보도록 한다. 제1 반도체 칩(120)과 제2 반도체 칩(220) 사이의 간격(b)은 제1 배선(140)이 제1 반도체 칩(120)의 활성면(120a) 위에서 차지하는 두께(도 3b의 t1)가 현저히 작기 때문에 매우 협소해진다.
제2 반도체 칩(220)이 적층되면 제1 절연층(130) 상에 제2 절연층(230)을 형성하고, 제2 절연층(230)의 상면(230c)에 제2 배선(240)을 형성한다. 제2 배선(240)의 형성은 제1 배선(140)의 형성의 예처럼 잉크젯 프린팅 기법을 이용할 수 있다. 제2 배선(240)은 제2 반도체 칩(220)의 활성면(220a)에 형성된 칩 패드(222)와 기판 패드(112) 각각과 접촉하여, 제2 반도체 칩(220)을 기판(110)에 전기적으로 연결시킨다. 제2 배선(240)과 제1 배선(140)은 제2 절연층(230)에 의해 격리되어 있으므로 제2 배선(240)이 제1 배선(140)과는 전혀 접촉하지 않게 된다.
도 3d를 참조하면, 선택적으로 제2 반도체 칩(220)의 활성면(220a) 상에 제3 접착제(314)를 매개로 제3 반도체 칩(320)을 적층할 수 있다. 제3 반도체 칩(320)의 적층시 제3 반도체 칩(320)의 비활성면(320b)이 제2 반도체 칩(220)의 활성면(220a)과 마주보도록 한다. 제3 반도체 칩(320)이 적층되면 제2 절연층(230) 상에 제3 절연층(330)을 형성하고, 제3 절연층(330)의 상면(330c)에 제3 배선(340)을 형성한다. 제3 배선(340)의 형성은 제1 배선(140)의 형성의 예처럼 잉크젯 프린팅 기법을 이용할 수 있다. 제3 배선(340)은 제3 반도체 칩(320)의 활성면(320a)에 형성된 칩 패드(322)와 기판 패드(112) 각각과 접촉하여, 제3 반도체 칩(320)을 기판(110)에 전기적으로 연결시킨다.
선택적으로 제3 반도체 칩(320)의 활성면(320a) 상에 제4 접착제(414)를 매개로 제4 반도체 칩(420)을 더 적층할 수 있다. 제4 반도체 칩(420)의 적층시 제4 반도체 칩(420)의 비활성면(420b)이 제3 반도체 칩(320)의 활성면(320a)과 마주보도록 한다. 제4 반도체 칩(420)이 적층되면 제3 절연층(330) 상에 제4 절연층(430)을 형성하고, 제4 절연층(430)의 상면(430c)에 제4 배선(440)을 형성한다. 제4 배선(440)의 형성은 제1 배선(140)의 형성의 예처럼 잉크젯 프린팅 기법을 이용할 수 있다. 제4 배선(440)은 제4 반도체 칩(420)의 활성면(420a)에 형성된 칩 패드(422)와 기판 패드(112) 각각과 접촉하여, 제4 반도체 칩(420)을 기판(110)에 전기적으로 연결시킨다.
상기와 같은 일련의 공정으로 제조된 멀티 칩 패키지 형태의 반도체 패키지(1000)는 가령 잉크젯 프린팅 기법으로 배선들(140-440)을 형성하므로 배선들(140-440)이 차지하는 두께(도 3b의 t1)가 최소화된다. 따라서, 반도체 칩들(120-420)간의 간격(b)을 매우 협소하게 제조할 수 있게 되어, 전체 두께(T)가 축소된 박형의 반도체 패키지(1000)가 구현된다. 게다가, 반도체 패키지(1000)의 전체 두께(T)를 줄이기 위해 백 랩(Back lap) 공정을 이용하여 반도체 칩들(120-420)의 두께(a)를 무리하게 줄일 필요가 없어지거나 또는 백 랩 두께를 대체로 두껍게 가져갈 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 반도체 칩과 기판과의 전기적 연결을 종래 본딩 와이어가 아닌 잉크젯 프린팅 기법으로 형성된 배선을 이용함으로써 와이어가 차지하는 두께가 현저히 줄어들게 된다. 따라서, 반도체 칩들간의 간격이 매우 협소해져서 반도체 패키지의 전체 두께가 축소되어 반도체 패키지의 박형화가 용이하게 구현되는 효과가 있다. 또한, 반도체 칩들간의 간격이 매우 협소해지므로 더 많은 반도체 칩을 적층할 수 있게 됨으로써 고용량의 얇은 멀티 칩 패키지를 구현할 수 있는 효과가 있다. 부가적으로, 반도체 칩의 백 랩 두께를 종래에 비해 두껍게 가져갈 수 있으므로 얇은 백 랩 두께로 인한 불량을 개선 할 수 있는 효과가 있다.

Claims (20)

  1. 기판 패드를 갖는 기판과;
    상기 기판 상에 부착되며, 제1 칩 패드를 갖는 제1 반도체 칩과;
    상기 기판 상에서 상기 제1 칩 패드로부터 상기 기판 패드를 향해 연장되며, 상기 제1 반도체 칩의 측면과 인접하는 제1 절연층과;
    상기 제1 절연층 상에 형성되고, 상기 제1 칩 패드 및 기판 패드와 접촉되어 상기 기판과 상기 제1 반도체 칩을 전기적으로 연결시키는 제1 배선을 포함하되,
    상기 제1 절연층은 상기 제1 칩 패드와 맞닿는 상기 제1 반도체 칩 상에 형성된 제1 단부와, 상기 제1 단부로부터 연장되고 상기 기판 패드와 맞닿는 상기 기판 상에 형성된 제2 단부를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 배선은 전도성 잉크가 상기 제1 절연층 상에 분사되어 경화된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연층은 상기 제1 배선이 형성되는 제1 평탄면을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 제3항에 있어서,
    상기 제1 평탄면은 상기 제1 및 제2 단부 사이에 위치하며, 상기 제1 단부로부터 상기 제2 단부쪽으로 내리막 경사진 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 칩 상에 적층되고 제2 칩 패드를 갖는 제2 반도체 칩을 더 포함하고;
    상기 제1 절연층 상에서 상기 제2 칩 패드로부터 상기 기판 패드를 향해 연장되며, 상기 제2 반도체 칩의 측면과 인접하는 제2 절연층을 더 포함하고;
    상기 제2 절연층 상에 형성되어 상기 제2 칩 패드 및 기판 패드와 접촉되어 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결시키는 제2 배선을 더 포함하는;
    것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2 배선은 상기 제2 절연층에 전도성 잉크가 분사되어 경화된 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 제2 절연층은 상기 제2 배선이 형성되는 제2 평탄면을 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제2 절연층은 상기 제2 칩 패드와 맞닿는 상기 제2 반도체 칩 상에 형성된 제3 단부와, 상기 제3 단부로부터 연장되고 상기 기판 패드와 맞닿는 상기 제1 절연층 상에 형성된 제4 단부를 포함하는;
    것을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 평탄면은 상기 제3 및 제4 단부 사이에 위치하며, 상기 제3 단부로부터 상기 제4 단부쪽으로 내리막 경사진 것을 특징으로 하는 반도체 패키지.
  11. 기판 패드가 형성된 기판을 제공하는 단계와;
    상기 기판 상에 제1 칩 패드가 형성된 제1 반도체 칩을 마운트하는 단계와;
    상기 기판 상에 상기 제1 칩 패드로부터 상기 기판 패드쪽으로 연장되는 제1 절연층을 형성하되, 상기 제1 칩 패드와 맞닿는 제1 단부를 상기 제1 반도체 칩 상에 형성하고, 이와 동시에 상기 제1 단부로부터 연장되고 상기 기판 패드와 맞닿는 제2 단부를 상기 기판 상에 형성하고, 이와 동시에 상기 제1 및 제2 단부 사이에 위치하는 제1 평탄면을 상기 기판 상에 형성하는 단계와;
    상기 제1 절연층 상에 상기 제1 반도체 칩과 상기 기판을 전기적으로 연결시키는 제1 배선을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 제1 배선을 형성하는 단계는 상기 제1 절연층 상에 전도성 잉크를 분사하고 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  13. 삭제
  14. 제11항에 있어서,
    상기 제1 평탄면은 상기 제1 단부로부터 상기 제2 단부를 향해 내리막 경사진 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제11항에 있어서,
    상기 제1 반도체 칩을 마운트하는 단계는 상기 제1 반도체 칩의 비활성면을 제1 접착제를 매개로 상기 기판에 부착시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제11항에 있어서,
    상기 제1 배선을 형성하는 단계 이후에:
    상기 제1 반도체 칩 상에 제2 칩 패드를 갖는 제2 반도체 칩을 적층하는 단계와;
    상기 기판 상에서 상기 제2 칩 패드로부터 상기 기판 패드를 향해 연장되는 제2 절연층을 형성하는 단계와;
    상기 제2 절연층 상에 상기 제2 반도체 칩과 상기 기판을 전기적으로 연결시키는 제2 배선을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 제2 배선을 형성하는 단계는 상기 제2 절연층 상에 전도성 잉크를 분사하고 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제16항에 있어서,
    상기 제2 절연층을 형성하는 단계는:
    상기 제2 칩 패드와 맞닿는 제3 단부를 상기 제2 반도체 칩 상에 형성하고, 이와 동시에 상기 제3 단부로부터 연장되고 상기 기판 패드와 맞닿는 제4 단부를 상기 제1 절연층 상에 형성하고, 이와 동시에 상기 제3 및 제4 단부 사이에 위치하는 제2 평탄면을 상기 기판 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 제2 평탄면은 상기 제3 단부로부터 상기 제4 단부를 향해 내리막 경사진 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제16항에 있어서,
    상기 제2 반도체 칩을 적층하는 단계는 상기 제2 반도체 칩의 비활성면을 제2 접착제를 매개로 상기 제1 반도체 칩의 활성면에 부착시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
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