TWI514543B - 由導電材料的氣溶膠施加所形成的半導體晶粒互連線 - Google Patents

由導電材料的氣溶膠施加所形成的半導體晶粒互連線 Download PDF

Info

Publication number
TWI514543B
TWI514543B TW098142058A TW98142058A TWI514543B TW I514543 B TWI514543 B TW I514543B TW 098142058 A TW098142058 A TW 098142058A TW 98142058 A TW98142058 A TW 98142058A TW I514543 B TWI514543 B TW I514543B
Authority
TW
Taiwan
Prior art keywords
die
interconnect
pad
grains
sidewall
Prior art date
Application number
TW098142058A
Other languages
English (en)
Other versions
TW201030935A (en
Inventor
Jeffrey S Leal
Scott Mcgrath
Suzette K Pangrle
Original Assignee
Invensas Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Invensas Corp filed Critical Invensas Corp
Publication of TW201030935A publication Critical patent/TW201030935A/zh
Application granted granted Critical
Publication of TWI514543B publication Critical patent/TWI514543B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06524Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

由導電材料的氣溶膠施加所形成的半導體晶粒互連線 [相關申請案]
本申請案與J. Leal於2008年12月9日提申之名稱為“Semiconductor die interconnect terminal formed by aerosol application of electrically conductive material”的美國暫時申請案第61/121,138號有關。
本發明係有關於層疊式晶粒組件中的晶粒的電互連線。
一種典型的半導體晶粒具有一正(“有效(active)”)面,積體電路被形成在該正面上,一背面及側壁。側壁與正面相會於前緣及與背面相會於後緣。半導體晶粒典型地被設置有互連線墊(晶粒墊)其位於該正面上,用於該晶粒上的電路與該晶粒所在之元件上的其它電路的電互連。某些晶粒在其正面上沿著一或多個晶粒邊距(margin)些晶粒可被稱為周邊墊晶粒。其它的晶粒的晶粒墊被設置成在正面上靠近晶粒的中央的一或多列,這些晶粒被稱為中央墊晶粒。晶粒可被“改道(rerouted)”用以在一或多個晶粒的邊距處(“互連邊距”)或靠近互連邊距處提供適當的互連線墊的組態。
半導體晶粒可經由數種方式中的任何一種方式與一封裝中的其它電路(如,在一封裝基材上或一導線架上的電路)電連接。此z型互連可藉由,例如,引線結合,或藉由覆晶互連線,或藉由軟板互連線(tab interconnect)來達成。該封裝基材或導線架提供該封裝與該封裝被安裝於其上的元件中之底下的電路(第二層互連線),如印刷電路板上的電路,之間的電連接。
已有數種方法被提供來提高在積體電路晶片封裝中有效半導體電路的密度,同時可將封裝尺寸(封裝覆蓋區,封裝厚度)最小化。在一種用來製造具有更小覆蓋區(footprint)的高密度封裝的方法中,兩個或多個相同或不同功能的半導體晶粒被疊在一起且被安裝及連接至一封裝基材。
使用引線結合的層疊式半導體晶粒的電互連線具有數項挑戰。例如,在一堆疊中的兩個或多個晶粒可以它們的正面背向一基材的方式被安裝在該基材上,且以晶粒對基材(die-to-substrate)或晶粒對晶粒(die-to-die)引線結合的方式加以連接。晶粒對晶粒引線結合互連線可在上面的晶粒的大小被製造成或被設置成上面的晶粒不會覆蓋到它所連接的下面晶粒的邊距使得有足夠的水平餘隙(clearance)被提供來容納引線結合工具的情形下被達成。如果偏置(offset)量太小的話,該引線結合工具會撞擊並損壞上面的晶粒。此外,該偏置必需更寬使得介於上晶粒墊與下晶粒墊之間的結合引線不會接觸到上晶粒邊距。當上晶粒的覆蓋區比下晶粒窄的夠多時,或當該上晶粒被設置成上晶粒的覆蓋區相關於下晶粒的邊距偏置的夠多時,足夠的餘隙就可被提供。然而,需要足夠的偏置量來容納引線結合工具及引線卻限制了以此方式堆疊之晶粒的尺寸。當互連線墊只有沿著該晶粒的一個邊距被設置時,晶粒可以級階偏置的方式被設置,在此方式中,所有晶粒的互連線邊距都被定向在相同的方向上,且在每一晶粒上的互連線墊都藉由將疊置的晶粒偏置而被露出來。需要足夠的偏置量來容納引線結合工具及引線限制了以此方式被堆疊的晶粒數量,因為該晶粒堆的覆蓋區會隨著晶粒數量的增加而變大。
或者,在該晶粒堆中的晶粒可藉由將它們連接至其上安裝了該晶粒堆之共同的基材而被直接地互連。當在該晶粒堆中的一下晶粒是被晶粒對基材式地引線結合,且一上晶粒的覆蓋區覆蓋該下面的晶粒的邊距時,一間隔件可被插入用以提供充分的間隙於該上晶粒與下晶粒之間,以容納電線迴圈於該下晶粒上。在此組態中,該下晶粒之晶粒對基材式的連接必需在該間隔件與該上晶粒被堆疊於其上之前完成,亦即,該晶粒必需在原地(in situ)被堆疊於該基材上且該晶粒必需被串聯式地被堆疊與連接。
美國專利第7,245,021號描述一種垂直地堆疊的組件其包括多個藉由“垂直的導電元件”而被電連接之積體電路晶粒。該晶粒被覆蓋一電絕絕緣的保形塗層。該等垂直的導電元件是用導電聚合物為基礎的物質製成,其被施用在該晶粒的邊緣處。該晶粒被設置有金屬導電元件,每一金屬導電元件的一端都被附著至該晶粒周邊上的一個電連接點,其另一端則埋設在一垂直的導電聚合物元件中。在此一組態中,該金屬導電元件或互連線端子係被結合至一互連線墊(晶粒墊),其可以是該晶粒內的一周邊晶粒墊,或它可以因為該晶粒電路的改道而被設置在該晶粒的周邊或接近晶粒周邊。該互連線端子向外延伸超過該晶粒邊緣,因此,它可被稱為“晶粒外(off-die)”端子。該晶粒外互連線端子可以是例如一電線(例如,在引線結合作業中形成的)或一耳片或條帶(例如,在一條帶結合作業中形成的)。
或者,該互連線端子可以是一設置在該晶粒墊上的導電聚合物材料的凸塊或團塊。該團塊可被塑形使得它朝向該晶粒邊緣延伸,且可延伸至該晶粒邊緣或稍微超過該晶粒邊緣(成一晶粒外端子);它的形狀可以是拇指的形狀。或者,該團塊可完全被形成在該墊子上。該導電聚合物為基礎的物質可以是,例如,一可硬化的導電聚合物材料,如導電環氧樹脂。
如在美國專利第7,245,021號中所顯示的,該晶粒可被設置成一晶粒對,使得互連線邊距被垂直地對準(因此,該晶粒是被“垂直堆疊的”),且與互連線邊距相鄰的側壁構成一堆疊面。晶粒外端子(電線,耳片,條帶,或團塊)在該堆疊面突出,讓它們可以用各種方法連接,例如像是使用一施用至該堆疊面以形成一“垂直的導電元件”的導電環氧樹脂跡線(trace)。當導電材料團塊延伸至該堆疊面時,團塊就同樣地可用各種方法來連接。
在具有晶粒外互連線端子,或具有導電材料凸塊或團塊於晶粒墊上的組態中,端子係站立在晶粒的正面上方,且在該晶粒對中相鄰的晶粒被一介於一下晶粒的正面與上一個晶粒的背面之間的間隙分隔開,用以容納該等端子。一間隔件可被插入到該間隙中以支撐相鄰的晶粒;該間隔件可以是一厚度適合填滿該間隙及將晶粒彼此黏合的薄膜黏劑。該間隔件被設置成或大小被作成(如,它被作得比該晶粒小,或該間隔件的邊緣被偏置以露出互連線邊距)讓它不會擋住該等互連線端子。
消除對於晶粒外的接點的需求是較佳的。因此,該互連線端子可被形成在該晶粒的有效面內或上,在該晶粒的有效面與晶粒側壁相會的邊距處或靠近該晶粒邊距處。在該邊距上的此一互連線端子可以是一晶粒墊或一晶粒墊的延伸部;且它可因為晶粒電路改道而被設置在該晶粒邊距處或靠近該晶粒邊距。或者,例如,該互連線端子可被形成在晶粒側壁上,且可藉由將一導電材料的跡線附著至該晶粒墊的一延伸部而被連接至該晶粒的積體電路,或被連接至改道電路。或者,例如,該互連線端子可被形成為它包裹在位於正面晶粒邊緣處(晶粒側壁與晶粒的有效面的交會處)的倒角(chamfer)周圍。此包裹式端子一部分在該倒角上,一部分在晶粒側壁上。一類似的包裹式端子可被形成在背面晶粒邊緣(晶粒側壁與晶粒的背面的交會處)上,在此處並沒有倒角存在。或者,例如,該互連線端子可被形成為它包裹在一形成於該正面晶粒邊緣處的倒角周圍,且更包裹在一形成於該背面晶粒邊緣處的倒角周圍。此包裹式端子一部分在該正面邊緣倒角上,一部分在該晶粒側壁上,及部分在該背面邊緣倒角上。在這些組態的每一種組態中,該互連線端子係至少一部分位在該堆疊面上,因此可藉由各種方法,例如像是使用一施用至該堆疊面以形成一“垂直的導電元件”的導電環氧樹脂跡線,在該堆疊面處連接。各式互連線端子組態的例子可見於例如S.J.S. McElrea等人於2008年5月20日提申名稱為“Electrically interconnected stacked die assemblies”的美國專利申請案第12/124,077號。用來在晶圓處理等級或晶粒陣列處理等級形成各式互連線端子的方法被描述在例如L.D. Andrews,Jr.等人於2008年6月20日提申名稱為“Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication”的美國專利申請案第12/143,157號。
如上文中提到的,周邊墊晶粒及改道的晶粒大體上具有設置在或靠近該晶粒的一或多個邊距(“互連線邊距”)處的互連線墊。當該等互連線墊非常靠近該晶粒邊緣且一間拒被提供在該晶粒對內的相鄰的晶粒之間時,該晶粒的互連可藉由一被垂直地定向的互連線來達成,只要該互連線突伸在相鄰晶粒之間在墊子上。例如,互連線材料(如導電環氧樹脂)具有流入到介於相鄰晶粒之間在邊距處的間隙之間的能力,用以與在該晶粒的該有效面上的該邊距內的墊形成電連接。藉由可流動且可硬化的材料介入(intrusion)到介於晶粒之間的間隙內來形成晶粒的互連可見於例如T. Caskey等人於2008年8月20日提申名稱為“Electrical interconnect formed by pulsed dispense”的美國專利申請案第12/124,097號中。此專利需要提供一介於相鄰晶粒一足以容許該介入的分離。
在本發明的一個一般的態樣中提供一種用於形成互連線端子於多個晶粒上的方法,每一晶粒都具有一有效面,一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有一被設置在該互連線邊距內的互連線墊,該方法包含的步驟為:形成該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置,使得至少一部分的該互連線邊距被露出來;及以相關於該晶粒的有效面的平面成一小於90度且大於0度的噴射角度來引導一氣溶膠化的導電材料。
每一晶粒突懸(overhang)一底下的間隔開的晶粒的外露互連線邊距,且在沉積期間該突懸部會“遮蔽”底下的互連線邊距,遮蔽的程度與噴射角度及晶粒間的間隙有關。亦即,在一給定的噴射角度下,該間隙愈大則該沉積達到該互連線邊距上的內側(inboard)就愈遠;且在一給定的晶粒間的間隙下,噴射角度愈小則該沉積達到該互連線邊距上的內側(inboard)就愈遠該沉積達到該互連線邊距上的內側就愈遠。在噴射角度接近90度(接近垂直該晶粒的有效面的程度)時,該邊距變成幾乎完全被上面的晶粒的影子所遮擋住;在噴射角度接近0度(接近垂直該等側壁的平面的程度)時,幾乎沒有物質被沉積在該等互連線邊距上或墊上。在噴射角度例如約45度時,在所有外露的表面上的沉積厚度被預期是大致均勻的,且沉積被預期可達到從底下的晶粒邊緣至一約等於晶粒間的該間隙的距離的內側處。
在一些實施例中,該等晶粒可被分開且被獨立地處理。在其它實施例中,該等晶粒與間隔件被當作一疊晶粒組件來進一步處理。
在一些實施例中,額外的晶粒構成該等間隔件。在一些實施例中,該等額外的晶粒為“無效(dummy)”晶粒;在其它實施例中該等額外的晶粒為有效晶粒。
在另一個一般的態樣中本發明提供一種用來形成互連線端子於一層疊式晶粒組件上的方法,每一晶粒都具有一有效面,一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有一被設置在該互連線邊距內的互連線墊,該方法包含的步驟為:形成該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置,使得至少一部分的該互連線邊距被露出來;及以相關於該晶粒的有效面的平面成一小於90度且大於0度的噴射角度來引導一氣溶膠化的導電材料。
在一些實施例中,額外的晶粒構成該等間隔件。在一些實施例中,該等額外的晶粒為“無效(dummy)”晶粒;在其它實施例中該等額外的晶粒為有效晶粒,該等額外的晶粒被設置成使得它們的互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上,及使得它們的互連線邊距的至少一部分被露出來;及該等額外的晶粒亦可藉由以相對於該晶粒的有效面的平面成一小於90度且大於0度的噴射角度引導一氣溶膠化的導電材料而被提供互連線端子。
在另一個一般的態樣中本發明藉由形成互連線端子於層疊式晶粒的組件上,然後施用一導電互連線材料的跡線以連接該等互連線端子來提供一種用來製造一電互連的層疊式晶粒組件的方法。
在另一個一般的態樣中,本發明提供多個晶粒,每一晶粒都具有一有效面,一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有一被設置在該互連線邊距內的互連線墊,且具有一互連線端子其構成一由該墊形成的線於該互連線上及該互連線側壁上。
在另一個一般的態樣中,本發明提供一層疊式晶粒的組件,每一晶粒都具有一有效面,一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有一在該互連線邊距內的互連線墊;該組件具有該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置;及一互連線端子其構成一條線其由該墊形成至該互連線邊緣且在該互連線邊緣上及在該互連線側壁上。
在另一個一般的態樣中,本發明提供電互連式偏置的晶粒堆組件,及用來將偏置的晶粒堆組件互連的方法。根據此態樣,一下填(uderfill)被沉積在一由一晶粒側壁與一底下的表面所形成的內角(inside angle)以形成一內圓角(fillet);及一互連線跡線被形成,其通過該內圓角的表面上方。該晶粒側壁可以是例如該底部晶粒的互連線側壁;且該底下的表面(underlying surface)可以是例如該基材的晶粒附著側的一個區域,該等黏合墊的內側(inboard)且與該晶粒側相鄰。或者,例如,該互連線側壁可以是一上晶粒的互連線側壁;及該底下的表面可以是一底下的晶粒的正面的一電絕緣區域,在該底下的晶粒上的晶粒墊的內側且與該上晶粒側壁相鄰。或者,例如,該晶粒側壁可以是一在該基材上被晶粒朝下地定向的覆晶晶粒(flip-chip die)的側壁且被電連接至在該晶粒覆蓋區內的該基材,該底下的表面可以是例如該基材的晶粒附著側的一個區域,該等黏合墊的內側(inboard)且與該晶粒側相鄰。或者,例如,該互連線側壁可以是一堆疊在一覆晶晶粒上的晶粒的互連線側壁;及該底下的表面可以是例如該底下的覆晶晶粒的背面的一電絕緣區域。
該下填可被形成為它形成一接近直角三角形橫截面的內圓角;該三角形的斜邊是一斜面,一互連線跡線可被形成在該斜面上;該三角形的一垂直邊與該斜邊在或接近上晶粒互連線邊緣處形成一角度。該內圓角的斜面可以稍為內凹或外凸,或一更為複雜的稍微彎曲的表面。該下填可以是符合CTE的,以幫助穩定該組件,降低脫層(delamination)效應。再者,被如上所述地塑形的該下填可提供從晶粒至晶粒或從晶粒至基材的一和緩的轉變,消除在該晶粒的互連線邊緣及在該晶粒側壁的後緣與底下的表面相會的內角落處突然的角度(約直角角度)轉變。在一些組態中,一形成在一底部晶粒的側壁處的第一下填內圓角可支撐一第一組電互連線跡線其將該底部晶粒上的連接墊與在該基材上的第一列黏合墊內的黏合墊相連接;及一額外的下填內圓角其被形成在一上晶粒的側壁的該第一下填上的第一互連線跡線上且該底部晶粒可支撐一第二組互連線跡線,其由該上晶粒上的晶粒墊至該基材上在該第一列黏合墊外側的第二列黏合墊中的黏合墊。
該互連線跡線可藉由將一氣溶膠化的導電材料引導成一條線來形成,該條線接觸一第一墊,通過該內圓角的表面上方,及接觸一將被電連接至該第一墊的第二墊。用於該互連線跡線的沉積可在該噴射設備的單次掃程(pass)中被實施;或在兩次或更多次掃程中被實施,用以增加被沉積的材料數量。
依據本發明的晶粒及組件可被使用電腦,通信設備,及消費與工業電子裝置中。
本發明現將藉由參考附圖更詳細地描述,這些附圖顯示本發明的示範性實施例。這些附圖是示意圖,顯示本發明的特徵及其它特徵與結構的相互關係,且未按實際比例來繪製。為了要提高呈現的清晰度,在這些顯示本發明的實施例的圖中,一圖中之對應於其它圖中的元件的元件並沒有全部被重新標上標號,因為它們在所有圖中都很容易被認出。而且,為了呈現的清晰度,當對於瞭解本發明而言並非是必要時,某些特徵並沒有在圖中被示出。在本說明中的一些地方,相對位置關係的用詞,如“上方(above)”,“下方(below)”,“上(upper)”,“下(lower)”,“頂部(top)”,“底部(bottom)”及類此者會參考附圖中的方向被使用;這些用詞並不是要限制該元件在使用時的方向。
圖1A-1C顯示在依據本發明的一實施例的層疊式晶粒組件的互連期間的2,4及6進行中的階段。在此例子中,四個晶粒1010'10"10''' 被彼此堆疊在一起。每一個晶粒都具有一有效(“正”)面12,一相反的背面16,及一側壁14。一正面晶粒13被界定在正面與晶粒側壁的交會處,及一背面晶粒邊緣(die edge)15被界定在該晶粒的背面與晶粒側壁的交會處。互連線墊,如18,被設置在該晶粒的有效面的該晶粒與該正面晶粒邊緣相鄰的一邊距(margin)內;因此其內設置有互連線墊的晶粒邊距(die margin)可被稱為“互連線邊距”,該正面晶粒邊緣(die edge)可被稱為“互連線邊緣”,及與該互連線邊緣相鄰的晶粒側壁可被稱為“互連線側壁”。該等互連線墊可以是周邊墊其如該晶粒被提供時一樣地被設置在該晶粒內;或改道(rerouting)可為了不同於該晶粒中之晶粒墊的原來組態之互連線墊組態而被提供。在該晶粒堆中之相鄰的晶粒被間隔件1111'11" 隔開來,這些間隔件的尺寸及設置被設計成間隔件壁1919'19" 相對於晶粒側壁是下陷的,讓晶粒墊18未被覆蓋。該等晶粒被設置成該晶粒堆,使得該等互連線邊緣被大致垂直地(並不一定要絕對垂直)設置在另一晶粒之上,及使得該等互連線側壁大致(並非是絕對地)平置在一大致垂直於該等晶粒中的任一晶粒的有效面所在的平面的平面上。在這些圖所示的例子中,每一晶粒都被一保形的電絕緣塗層17所覆蓋,該電絕緣塗層可用一有機聚合物,例如像是一聚對二甲苯基(parylene),來製造。
間隔件1111'11" 可以例如是“無效(dummy)”晶粒,或一黏劑薄膜。或者,例如,間隔件1111'11" 可以是額外的居間的(interposed)有效晶粒,其被定向為讓它們各自的互連線側壁突伸超過該等晶粒1010'10"10''' 的其它側壁。此一晶粒堆可被稱為一“錯列式晶粒堆”,且各式錯列式晶粒堆的組態被揭示在上文中提到的美國專利申請案第12/124,077號中。
當該等間隔件是一黏劑薄膜時,該等間隔件用來將該等晶粒黏合在該晶粒堆中。當該等間隔件是“無效(dummy)”晶粒,或居間的有效晶粒時,它們可藉由額外的黏劑而被黏合在該晶粒堆中,例如,該黏劑可為晶粒附著黏劑,且可被施用成液體或可被施用成薄的黏劑薄膜。或者,當該等晶粒被設置有保形的介電聚合物塗層時,該介電塗層可用來將該等晶粒彼此黏合在該晶粒堆中。
圖1B顯示圖1A中的層疊式晶粒組件在階段4的情形,根據本發明,在此階段中每一晶粒都具有一互連線端子4040'40"40''' 。依據本發明,該等互連線端子係使用以氣溶膠形式被施用之導電材料製成,這將於下文中描述。該互連線端子與互連線墊18形成電連接,且從該墊延伸在該電絕緣塗層上17圍繞該互連線邊緣13並覆蓋該互連線側壁14。因為互連線端子的材料是以氣溶膠形式被施用,所以互連線端子順著這些表面的外形,亦即,順著晶粒墊的外形,即圖中的118,在互連線邊緣上的電絕緣塗層的表面的外形,即圖中的113,及互連線側壁的外形,即圖中的114。在此例子中,互連線端子並沒有延伸至1919'19" 上,也沒有延伸至晶粒的背面上,即從間隔件壁算起的外側部分。在其它的組態中,該導電材料可接觸該間隔件壁。因此,在相鄰的晶粒的互連線端子之間沒有晶粒對晶粒的電連續性。
用於形成互連線端子的方法將於下文中參考圖2,3A-3D,4A-4C,5加以描述。適合用於互連線端子的導電材料包括可以氣溶膠形式施用的材料,譬如像是導電性油墨,例如任何非顆粒式油墨及類此者。該互連線端子材料可以是可硬化的材料。適合的互連線材料例如是由設在美國Ohio州Independence市的Five Star Technology公司所提供的“ElectroSperse”系列的油墨。
在圖1B所示的階段,在該晶粒堆中的晶粒並沒有彼此電連接。在此階段,個別的晶粒(每一個晶粒都被提供一整組的互連線端子)在一些應用中會在晶粒-間隔件界面處被分離,然後接受後續的處理。在這些應用中,間隔件在分離之後會被拋棄;或者,間隔件會被留在被選定的晶粒上以在使用環境中作為晶粒間隔件之用。不論間隔件是否為暫時性的,被分離的晶粒可被例如單獨地安裝在一支撐件上且電連接至使用環境中的電路。
或者,間隔件可構成一完整的且互連的層疊式晶粒組件的一部分。圖1C顯示圖1B的層疊式晶粒組件在階段6的情形,其具有一導電材料的垂直的電互連件216與各個互連件端子4040'40"40''' ,藉以電連接在各晶粒上的互連墊。該垂直的互連線216接觸在晶粒邊緣的互連線端子表面113113'113"113''' ,及在晶粒側壁的互連線端子表面114114'114"114''' 。如圖所示,互連線材料無需被導入到相鄰的晶粒之間的間隙中,因為該等端子透過該等互連線晶粒邊緣及互連線互連晶粒側壁來提供從晶粒墊至互連晶粒邊緣的電連續性。
適合用於該垂直的電互連線的導電材料係以可流動的形式被提供,其後續可被硬化。該垂直的互連線材料可以是一導電聚合物;或一導電性油墨,例如,一可硬化的環氧樹脂;及該互連線處理可包括將未硬化的材料的跡線形成一預定的圖案,之後將該聚合物硬化用以將電接點與墊固定在一起以及保持它們之間的跡線的機械性完整性。該互連線材料係使用一施用工具,例如針筒或噴嘴或針頭,來施用。該材料係藉由該工具在一大致朝向引線端部的沉積方向上被施用在該側壁表面上,且該工具在一工作方向上被移動於該晶粒堆面的晶粒表面上。該材料可從該工具以一連續流的方式被擠出,或該材料可以液滴形式離開該工具。在一些實施例中,該材料係以液滴噴流的形式離開該工具,且被沉積成圓點其在與該互連線表面接觸時或在接觸之後會聚結(coalesce)。在一些實施例中,該沉積方向大致垂直該晶粒側壁表面,且在其它實施例中該沉積方向係與垂直該晶粒堆面的表面的方向偏一角度。根據該等晶粒上及晶粒墊的基材上將被連接的位置,該工具可移動於一大致直線的工作方向上,或移動於一鋸齒狀的工作方向上。
非必要地,多個沉積工具可被保持成一群組式的組件或一陣列的工具形式且被操作用以在一單一次掃程期間即沉積一或多個材料跡線。
或者,該材料可藉由使用一針或一墊或組群式組件或針或墊的陣列之針轉運或墊轉運來沉積。
用於垂直的互連線之材料的施用可被自動化;亦即,該工或工具的組群式組件或陣列的運動以及材料的沉積可被自動化地控制,被操作者適當地程式化。
或者,用於垂直的互連線的材料可藉由列印來施用,例如,使用一列印頭(其具有一陣列的噴嘴),或例如藉由網版印刷或使用一罩幕來施用。各種用來形成垂直的電互連線的方法被描述在例如像是上文中提到的美國專利申請案第12/124,097號中。
如上文中提到的,該互連線端子材料係以氣溶膠形式來施用。較佳地,該端子材料係藉由氣溶膠噴射列印來施用。在氣溶膠噴射列印中,該材料被氣溶膠化,然後被引入一載具中成為一氣體動力聚焦的液滴流,其可透過一噴嘴被引導至一目標表面上。適合的氣溶膠噴射設備可包括例如由設在美國新墨西哥州Albuquerque市的Optomec公司所製售的M3D系統。圖2以一通過噴嘴軸線的剖面示意圖的方式顯示一適合的氣溶膠噴射設備的例子的噴嘴。該噴嘴8具有一管腔24其係由一管形壁20的內表面22所界定。一氣溶膠頭部(圖中未示出)形成一護鞘氣體25其圍繞在一氣溶膠化的材料流23周圍。該護鞘氣體與被包圍的氣溶膠化的材料流沿著一流動軸線27從該噴嘴的尖端26噴出。該氣溶膠化的材料的噴流的輪廓(即,橫截面的形狀)及尺寸可藉由選擇該噴嘴管腔的尺寸的選擇及藉由在該流動軸線周圍的各點控制該氣流來加以控制。該噴流輪廓可以是大致圓形,例如,卵形。該設備可被操作用以將該噴流朝向一目標表面指引,且該目標與該噴嘴可如箭頭29所示相對於彼此被移動以形成一條材料線於該目標表面上。
圖3A-3C顯示所得到的材料線。在此處所示的例子中,該噴流的輪廓具有一細長的圓端形狀,使得在任何時候該材料都將被沉積成如圖3A中的32所示的一相對應的形狀。該噴嘴尖端在該目標表面上移動於圖3A中的箭頭39所示的方向上並形成一條線34,如圖3B所示,該線具有w的寬度其大致相當於該噴流輪廓的寬度。圖3C顯示一被沉積在一目標表面35上的材料線34的橫剖面圖,其具有一寬度w及一厚度t。
該噴流的輪廓可具有除了該具有一細長的圓端形狀以外的其它形狀。圖3D及3E顯示在該噴流具有大致圓形的實施例中所得到的材料線,使得在任何時間點該材料都將被沉積成如圖3D中的36所示的一相對應的形狀。該噴嘴尖端在該目標表面上移動於圖3D中的箭頭39所示的方向上並形成一條線38,如圖3D所示,該線具有w的寬度其大致相當於該噴流輪廓的寬度(直徑)。
該被沉積的材料線的厚度在一些實施例中是在約10奈米或更薄至約40微米或更厚的範圍之間,通常是在約5微米至約20微米的範圍內,在一些特殊的實施例中則是約10微米。該被沉積的材料線的寬度在一些實施例中其係在約1微米或更窄至約150微米或更寬的範圍之間。
在依據本發明之用於形成互連線端子於一如圖1A所示的晶粒堆上並得到圖1B所示的結果的方法中的階段被顯示在圖4A,4B,4C;5A,5B;及6A,6B中。這些圖顯示一大致如圖2所描述的噴嘴8其將一氣溶膠式的材料噴流23從噴嘴尖端26沿著一噴流軸線27朝向圖1A所示的晶粒堆2引導。該噴嘴被移動於箭頭49所示的方向上,使得它沉積一條材料線於該晶粒的目標表面上。該噴嘴被佘置成該噴流軸線27係相對於該等晶粒的有效面夾一θ角。圖4A顯示一個階段,在該階段中該移動的噴流已在該晶粒10 上留下一條被沉積的材料線(440):該條線開始於晶粒墊18上的418,在413處通過該互連線邊緣13上,並在414處部分地通過互連線側壁14上。該絕緣的保形塗層17防止該材料與該晶粒接觸,但在晶粒墊18處是例外,該保形塗層在墊18處是有開口的且露出該墊。晶粒10 的互連線邊距以部分平面圖被示於圖4C中,且晶粒1010'10"10''' 的晶粒堆的面以部分平面圖被示於圖4B中。圖4C及4B中,一互連線端子縱列(column)已完成,且一後續的互連線端子縱列已被開始至圖4A所示的階段;線A-A'顯示圖4A的剖面。
稍後,圖5A所示,當噴嘴沿著箭頭49被進一步移動時,該噴流通背面晶粒邊緣15並如418'所示開始沉積材料於晶粒10' 上外露的晶粒墊18'上。晶粒10 的突懸部分提供一“陰影(shadow)”,其可防止材料沉積在底下的晶粒10'上比點418'更內側的位置處。將可被瞭解的是,該底下的晶粒開始該沉積的位置點將由角度θ及由在該晶粒堆中相鄰晶粒之間由間隔件的厚度或介於相鄰晶粒之間的晶粒的厚度所建立的距離來決定。
圖5B以以部分正視圖來顯示圖5A的晶粒堆。在晶粒10 上的互連線端子440 在此階段已被完成,且晶粒10' 上的互連線端子則尚未出現在此圖中。
稍後,如圖6A所示,當噴嘴沿著箭頭49被進一步移動時,該噴流移動於晶粒10'10" 的外露的目標表面上且開始沉積材料材料418''' 於晶粒10''' 的外露的晶粒墊18'''上。在該晶粒堆中之每一晶粒的突懸部都提供一“陰影(shadow)”,其可防止材料沉積在各相鄰的底下的晶粒上比沉積開始點更內側的位置處。
圖6B以部分正視圖來顯示6A晶粒堆。在晶粒10上的互連線端子440 ,在晶粒10'上的互連線端子440' 及在晶粒10"上的互連線端子440" 在此階段都已被完成,而在晶粒10''' 上的互連線端子則尚未出現在此圖中。
圖7顯示在類似於圖5A及5B所示的沉積程序的一個階段中被較薄的間隔件5151'51" 隔開來的晶粒1010'10"10''' 的晶粒堆52。圖7顯示一個階段,在此階段中該移動的噴流已在晶粒10 上留下一條被沉積的材料線(540):該材料線開始晶粒墊18上的518處,在513處通過互連線邊緣13,及在514處通過該互連線側壁14;該噴流已通過該背面晶粒邊緣15且已開始沉積材料於晶粒10' 上外露的晶粒墊18'上,如518'所示。如上面的例子中已描述的,晶粒10 的突懸部分提供一“陰影(shadow)”,其可防止材料沉積在底下的晶粒10' 上比點518'更內側的位置處。如上文中提到的,該底下的晶粒開始該沉積的位置點將由角度θ及由在該晶粒堆中相鄰晶粒之間由間隔件的厚度或介於相鄰晶粒之間的晶粒的厚度所建立的距離來決定。因為介於晶粒堆中的相鄰晶粒之間的距離小於上面的例子中的距離,所以該噴嘴必需被設置成將該噴流沿著一與該晶粒的主動面夾一較小的角度的軸線引導該噴流。
在上面的例示中,該噴嘴係沿著一大致平行於該晶粒的有效面所在的平面的軌道在移動。在其它的實施例中,該噴嘴係沿著一大致垂直於該晶粒的有效面所在的平面的軌道在移動。在另外其它的實施例中,該噴嘴係沿著一與該晶粒的主動面所自的平面成其它角度的軌道在移動。
上文中提到的美國專利申請案第12/124,077號揭露層疊式晶粒單元及層疊式晶粒組件其具有不同的層疊組態。例如,在一些實施例中,每一晶粒都具有位在一沿著至少一第一晶粒邊緣的晶粒邊距內的互連線墊,及在該晶粒堆中的後續晶粒可被設置成它們各自的第一晶粒邊緣面向該晶粒堆的同一面。此組態呈現一種“階梯式”的晶粒堆,且互連線是被形成在級階上。在其它實施例中,例如,每一晶粒都具有沿著至少一第一晶粒邊緣的互連線邊距,但在該晶粒堆中之後續的晶粒係被設置成它們各自的第一晶粒邊緣係面向該晶粒堆的一不同的(如,相反的)面。當該等第一晶粒邊緣面向一相反的晶粒堆面時,此組態呈現出一“錯列式”的晶粒堆,其中(從該晶粒堆的底部依序算起的)奇數晶粒的第一晶粒邊緣面向一個晶粒堆面且偶數晶粒的第一晶粒邊緣面向一相反的晶粒堆面。在此錯列式晶粒堆中,奇數晶粒的第一晶粒邊緣被垂直地對齊在一個晶粒堆面上,相對應的上方的互連線墊可被一垂直的互連線連接;及偶數晶粒的第一晶粒邊緣被垂直地對齊在一個相反的晶粒堆面上,且相對應的上方的互連線墊可被另一垂直的互連線連接。在該錯列式晶粒堆中組態中,偶數晶粒係作為奇數晶粒之間的間隔件之用,且奇數晶粒係作為偶數晶粒之間的間隔件之用。因為介於晶粒之間的間隔件相對較高(約為居間的晶粒的厚度),所以互連線跡線被形成至未被支撐的互連線距離的橫越部分。在其它實施例中,例如,X方向尺寸大於Y方向尺寸的晶粒被層疊,其中在該晶粒堆中後續的晶粒係以在其上方或下方之垂直地相鄰的晶粒被相對於它轉90度地定向的方式來加以層疊。在這些實施例中,每一晶粒都具有位在一沿著至少一第一較窄的晶粒邊緣(典型地沿著兩個較窄的晶粒邊緣)的晶粒邊距內的互連線墊,及(從該晶粒堆的底部依序算起的)偶數晶粒的第一晶粒邊緣面向該晶粒堆的一第一晶粒堆面,且奇數晶粒的第一晶粒邊緣面向一與該第一晶粒堆面成90度的第二晶粒堆面。在這些實施例中的任何一實施例,每一晶粒都可額外地具有位在一沿著除了該第一晶粒邊緣之外的一第二晶粒邊緣的晶粒邊距內的互連線墊,且晶粒邊緣可以是一相反邊緣或一相鄰(成90度)的晶粒邊緣。
圖8A-8C在依據本發明的另一實施例的層疊式晶粒組件的互連期間的82,84及86進行中的階段。在此例子中,七個晶粒108110'81'10"81"10''' 被彼此堆疊在一起。與圖1A-1C所示的例子相同地,每一個晶粒1010'10"10''' 都具有一有效(“正”)面12,一相反的背面16,及一側壁14。一正面晶粒13被界定在正面12與晶粒側壁14的交會處,及一背面晶粒邊緣(die edge)15被界定在該晶粒的背面16與晶粒側壁14的交會處。互連線墊,如18,被設置在該晶粒1010'10"10''' 的有效面的該晶粒與該正面晶粒邊緣相鄰的一邊距(margin)內;因此其內設置有互連線墊的晶粒邊距(die margin)可被稱為“互連線邊距”,該正面晶粒邊緣可被稱為“互連線邊緣”,及與該互連線邊緣相鄰的晶粒側壁可被稱為“互連線側壁”。該等互連線墊可以是周邊墊其如該晶粒被提供時一樣地被設置在該晶粒內;或改道(rerouting)可為了不同於該晶粒中之晶粒墊的原來組態之互連線墊組態而被提供。在該晶粒堆內的晶粒1010'10"10''' 居間的晶粒晶粒8181'81" ,分隔開,它們可以是無效晶粒,或它們可以是被不同於晶粒1010'10"10''' 地被定向之額外的有效晶粒,使得它們各自的互連線側壁沒有出現在此圖式中。亦即,當該等居間的晶粒是有效晶粒時,它們可被旋轉(例如,相關於晶粒1010'10"10''' 被旋轉90度或180度)。該等居間的晶粒的尺寸及設置被設計成間隔件壁8989' ,89" 相對於晶粒晶粒1010'10"10''' 的互連線側壁是下陷的,讓晶粒墊18未被覆蓋。在該等居間的晶粒是有效晶粒的實施例中,該等居間的晶粒8181'81" 的該等互連線邊距,互連線邊緣及互連線側壁沒有被示於這些圖式中。該等晶粒被設置在該晶粒堆中使得晶粒1010'10"10''' 的互連線邊緣13被彼此大致垂直地設置,使得該等互連線側壁14大致(雖非是絕對地)平置在一大致垂直於該等晶粒中的任一晶粒的有效面所在的平面的平面上。
此一晶粒堆可被稱為“錯列式”晶粒堆,且各式錯列式晶粒堆的組態被揭示在上文中提到的美國專利申請案第12/124,077號中,其藉由此參照被倂於本文中。可被理解的是,在該“錯列式”晶粒堆組態中之居間的晶粒可依據本發明被互連。圖9A,9B,9C顯示一錯列式晶粒堆配置。圖9A,9B顯示一層疊式晶粒組件的實施例,在此實施例中該晶粒堆內交替的晶粒被一個疊一個地設置,使得各互連線邊緣被垂直地對齊。在此組態中,該晶粒堆中相鄰的晶粒,例如最上面的兩個晶粒91,92被相反地定向(一個晶粒相對於另一個晶粒被旋轉180度),使得互連線邊距93及94位在該晶粒堆的相反側。此配置被更詳細地示於圖9C中。現參考圖9C,晶粒91 被疊在晶粒92 上方。晶粒91 的互連線邊距93 被朝向圖的右邊定向,晶粒92 的互連線邊距94 被朝向左邊定向。該等晶粒被偏置(offset),使得該互連線邊距94 的互連線端子被露出來。互連線墊95,96每一個都被設置了互連線端子930,940,其係如上文所述地被形成,以提供被形成在這些面上之互連線材料的跡線或縱列916,926接觸的位置。
如圖9C所示,第一對晶粒9192 的每一互連線邊距9394 突懸在下面的一對晶粒的互連線邊距上方;因此,例如,晶粒9192 的互連線邊距9394 突懸在下面的一對晶粒91'92' 的互連線邊距93'94' 上方。在每一組邊距(此圖的右邊或左邊)的組態與圖8C所示的結構類似,其中(偶數)晶粒92,92'等等係作為(奇數)晶粒91,91'等等的間隔件。因此,互連線跡線926提供介於晶粒晶粒9292'92"92''' 之間的電連續性;及互連線跡線916提供介於晶粒晶粒9191'91"91''' 之間的電連續性。
在這些圖所示的例子中,每一晶粒都被一保形的電絕緣塗層97所覆蓋,其可用一有機聚合物,例如像是聚對二甲苯基,來製造。
如上文中提到的,某些晶粒如其被提供地具有晶粒墊於正面上沿著一或多個晶粒邊距,且這些晶粒可被稱為周邊墊晶粒。其它的晶粒的晶粒墊被設置成在正面上靠近晶粒的中央的一或多列,這些晶粒被稱為中央墊晶粒。當晶粒如其被提供地具有中央墊或具有周邊墊於一所不想要的配置中時,改道電路可被提供在該晶粒上,以提供一適合的互連線墊配置於一或多的所想要的互連線邊距中。在圖9A-9C所示的例子中,例如,在每一晶粒上的互連線墊都被設置在一沿著一晶粒邊緣的晶粒邊距中。當有必要時,該晶粒如其被提供地可被改道以提供此配置。
如在上文中提到的,美國專利申請案第12/124,077號揭露具有不同的層疊組態之層疊式晶粒單元及層疊式晶粒組件。例如,在一些實施例中,每一晶粒都具有位在一沿著至少一第一晶粒邊緣的晶粒邊距內的互連線墊,及在該晶粒堆中的後續晶粒可被設置成它們各自的第一晶粒邊緣面向該晶粒堆的同一面。此組態呈現一種階梯式的晶粒堆,且互連線是被形成在級階上。
圖10A,10B,10C顯示一具有一錯列式組態的層疊式晶粒組件,其中在每一晶粒上(如,晶粒101)的互連線墊都被設在沿著兩個相對的晶粒邊緣的晶粒邊距103,104內,且該等晶粒如其被提供地可被改道以提供此配置。在此實例中,晶粒101101'101"101''' 在該晶粒堆中全都具有相同的方位,使得互連線邊距103,104係位在該晶粒堆的相反側上。該等晶粒被堆疊成它們的互連線邊緣都被垂直地對齊,且該等晶粒被間隔件102102'102" 間隔開。此配置被更詳細地示於圖10C中。現參考圖10C,互連線墊105,106每一個都被設置了互連線端子1030,1040,其係如上文所述地被形成,以提供被形成在這些面上之互連線材料的跡線或縱列1016,1026接觸的位置。
間隔件102102'102" 可以是一厚度適合填滿該間隙及將晶粒彼此黏合的薄膜黏劑。或者,例如,該等間隔件可以是居間的晶粒,其可以是無效晶粒,或可以是額外的有效晶粒其被定向成不同於晶粒101101'101"101''' 使得它們各自的互連線側壁不會出現在此圖式中。該等居間的晶粒的尺寸被作成在該晶粒堆中的不同晶粒上的晶粒墊被保持未被覆蓋。亦即,當該等居間的晶粒為有效晶粒時,它們可相對於晶粒101101'101"101''' 被旋轉90度,且在這些實施例中,該等居間的晶粒102102'102'' 的互連線邊距,互連線邊緣及互連線側壁都不在者些圖中。將可被瞭解是,在互連線晶粒上的互連線墊都被設置有互連線端子其係如上文所述地被形成,以提供被形成在該晶粒堆的各面上之用於互連線材料的跡線或縱列接觸的位置。該等居間的晶粒可非必要地用一薄的介電膜加以覆蓋,如圖10C所示。
在前述的例子中,該等層疊式晶粒組件被顯示為在互連線端子形成之後晶粒彼此被電氣地互連。將可被瞭解的是,在其它實施例中,晶粒可以為了形成互連線端子的處理而被暫時地堆疊,在完成互連線端子之後,該晶粒堆會被拆解,得到數個獨立的晶粒,每一晶粒上都是置有互連線端子。之後,各別的晶粒可例如,藉由將它們個別地安裝且將它們電連接至一支撐件;或例如藉由將它們層疊成任何所想要的層疊式晶粒的組態並將晶粒堆中的晶粒電氣地互連及/或將該晶粒堆電連接至一支撐件,而被進一步處理。
在上面所述的例子中,該氣溶膠噴射寬度構成該互連線端子的寬度,且每一被該氣溶膠噴射沉積的線都構成一互連線端子(或互連線端子的一垂直的系列)。在其它例子中,當噴射輪廓夠寬時,一遮罩與噴射的方式可被用來在噴射工具每一次掃程(pass)期間沉積二個更多個個互連線端子。在此方法中,該噴射輪廓寬度橫跨該晶粒上兩個或更多個相鄰的互連線墊,且一被形成圖案的遮罩被用來防止任何會造成相鄰互連線墊之間所不想要的導電性之材料沉積。可在每次噴射工具掃程期間被形成的互連線端子的數目受限於最大的噴射寬度且與互連線墊的間距有關。原則上,在噴射工具的單次掃程時可形成沿著晶粒邊緣的整個長度的互連線端子。
在前述的例子中,互連線端子係使用導電材料的氣溶膠噴射沉積來被形成在晶粒上。一晶粒堆被如此地建構成,其中垂直地對齊的互連線側壁構成該晶粒堆的互連線面,及該等晶粒可藉由在該晶粒堆的互連線面形成與互連線端子接觸之導電互連線材料的跡線或縱列而被電互連。相同地,一晶粒或晶粒堆的電連接至一基材上的電路可藉由形成與互連線端子及與該基材上的一個位置接觸之導電互連材料的跡線或縱列來達成。
在下面的顯示具有一晶粒堆(其包括以階梯組態被偏置地層疊的晶粒)的組件的例子中,電互連係藉由使用氣溶膠噴射沉積以形成接觸並連接在將被互連的晶粒墊之間的互連跡線來達成。在這些實施例中,一下填材料(uderfill material)被沉積在一由一晶粒側壁與一底下的特徵結構(feature)的表面所形成的內角(內角落)以形成一內圓角(fillet),及一互連線跡線被形成通過該內圓角的上方。
圖11A顯示一種組態,其中該晶粒側壁是一上晶粒1153 的互連線側壁1104,及該底下的表面是一底下的晶粒1152 的正面的一電絕緣的區域1196,其在該底下的晶粒的晶粒墊的內側且與該上晶粒側壁相鄰。該被沉積的下填材料形成一內圓角1190其提供一和緩的斜降面從該上晶粒互連線邊緣延伸至底下的晶粒表面在晶粒墊的內側處,一電互連跡線1191可被形成在該內圓角上,其將該上晶粒1153 上的墊及底下的晶粒1152 (及連接額外的晶粒,如晶粒1151 )電連接至基材1500 內的電路。在此例子中的電互連線跡線係如上文所述的藉由導電材料的氣溶膠噴射沉積來形成。
該下填可被形成為它可形成一接近直角三角形橫截面的內圓角;該三角形的斜邊是一斜面,一互連線跡線可被形成在該斜面上;該三角形的一垂直邊與該斜邊在或接近上晶粒互連線邊緣處形成一角度。該內圓角的斜面可以稍為內凹或外凸,或一更為複雜的稍微彎曲的表面。該下填可以是符合CTE的,以幫助穩定該組件,降低脫層(delamination)效應。再者,被如上所述地塑形的該下填可提供從晶粒至晶粒或從晶粒至基材的一和緩的轉變,消除在該晶粒的互連線邊緣及在該晶粒側壁的後緣與底下的表面相會的內角落處突然的角度(約直角角度)轉變。在一些組態中,一形成在一底部晶粒的側壁處的第一下填內圓角可支撐一第一組電互連線跡線其將該底部晶粒上的連接墊與在該基材上的第一列黏合墊內的黏合墊相連接;及一額外的下填內圓角其被形成在一上晶粒的側壁的該第一下填上的第一互連線跡線上且該底部晶粒可支撐一第二組互連線跡線,其由該上晶粒上的晶粒墊至該基材上在該第一列黏合墊外側的第二列黏合墊中的黏合墊。
一標準的下填材料可被用來形成該內圓角,且其可使用標準的細填施用設備來加以沉積。較佳的下填材料可以是高模數材料,其與該組件中的其它材料有良好的CTE匹配性。舉例而言,一適合的標準下填材料在市場上係以Namics U8439-1為名來販售。
該等互連線跡線對於該互連線材料以氣溶膠噴射沉積於其上的表面而言是實質上保形的。當沒有下填被提供時,例如,該跡線將順著晶粒邊緣及晶粒側壁及底下的特徵結構的相鄰表面。在互連線很薄的一些組態中,互連線上的裂痕或破裂會在熱應力之後出現在“內角落”處,即在該晶粒堆內的一晶粒的背面邊緣與底下的材料的表面相交會處。
如圖所示,當互連線跡線被形成在一內圓角上時,陡急的角落不會產生在其上形成有該等互連線跡線的表面上。詳言之,例如,內圓角(例如,圖11A的內圓角1190)的表面和緩地斜降至底下的特徵結構的表面上(例如,圖11A中的底下的晶粒1152 的表面1196 )。而且,在這些例子中,該內圓角與該互連線邊緣相會於該上晶粒側壁(例如,圖11A中的晶粒1153 的側壁1104)的頂部,使得在該上晶粒的互連線邊緣上的外角落(該互連線跡線通過它)比直角小很多。形成在此一和緩地相會的表面上的互連線跡線比形成在角度陡急的表面上的跡線,特別是很薄的跡線,要強健及可靠的多。
圖11B顯示另一個例子,其中一下填內圓角1932被形成在介於一晶粒1153 的互連線側壁與一底下的晶粒1152 的表面之間的該內角處;且一下填內圓角1934被形成在介於一底部晶粒1151 的互連線側壁與一底下的基材1550 的表面之間的該內角處。在此配置中,一互連線跡線1931被沉積在該內圓角1934上用以將該底部晶粒1151 連接至該基材1550 上的第一列黏合墊;之後,一下填內圓角1936被形成在該內圓角1934及該跡線1931上;之後,一互連線跡線1941被形成在該內圓角1932及內圓角1936上用以將該上晶粒1153 連接至晶粒1152 及該基材1550 上的第二(外側)黏合墊。
圖11C顯示一個組態,其中晶粒11511152 被晶粒在上(die-up)地安裝在一以晶粒在下(die-down)的方式被安裝在基材1555 上的覆晶晶粒1161 上,及其中一下填內圓角1900被形成在該內角處,該內角係由晶粒1151 的側壁1914,1924與該覆晶晶粒1161 及該底下的基材1555 在黏合墊內側的表面1916所形成的。在此例子中,一額外的下填1902被形成在由晶粒1152 的互連線側壁及該底下的晶粒1151 在該等黏合墊的內側的表面所形成的內角處。該等下填1900,1902提供一和緩地斜降的表面,其由上晶粒1152 的互連線邊緣延伸至底下的晶粒在該等晶粒墊內側的表面,然後從晶粒1151 的互連線邊緣延伸至底下的基材在該等黏合墊內側的表面處,一電互連線跡線可被形成於該斜降的表面上,其將該上晶粒1152 及底下的晶粒1151 上的墊電連接至該基材1555 內的電路。
在圖11C的例子中,晶粒1161 的互連線側壁1914被顯示為與底下的覆晶晶粒1161 的側壁1924垂直地對齊。在其它的實施例中,這些特徵結構並沒有被垂直地對齊。舉例而言,圖11D顯示一個實施例其中覆晶晶粒1171 的側壁1964突伸超過上面的晶粒1151 的側壁1914。一下填內圓角1962被形成在一介於晶粒1152 的互連線側壁與底下的晶粒1151 的表面之間的內角處。一第二下填內圓角1966被形成來填補形成在晶粒1151 的互連線側壁1914與覆晶晶粒1171 的突出表面之間,及介於覆晶晶粒1171 的側壁1964與底下的基材1565 在該等黏合墊的內側的表面之間的內角。內圓角1966,1962提供一和緩地斜降的表面其由上晶粒1152 的互連線邊緣延伸至在基材之在該等黏合墊的內側的表面處一電互連線跡線1961可被形成於該斜降表面上,其將該上晶粒1152 及底下的晶粒1151 上的墊電連接至該基材1555 內的電路。
如上文中提到的,該以氣溶膠噴射沉積的互連線材料係順服其它沉積的表面的外形。這些表面可以與導電跡線形成電接觸,但在該等表面被電絕緣處則例外。因此,應被瞭解的是,晶粒會互連線跡線接觸且不想要有電接觸的表面應被電絕緣。這可藉由施加一保形的界電薄膜於該等表面上,然後在想要有電接觸的地方將該電絕緣薄膜開孔達成。該介電薄膜並為在圖11A-11D中被示出;適合的薄膜被示於本文的其它圖中。一特別適合的界電薄膜是聚對二甲苯基薄膜,該薄膜可在組裝至該晶粒堆內之前被施用;或在組裝之後但在形成一或多個內圓角之前被施用;或在形成一或多個互連線跡線之前的任何時間被施用。
將可被瞭解的是,以一受控制的方式來沉積一下填材料可以在底下的特徵結構上在墊的內側的表面上形成一良好的內圓角表面輪廓,同時不用在該內圓角材料上形成穿孔,以確保用於電連接的墊會露出來。
在藉由氣溶膠噴射來形成互連線端子或互連線跡線中,一不足的材料量會在該噴射工具的單次掃程中被施用。在兩次或更多次的工具掃程中沉積該材料會是所想要的或是所需要的(依互連線材料的特性及該噴射本身的參數而定),用以累積一足夠的材料量。該噴射工具在第一次掃程時可被移動於一第一方向上,後在第二次掃程時被移動於相反方向上。或者,該工具可在同一路徑上的同一方向上重復地通過。例如,可能需要多達十次的掃程。
當重復的掃程被實施時,依據該材料的物理特性,後續的掃程會因為材料的流動而造成沉積物被加寬。在此情況下,會需要在一或多次掃程之後將該材料硬化或部分硬化;或在每次掃程或一特定的掃程次數之後將該材料硬化或部分硬化。此一硬化或部分硬化有助於限制被沉積的材料的寬度。經過多次掃程所得到的跡線的橫向輪廓在中央部分的厚度會比邊緣部分厚。
當重復的掃程被實施時,會有較多的材料質量會被沉積在起始點及終點,且該材料會被在這些位置點被噴射成寬度較大的跡線,亦即,該跡線會在這些位置點腫脹。跡線的腫脹過大會增加相鄰跡線彼此接觸的可能性。為了要降低此一腫脹的程度,當對一給定的跡線實施多次掃程時,這些掃程的起始及終止位置點可被交錯。亦即,並不是所有的掃程都要在開始及結束於沿著該跡線的相同位置點。因此,在靠近一完成的跡線的兩端會有兩個或多個較小的腫脹處,而不是一個大的腫脹處;而且較小的腫脹處不會在這些位置點造成太大的跡線寬度。這些掃程並不一定要開始於或接近一墊的中央;當該墊在該跡線的方向上是細長形的形狀時,多次掃程可開始於沿著該墊長度的不同的位置點。又,這些掃程不一定要開始於一墊上;它們可以開始於一墊的內側(例如,在一晶粒上)或一墊的外側(例如,在該基材上)。
或者,當重復的掃程被實施時,在相鄰的跡線上的開始及結束位置點可被交錯,使得自條跡線上的腫脹或擴大處係位在相鄰跡線上的腫脹或擴大處的外側或內側。在一簡單的例子中,用於每一跡線的掃程可在該跡線的末端處開始及終止;且一跡線的開頭與結束可在相鄰跡線的開頭與結束的內側或外側。可被瞭解的是,沉積掃程的交錯起點與終點將完成的跡線的起點及終點交錯的一些組合可被使用。
在圖11C及11D所示的例子中,一傳統的下填被顯示為是被額外地提供在該覆晶晶粒與該基材之間。各式的下填材料可以是相同的詞矮料,或它們構成不同的材料。此一傳統的下填可非必要地在一分開的下填配送程序中,或者,是在下面的下填內圓角(圖11C中的1900;圖11D中的1966)被形成的下填配送程序中,被提供。
在該晶粒堆中的晶粒可具有相同或近似的功能,或它們之中的一或多個具有不同於其它晶粒的功能。例如,參考圖11C及11D,該覆晶晶粒可包括處理器功能,及疊在它上面的晶粒可以是記憶體晶粒。其它的晶粒組合亦可被實施。
額外的晶粒可如上文中所描述地被層疊及被設置有內圓角及被互連。
將可被瞭解的是,使用下填內圓角來提供一其上可形成互連線跡線之和緩的輪廓表面可被應用在除了圖11A-11D所示的例子以外的具有晶粒堆的配置中。例如,一或多個被層疊在該晶粒堆中最下面的晶粒上的晶粒可被定向成與該晶粒堆中最底下的晶粒不同,及/或與層疊在該最底下的晶粒的其它晶粒不同。
所有在本文中被參考的專利申請案都藉由此參照而被倂於本文中。
其它的實施例都被包括在下面的申請專利範圍中。
10...晶粒
10'...晶粒
10"...晶粒
10'''...晶粒
12...有效(正)面
16...背面
14...側壁
13...正面晶粒邊緣
15...背面晶粒邊緣
18...互連線墊
11...間隔件
11'...間隔件
11"...間隔件
40...互連線端子
40'...互連線端子
40"...互連線端子
40'''...互連線端子
17...電絕緣塗層
118...晶粒墊
113...互連線邊緣
114...互連線側壁
19...間隔件壁
19'...間隔件壁
19"...間隔件壁
216...垂直的電互連線
113...在晶粒邊緣的端子表面
113'...在晶粒邊緣的端子表面
113"...在晶粒邊緣的端子表面
113'''...在晶粒邊緣的端子表面
114...在晶粒側壁的端子表面
114'...在晶粒側壁的端子表面
114"...在晶粒側壁的端子表面
114'''...在晶粒側壁的端子表面
8...噴嘴
20...管狀壁
22...內表面
24...管腔
25...護鞘氣體
23...氣溶膠化的材料
26...噴嘴尖端
27...噴流軸線
29...箭頭
34...線
39...箭頭
35...目標表面
38...線
32...形狀
36...形狀
49...箭頭
440...互連線端子
18'...外露的墊
418'...點
418'''...點
18'''...外露的表面
440'...互連線端子
440"...互連線端子
52...晶粒堆
51...間隔件
51'...間隔件
51"...間隔件
81...晶粒
81'...晶粒
81"...晶粒
89...側壁
89'...側壁
89"...側壁
91...晶粒
92...晶粒
93...互連線邊距
94...互連線邊距
95...互連線墊
96...互連線墊
930...互連線端子
940...互連線端子
916...互連線跡線(縱列)
926...互連線跡線(縱列)
93'...互連線邊距
94'...互連線邊距
91'...晶粒
92'...晶粒
91"...晶粒
92"...晶粒
91'''...晶粒
92'''...晶粒
101...晶粒
101'...晶粒
101"...晶粒
101'''...晶粒
103...互連線邊距
104...互連線邊距
102...間隔件
102'...間隔件
102"...間隔件
105...互連線墊
106...互連線墊
1030...互連線端子
1040...互連線端子
1016...互連線跡線(縱列)
1026...互連線跡線(縱列)
1104...互連線側壁
1153...上晶粒
1196...電絕緣區域
1152...底下的晶粒
1190...內圓角
1191...電互連線跡線
1151...晶粒
1500...基材
1932...下填內圓角
1934...下填內圓角
1931...跡線
1941...互連線跡線
1161...覆晶晶粒
1900...內圓角
1902...內圓角
1911...電互連線跡線
1555...基材
1914...互連線側壁
1924...底下的側壁
1964...側壁
1171...覆晶晶粒
1966...下填內圓角
1962...下填內圓角
1565...底下的基材
1911...電互連線跡線
圖1A為部分橫剖面的示意圖其顯示一晶粒堆。
圖1B與圖1A一樣同為部分橫剖面的示意圖其顯示一具有依據本發明的一實施例的互連端子的晶粒堆。
圖1C與圖1A一樣同為部分橫剖面的示意圖其顯示一依據本發明的一實施例之一被互連的晶粒堆。
圖2為一剖面示意圖其顯示一適合用來製造依據本發明的一實施例的互連端子之氣溶膠施用工具的一部分。
圖3A及3B為平面示意圖其顯示依據本發明的一實施例之互連線材料的沉積期間的階段。
圖3D及3E為示意平面圖其顯示依據本發明的另一實施例之互連線材料的沉積期間的階段。
圖3C為一沿著圖3B的C-C'線所取之被沉積的互連線材料的橫剖面示意圖。
圖4A-4C,5A-5B,6A-6B為示意圖其顯示在沉積互連線材料於一依據本發明的一實施例的晶粒堆上的階段。
圖4A,5A,6A為部分橫剖面圖;圖4B,5B,6B為部分正視圖;及圖4C為部分平面圖。
圖7為部分橫剖面示意圖其顯示在沉積互連線材料於一依據本發明的另一實施例的晶粒堆上的階段。
圖8A為一部分橫剖面示意圖其顯示一晶粒堆。
圖8B與圖8A一樣同為部分橫剖面的示意圖其顯示一具有依據本發明的一實施例的互連端子的晶粒堆。
圖8C與圖8A一樣同為部分橫剖面的示意圖其顯示一依據本發明的一實施例之互連的晶粒堆。
圖9A為一平面示意圖其顯示依據本發明的另一實施例的晶粒堆。
圖9B及9C為示意圖其係沿著圖9A中的線9B-9B所取之剖面圖以顯示一互連的層疊式晶粒組件的另一實施例。
圖10A為平面示意圖其顯示一依據本發明的另一實施例的晶粒堆。
圖10B及10C為沿著圖10A的線10B-10B所取之剖面圖其顯示一互連的層疊式晶粒組件的另一實施例。
圖11A,11B,11C及11D顯示包含階梯組態的偏置晶粒之電互連的層疊式晶粒組件的例子。
1151...晶粒
1152...底下的晶粒
1171...覆晶晶粒
1565...底下的基材
1914...互連線側壁
1961...電互連線跡線
1962...下填內圓角
1964...側壁
1966...下填內圓角

Claims (43)

  1. 一種形成互連線端子於多個晶粒上的方法,每一晶粒都具有一有效面、一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有被設置在該互連線邊距內的互連線墊,該方法包含:形成該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得該等互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置,使得該互連線邊距的至少一部分被露出來;及以相關於該等晶粒的有效面的平面成一小於90度且大於0度的噴射角度來引導一氣溶膠化的導電材料。
  2. 如申請專利範圍第1項之方法,其中在形成該等互連線端子之後,該等晶粒被分離且被各別地處理。
  3. 如申請專利範圍第1項之方法,其中該等晶粒與間隔件係如一層疊式晶粒組件般地被進一步處理。
  4. 如申請專利範圍第1項之方法,其中額外的晶粒構成該等間隔件。
  5. 如申請專利範圍第4項之方法,其中該等額外的晶粒為“無效(dummy)”晶粒。
  6. 如申請專利範圍第4項之方法,其中該等額外的晶粒為有效晶粒。
  7. 一種形成互連線端子於一層疊式晶粒組件上的方法,每一晶粒都具有一有效面、一互連線邊距及一互連線 側壁其與一互連線邊緣相鄰且具有被設置在該互連線邊距內的互連線墊,該方法包含:形成該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置,使得該互連線邊距的至少一部分被露出來;及以相關於該等晶粒的有效面的平面成一小於90度且大於0度的噴射角度來引導一氣溶膠化的導電材料。
  8. 如申請專利範圍第7項之方法,其中額外的晶粒構成該等間隔件。
  9. 如申請專利範圍第7項之方法,其中該等額外的晶粒為“無效(dummy)”晶粒。
  10. 如申請專利範圍第7項之方法,其中該等額外的晶粒為有效晶粒。
  11. 如申請專利範圍第10項之方法,其中該等額外的晶粒被設置成使得它們的互連線側壁係大致位在一平面上,該平面垂直於該晶粒的有效面的平面,並使得它們的互連線邊距的至少一部分被露出來。
  12. 如申請專利範圍第10項之方法,其中該等額外的晶粒藉由以相關於該等晶粒的有效面的平面成一小於90度且大於0度的噴射角度來引導一氣溶膠化的導電材料而被設置互連線端子。
  13. 一種製造電互連的層疊式晶粒組件的方法,其包 含:以申請專利範圍第7項之方法形成互連線端子於一層疊式晶粒組件上,及之後施加一導電互連線材料的跡線用以連接該等互連線端子。
  14. 一種在一堆疊中的多個晶粒,每一晶粒都具有一有效面、一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有一被設置在該互連線邊距內的互連線墊,及具有一互連線端子其構成一條線其由該墊被形成至該互連線邊緣且在該互連線邊緣上及在該互連線側壁上。
  15. 一種層疊式晶粒組件,每一晶粒都具有一有效面、一互連線邊距及一互連線側壁其與一互連線邊緣相鄰且具有被設置在該互連線邊距內的互連線墊;該組件包括:該等晶粒的一晶粒堆,其中在該晶粒堆中的連續的晶粒被間隔件分隔開,及其中該等晶粒被設置成使得該等互連線側壁係大致位於一垂直於該晶粒的有效面的平面的平面上且該等間隔件相關於該等互連線邊緣被偏置;及一互連線端子其構成一條線,該線由該墊被形成至該互連線邊緣且在該互連線邊緣上及在該互連線側壁上。
  16. 一種用來將偏置的晶粒堆組件互連的方法,其包含:沉積一下填(underfill)於一由一晶粒側壁與一底下的表面所形成的內角(inside angle)處以形成一內圓角 (fillet);及形成一互連線跡線,其通過該內圓角的表面上。
  17. 如申請專利範圍第16項的方法,其中沉積該下填以形成該內圓角包含沉積一下填材料使得它形成一具有斜降表面的內圓角,其中形成該互連線跡線包含引導一氣溶膠化的導電材料以形成一條線於該內圓角的斜降表面上。
  18. 如申請專利範圍第17項的方法,其中沉積一下填材料包含形成一大致平的斜降表面。
  19. 如申請專利範圍第17項的方法,其中沉積一下填材料包含形成一稍微內凹的斜降表面。
  20. 如申請專利範圍第17項的方法,其中沉積一下填材料包含形成一稍微外凸的斜降表面。
  21. 如申請專利範圍第17項的方法,其中沉積一下填材料包含形成一複雜的稍微彎曲的斜降表面。
  22. 如申請專利範圍第16項的方法,其中形成該互連線跡線包含將一氣溶膠化的導電材料引導成一條線,該條線接觸該第一晶粒上的一墊、通過該內圓角的表面上方、及接觸一將被電連接至在該第一晶粒上的墊的第二墊。
  23. 如申請專利範圍第22項的方法,其中形成該互連線跡線包含在單一掃程(pass)中形成該條線。
  24. 如申請專利範圍第22項的方法,其中形成該互連線跡線包含在兩次或更多次掃程中形成該條線。
  25. 一種電互連的偏置的層疊式晶粒組件,其包含:多個晶粒,疊成一安裝在一支撐件上的堆疊,該堆疊 包括一第一晶粒及一第二晶粒且被電互連至該支撐件;一第一下填內圓角,其由該第一晶粒的一第一晶粒側壁向外延伸出且覆蓋一第一表面;一第二下填內圓角,其由該第二晶粒的一第二晶粒側壁向外延伸出且該第二下填內圓角具有一斜降表面,其覆蓋該第一晶粒的一延伸超出該第二晶粒側壁的表面,且該第二下填內圓角的一部分覆蓋該第一下填內圓角的一部分;及一第一組電互連線跡線,其被形成在該第二下填內圓角的該斜降表面上,每一互連跡線係藉由延著一彈道沉積一可流動形式的導電材料於該等晶粒的至少一者的墊上或將與之連接的支撐件上來形成。
  26. 如申請專利範圍第25項之組件,其中該第一晶粒側壁包含該第一晶粒的一互連側壁,該第一晶粒是該堆疊中較靠近該支撐件的晶粒。
  27. 如申請專利範圍第26項之組件,其中該第一表面包含該支撐件的一晶粒附著側的一個區域,其在該等黏合墊的內側且與該晶粒側壁相鄰。
  28. 如申請專利範圍第25項之組件,其中該第一晶粒側壁包含一離該支撐件較遠的晶粒的一互連側壁。
  29. 如申請專利範圍第28項之組件,其中該第一表面包含該堆疊的一第三晶粒的前側的一電絕緣區域,其在該第三晶粒上的晶粒墊的內側且和該第一晶粒之離該支撐件較遠的互連側壁相鄰。
  30. 如申請專利範圍第25項之組件,其中該第一晶粒是一覆晶晶粒,其以晶粒在下(die-down)被定向於該支撐件上且在該覆晶晶粒的晶粒覆蓋區(footprint)內被電連接至該支撐件且該第一表面包含該支撐件的該晶粒附著側的一電絕緣區域,其在該支撐件的黏合墊的內側且和該第一晶粒側壁相鄰。
  31. 如申請專利範圍第25項之組件,其中該第一晶粒被疊置在一第三晶粒之上,該第三晶粒以晶粒在下(die-down)被定向於該支撐件上且在第三晶粒的晶粒覆蓋區內被電連接至該支撐件;及該第一表面包含底下的第三晶粒的一後側的一電絕緣區域。
  32. 如申請專利範圍第25項之組件,其中該第一下填內圓角是一橫截面為大致直角三角形的內圓角,其提供一互連線跡線可形成於上的斜降表面。
  33. 如申請專利範圍第32項之組件,其中該第一下填內圓角的該斜降表面稍微內凹或外凸的表面、或是一更複雜的稍微彎曲的表面。
  34. 如申請專利範圍第25項之組件,其中該第一下填內圓角支撐一第二組電互連線跡線,其將該第一晶粒上的墊連接至該支撐件上第一列的黏合墊。
  35. 如申請專利範圍第34項之組件,其中一額外的下填內圓角形成在一上晶粒及該下晶粒處的該第一下填內圓角的側壁的第一互連線跡線上,該額外的下填內圓角支撐一從該上晶粒的晶粒墊到該支撐件上在該第一列內側的第 二列黏合墊的第二組電互連線跡線。
  36. 如申請專利範圍第25項之組件,其更包含一堤壩(dam),用來防止或限制下填材料在一大致平行於該基材上一列黏合墊的方向上的流動。
  37. 如申請專利範圍第36項之組件,其中該堤壩的材料包含一能夠以可流動的形式被應用,然後被硬化或能夠被硬化的可硬化材料。
  38. 如申請專利範圍第25項之組件,其中該支撐件的晶粒附著側被一焊料遮罩覆蓋,且更包含一在該焊料遮罩上的溝渠,其具有一大致平行於該基材上的黏合墊列且介於該等黏合墊和該第一晶粒側壁之間的溝渠壁。
  39. 如申請專利範圍第25項之組件,其中該第一表面是該支撐件的一表面。
  40. 如申請專利範圍第25項之組件,其中該第一表面是該堆疊中的一第三晶粒的一表面。
  41. 如申請專利範圍第25項之組件,其中該第一下填圓角具有一斜降表面,該組件更包含一第二組互連線跡線,其被形成在該第一下填圓角的該斜降表面上。
  42. 如申請專利範圍第25項之組件,其中該第一及第二組互連線跡線將該第二晶粒的晶粒墊及該第一晶粒的晶粒墊和該支撐件的各別黏合墊電連接。
  43. 如申請專利範圍第25項之組件,其中該第一及第二組互連線跡線將該第二晶粒的晶粒墊及該第一晶粒的晶粒墊彼此電連接且和該支撐件的黏合墊電連接。
TW098142058A 2008-12-09 2009-12-09 由導電材料的氣溶膠施加所形成的半導體晶粒互連線 TWI514543B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12113808P 2008-12-09 2008-12-09

Publications (2)

Publication Number Publication Date
TW201030935A TW201030935A (en) 2010-08-16
TWI514543B true TWI514543B (zh) 2015-12-21

Family

ID=44854373

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098142058A TWI514543B (zh) 2008-12-09 2009-12-09 由導電材料的氣溶膠施加所形成的半導體晶粒互連線

Country Status (1)

Country Link
TW (1) TWI514543B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818497B2 (en) 2016-11-29 2020-10-27 Winbond Electronics Corp. Patterned structure for electronic device and manufacturing method thereof

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI624021B (zh) * 2013-04-23 2018-05-11 萬國半導體(開曼)股份有限公司 薄型功率器件及其製備方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6030854A (en) * 1996-03-29 2000-02-29 Intel Corporation Method for producing a multilayer interconnection structure
US6621172B2 (en) * 1999-09-03 2003-09-16 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
KR20050009036A (ko) * 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
US20070284716A1 (en) * 2004-04-13 2007-12-13 Vertical Circuits, Inc. Assembly Having Stacked Die Mounted On Substrate
KR100813624B1 (ko) * 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20080112150A1 (en) * 2006-11-13 2008-05-15 Trident Space & Defense, Llc Radiation-shielded semiconductor assembly

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6030854A (en) * 1996-03-29 2000-02-29 Intel Corporation Method for producing a multilayer interconnection structure
US6621172B2 (en) * 1999-09-03 2003-09-16 Seiko Epson Corporation Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
KR20050009036A (ko) * 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
US20070284716A1 (en) * 2004-04-13 2007-12-13 Vertical Circuits, Inc. Assembly Having Stacked Die Mounted On Substrate
KR100813624B1 (ko) * 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20080112150A1 (en) * 2006-11-13 2008-05-15 Trident Space & Defense, Llc Radiation-shielded semiconductor assembly

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10818497B2 (en) 2016-11-29 2020-10-27 Winbond Electronics Corp. Patterned structure for electronic device and manufacturing method thereof

Also Published As

Publication number Publication date
TW201030935A (en) 2010-08-16

Similar Documents

Publication Publication Date Title
KR101566573B1 (ko) 전기 전도성 물질의 에어로졸 응용에 의해 형성된 반도체 다이 인터커넥트
TWI520213B (zh) 加成法製程之選擇性晶粒電絕緣
US11735563B2 (en) Package-on-package assembly with wire bond vias
KR101522745B1 (ko) 전기적으로 인터커넥트되는 스택형 다이 조립체
TWI570879B (zh) 半導體總成及晶粒堆疊總成
US10510672B2 (en) Semiconductor packages and methods of manufacturing same
US9601454B2 (en) Method of forming a component having wire bonds and a stiffening layer
US8940630B2 (en) Method of making wire bond vias and microelectronic package having wire bond vias
TWI544604B (zh) 具有降低應力電互連的堆疊晶粒總成
WO2014121090A1 (en) Microelectronic package having wire bond vias, method of making and stiffening layer for same
TW201327700A (zh) 接合楔
TWI514543B (zh) 由導電材料的氣溶膠施加所形成的半導體晶粒互連線
US20110115099A1 (en) Flip-chip underfill
KR20220049423A (ko) 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees