KR20220049423A - 반도체 패키지 제조 방법 - Google Patents

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KR20220049423A
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mold cavity
die
dispensing
dispensing pattern
die stack
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KR1020200133039A
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서경범
문종규
박종혁
나송
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에스케이하이닉스 주식회사
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Abstract

반도체 패키지 제조 방법을 제시한다. 상부 및 하부 체이스들을 포함하는 몰드 프레스를 사용한다. 하부 체이스의 몰드 캐비티의 바닥면에 몰디드언더필 물질을 디스펜스하여 서펜틴 형상의 제1디스펜스 패턴을 형성한다. 상부 체이스에 다이 스택들이 배치된 베이스 기판을 로딩한다. 다이 스택들이 삽입된 몰드 캐비티를 밀폐하고, 몰디드언더필 물질이 다이 스택들로 흘러들어 다이 스택들을 함침하도록 몰딩한다.

Description

반도체 패키지 제조 방법{Methods for fabricating semiconductor packages}
본 개시는 반도체 패키지 기술에 관한 것으로, 특히, 반도체 패키지를 제조하는 방법에 관한 것이다.
반도체 패키지를 제조하는 공정에서 몰디드언더필(MUF: Molded UnderFill)을 형성하는 공정이 있다. 몰디드언더필을 형성하는 공정은 서로 독립된 공정들로 진행되던 언더필층을 형성하는 공정과 밀봉층을 형성하는 공정을 단일 과정을 통해 진행하는 공정이다. 기판 상에 반도체 다이를 플립칩(flipchip) 본딩하고 몰디드언더필을 형성함으로써, 반도체 패키지를 형성할 수 있다.
몰디드언더필은 반도체 다이와 기판 사이 부분을 채우는 언더필 부분(underfilling portion)과 반도체 다이를 덮어 보호하는 밀봉 부분(encapsulant portion)을 포함할 수 있다. 언더필 부분은 서로 수직하게 스택(stack)된 반도체 다이들 사이 부분을 채우도록 형성될 수 있다. 언더필 부분은 기판과 반도체 다이를 전기적 및 물리적으로 연결시키는 커넥터(connector)들을 절연시키고 보호하는 역할을 할 수 있다.
몰디드언더필을 형성하는 공정은 언더필층을 형성하는 공정과 밀봉층을 형성하는 공정이 별도의 공정들로 수행되는 것에 비해 공정 시간을 줄일 수 있다. 단일 물질로 언더필 부분과 밀봉 부분을 동시에 채우기 때문에, 상대적으로 좁은 언더필 부분에는 보이드(void)들이 발생할 가능성이 있다.
본 개시의 일 관점은 반도체 패키지 제조 방법을 제시한다. 상기 제조 방법은 상부 체이스(upper mold chases), 및 몰드 캐비티(mold cavity)를 제공하는 하부 체이스를 포함하는 몰드 프레스(mold press)를 사용하여 수행될 수 있다. 상기 제조 방법은, 상기 몰드 캐비티의 바닥면에 몰디드언더필 물질을 디스펜스(dispense)하여 서펜틴(serpentine) 형상의 제1디스펜스 패턴을 형성하는 단계; 상기 상부 체이스에 다이 스택들(die stacks)이 실장된 베이스 기판을 로딩(loading)하는 단계; 및 상기 몰드 캐비티를 밀폐(close)하고, 상기 몰디드언더필 물질이 상기 다이 스택들을 함침하도록 하는 몰딩 단계;를 포함할 수 있다.
본 개시의 실시예들에 따르면, 몰디드언더필 내에 보이드들이 발생하는 것을 감소시키거나 억제하거나 또는 제거할 수 있는 반도체 패키지 제조 방법을 제시할 수 있다.
도 1은 일 예에 따른 다이 스택들이 배치된 베이스 기판을 보여주는 개략적인 단면도이다.
도 2는 도 1의 다이 스택들을 확대 도시한 개략적인 도면이다.
도 3은 도 1의 다이 스택들이 배열된 형상을 보여주는 개략적인 평면도이다.
도 4는 일 예에 따른 몰드 프레스(mold press)를 보여주는 개략적인 단면도이다.
도 5는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다.
도 6은 도 5의 제1디스펜스 패턴을 형성하는 단계를 보여주는 개략적인 도면이다.
도 7은 도 6의 제1디스펜스 패턴의 평면 형상의 일 예를 보여주는 개략적인 평면도이다.
도 8은 도 5의 베이스 기판을 상부 체이스에 로딩하는 단계를 보여주는 개략적인 도면이다.
도 9 및 도 10은 도 5의 몰딩 단계를 보여주는 개략적인 도면들이다.
도 11은 일 예에 따른 반도체 패키지를 보여주는 개략적인 도면이다.
도 12는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다.
도 13은 도 12의 제2디스펜스 패턴을 형성하는 단계를 보여주는 개략적인 평면도이다.
도 14는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다.
도 15는 도 14의 제3디스펜스 패턴을 형성하는 단계를 보여주는 개략적인 평면도이다.
도 16은 일 예의 반도체 패키지 제조 방법에 따른 보이드 감소 효과를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 장치는 반도체 기판 또는 복수의 반도체 기판들이 스택된 구조를 포함할 수 있다. 반도체 장치는 반도체 기판들이 스택된 구조가 패키징(packaging)된 반도체 패키지 구조를 지시할 수 있다. 반도체 기판들은 전자 부품 및 요소들이 집적된 반도체 웨이퍼, 반도체 다이 또는 반도체 칩을 지시할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 지시할 수 있다. 반도체 장치는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 장치는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 다이 스택(110)들이 배치된 베이스 기판(120)을 보여주는 개략적인 단면도이다. 도 2는 도 1의 다이 스택(110)들을 확대 도시한 개략적인 도면이다. 도 3은 도 1의 다이 스택(110)들의 배열 형상을 보여주는 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 일 예에 따른 반도체 패키지 제조 방법에 다이 스택(110)들이 배치된 베이스 기판(120)이 사용될 수 있다. 제한되지 않는 일 예에서 베이스 기판(120)은 집적회로(129)들을 포함한 반도체 웨이퍼나 또는 반도체 웨이퍼의 일부 부분일 수 있다. 반도체 웨이퍼에 집적된 집적회로(129)는 트랜지스터와 같은 능동 소자들을 포함하거나 또는 저항, 커패시터 또는 인덕터와 같은 수동 소자들을 포함하여 구성될 수 있다. 일 예에서 베이스 기판(120)은 메모리 소자를 집적회로(129)로 포함한 반도체 웨이퍼일 수 있다. 일 예에서 베이스 기판(120)은 인쇄회로기판(PCB)와 같은 배선회로구조를 포함한 배선구조체일 수도 있다.
베이스 기판(120) 상에 반도체 다이(111)들이 서로 수직하게 스택(stack)되어 다이 스택(110)이 구성될 수 있다. 반도체 다이(111)는 메모리 소자를 포함하여 구성될 수 있다.
하나의 다이 스택(110)을 구성하도록 서로 스택된 반도체 다이(111)들을 도전성의 커넥터(113)들에 의해서 서로 수직하게 연결될 수 있다. 커넥터(113)들의 일부는 수직하게 스택된 반도체 다이(111)들을 수직하게 연결시킬 수 있다. 커넥터(113)들의 다른 일부는 반도체 다이(111)와 베이스 기판(120)을 수직하게 연결시킬 수 있다. 커넥터(113)들은 도전성 범프(bump)와 같은 도전 부재로 도입될 수 있다. 일 예에서 커넥터(113)들은 도전성 포스트(post) 또는 도전성 스터드(stud) 형태로 도입될 수도 있다.
커넥터(113)들이 서로 수직하게 배치된 반도체 다이(111)들 사이에 배치되므로, 반도체 다이(111)들은 서로 수직하게 이격된다. 이에 따라, 스택된 반도체 다이(111)들 사이에 제1갭(gap: 114)이 발생할 수 있다. 또한, 반도체 다이(111)와 베이스 기판(120) 사이에 제2갭(115)이 발생될 수 있다. 다이 스택(110)과 이웃하는 다이 스택은 제3갭(116)만큼 서로 이격되면서 베이스 기판(120)에 배치될 수 있다. 몰디드언더필(MUF)의 언더필 부분은 제1, 제2, 및 제3갭들(114, 115, 116)을 채우도록 형성될 수 있다.
일 예에서, 다이 스택(110)은 단지 하나의 반도체 다이(111)가 베이스 기판(120)에 플립칩(flipchip) 실장되어 구성될 수도 있다. 다이 스택(110)은 적어도 하나의 반도체 다이(111)가 베이스 기판(120)에 배치되어 구성될 수 있다.
도 1, 도2 및 도 3을 참조하면, 하나의 다이 스택(110) 옆에 다른 다이 스택(110)이 나란히 베이스 기판(120)에 배치될 수 있다. 베이스 기판(120) 상에 복수 개의 다이 스택(110)들이 횡방향 및 종방향으로 배열을 이루며 배치될 수 있다.
도 1을 다시 참조하면, 베이스 기판(120)은 캐리어(carrier: 130) 상에 부착될 수 있다. 베이스 기판(120)이 캐리어(130) 상에 부착된 상태에서, 베이스 기판(120) 상에 다이 스택(110)들을 배치하는 스택 공정이 수행될 수 있다.
도 4는 일 예에 따른 몰드 프레스(mold press: 300)를 보여주는 개략적인 단면도이다.
도 4를 참조하면, 일 예에 따른 반도체 패키지 제조 방법은 몰드 프레스(300)를 사용하는 공정으로 수행될 수 있다. 몰드 프레스(300)는 하부 체이스(lower chase: 310)와 상부 체이스(upper chase: 350)를 포함하여 구성될 수 있다. 하부 체이스(310)는 실질적으로 몰디드언더필의 형상을 제공하는 몰드 캐비티(mold cavity: 320)를 제공하는 하부 금형으로 구성될 수 있다. 다이 스택(도 1의 110)들이 배치된 베이스 기판(도 1의 120)은 상부 체이스(350)에 로딩(loading)될 수 있다. 몰드 캐비티(320)에 다이 스택(110)들이 실질적으로 삽입되도록 위치할 수 있다.
하부 체이스(310)는 하부 프레스부(lower press: 311)와, 하부 체이스 바닥부(lower chase bottom: 312), 및 하부 체이스 벽체부(lower chase side: 313)를 포함하여 구성될 수 있다. 하부 체이스 바닥부(312)와 하부 체이스 벽체부(313)는 다이 스택(110)들이 삽입될 몰드 캐비티(320)를 제공하도록 서로 조립(assembly)될 수 있다. 몰디드언더필은 몰드 캐비티(320)를 채우도록 몰딩되므로, 몰드 캐비티(320)는 몰디드언더필의 몰딩된 형상을 제공하는 형상을 가질 수 있다.
하부 체이스 바닥부(312)는 하부 프레스(311)의 상승 및 하강 동작에 따라, 하부 체이스 벽체부(313)의 내측면을 따라 상승 및 하강할 수 있다. 하부 체이스 벽체부(313)는 튜브(tube) 형상의 부재로 구성될 수 있다. 하부 체이스 벽체부(313)는 하부 탄성부(314)에 의해 하부 프레스(311)에 연결되고 지지될 수 있다. 하부 탄성부(314)는 스프링(spring)과 같은 탄성 부재를 포함하여 구성될 수 있다.
하부 체이스(310)에 릴리스막(release film: 315)이 더 포함될 수 있다. 릴리스막(315)은 몰디드언더필이 몰딩(molding)된 후 하부 체이스(310)로부터 이탈할 때 도움을 주는 요소로 도입될 수 있다. 릴리스막(315)은 몰디드언더필을 형성하는 몰딩 과정에서, 몰드 캐비티(320) 내에 진공(vacuum)을 형성하는 데 도움을 주는 요소일 수 있다. 몰드 캐비티(320)의 바닥면(321)은 실질적으로 릴리스막(315)의 표면일 수 있다.
상부 체이스(350)는 상부 프레스부(351)와, 상부 체이스 몸체부(upper chase body: 352), 및 상부 체이스 벽체부(353)를 포함하여 구성될 수 있다. 상부 체이스 몸체부(352)는 상부 프레스(351)의 하강 및 상승 동작에 따라, 상부 체이스 벽체부(353)의 내측면을 따라 하강 및 상승할 수 있다. 상부 체이스 벽체부(353)는 튜브 형상의 부재로 구성될 수 있다. 상부 체이스 벽체부(353)는 상부 탄성부(354)에 의해 상부 프레스(351)에 연결되고 지지될 수 있다. 상부 탄성부(354)는 스프링과 같은 탄성 부재를 포함하여 구성될 수 있다.
도 5는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다. 도 6은 도 5의 제1디스펜스 패턴(dispensed pattern: 410)을 형성하는 단계(S11)를 보여주는 개략적인 단면도이다. 도 7은 도 6의 제1디스펜스 패턴(410)의 평면 형상의 일 예를 보여주는 개략적인 평면도이다.
도 5 및 도 6을 참조하면, 일 예에 따른 반도체 패키지 제조 방법은, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)에 서펜틴(serpentine) 형상의 제1디스펜스 패턴(410)을 형성하는 단계(S11)를 포함할 수 있다. 제1디스펜스 패턴(410)은 도 7에 제시된 것과 같이 구불구불하게 폴딩된 선형 패턴 형상(folded line pattern)을 가질 수 있다.
도 6을 참조하면, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321) 상에 디스펜스 노즐(dispensing nozzle: 400)을 도입하고, 디스펜스 노즐(400)을 통해 몰디드언더필 물질을 디스펜스할 수 있다. 디스펜스 노즐(400)을 바닥면(321) 상에서 이동시키면서 디스펜스 물질을 디스펜스함으로써, 도 7에서 도시된 것과 같이 서펜틴 형상을 가지도록 제1디스펜스 패턴(410)을 형성할 수 있다. 한붓 그리기 방식으로 디스펜스 물질을 디스펜스함으로써, 제1디스펜스 패턴(410)은 연속적인 패턴(continuous pattern) 형상을 가지도록 형성될 수 있다. 제1디스펜스 패턴(410)은 바닥면(321)의 전체 영역을 모두 덮도록 형성되지는 않지만, 패턴의 일부 부분들이 바닥면(321)의 영역 내에 부분적으로 분산 분포되도록 연장될 수 있다.
도 7을 다시 참조하면, 제1디스펜스 패턴(410)은 도입 부분(leading portion: 411), 제1 및 제2선형 부분들(412, 414), 및 폴딩된 부분(folded portion: 413)을 포함하는 연속적인 패턴 형상을 가질 수 있다. 몰드 캐비티(320)의 바닥면(321)은 중앙 영역(321R1), 중간 영역(321R2), 및 가장자리 영역(321R3)를 포함하여 구성될 수 있다.
몰드 캐비티(320)의 바닥면(321)의 중앙 영역(321R1)은 바닥면(321)의 중심(321C)을 포함하는 영역일 수 있다. 중앙 영역(321R1)은 바닥면(321)의 중심(321C)으로부터 일정 거리 바깥으로 확장된 영역일 수 있다. 중앙 영역(321R1)은 몇 개의 다이 스택 중첩 영역(331)들을 포함하는 영역일 수 있다.
다이 스택 중첩 영역(331)은 몰드 캐비티(320)의 바닥면(321)에서 도 1의 다이 스택(110)이 중첩되는 영역일 수 있다. 다이 스택(110) 또는 베이스 기판(도 1의 120)이 몰드 캐비티(320) 상에 로딩(loading)될 때, 다이 스택(110)들은 다이 스택 중첩 영역(331)들 각각에 중첩되도록 위치할 수 있다.
몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3)은 바닥면(321)의 가장자리(321E)로부터 일정 거리 안쪽까지 확장된 영역일 수 있다. 가장자리 영역(321R3)은 다이 스택 중첩 영역(331)들 중 중심(321C)으로부터 가장 멀리 위치하는 최외곽의 다이 스택 중첩 영역(331M)에 부분적으로 중첩되도록 확장된 영역일 수 있다. 가장자리 영역(321R3)은 일부 부분이 최외곽의 다이 스택 중첩 영역(331M)에 중첩될 수 있지만, 대부분은 다이 스택 중첩 영역(331)을 포함하지 않은 영역일 수 있다.
몰드 캐비티(320)의 바닥면(321)의 중간 영역(321R2)은 중앙 영역(321R1)과 가장자리 영역(321R3) 사이의 영역일 수 있다.
도 7 및 도 6을 다시 참조하면, 제1디스펜스 패턴(410)의 도입 부분(411)은 디스펜스 노즐(400)이 제1디스펜스 패턴(410)을 형성하는 시작 부분일 수 있다. 제1디스펜스 패턴(410)의 도입 부분(411)이 몰드 캐비티(320)의 바닥면(321)의 중간 영역(321R2) 내에서 형성되기 시작하고, 가장자리 영역(321R3)로 연장되도록, 디스펜스 노즐(400)이 동작할 있다. 디스펜스 노즐(400)이 몰디드언더필 물질을 토출하는 시작 지점에서, 토출양의 제어가 어려워 의도하지 않게 과도한 양이 토출될 수 있다. 몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3)에 몰디드언더필 물질이 디스펜스 노즐(400)로부터 과도하게 토출되면, 몰딩 공정에서 몰드 플래시(mold flash)와 같은 불량이 야기될 수 있다. 이러한 불량을 억제하고 미연에 방지하기 위해서, 디스펜스 노즐(400)에 의한 몰디드언더필 물질의 디스펜스는 몰드 캐비티(320)의 바닥면(321)의 중간 영역(321R2) 내에서 시작하도록 할 수 있다.
제1디스펜스 패턴(410)의 제1선형 부분(412)은 다이 스택 중첩 영역(331)들 중 제1열의 다이 스택 중첩 영역(331-1)들을 가로질러 지나도록 형성될 수 있다. 제1열의 다이 스택 중첩 영역(331-1)들은 도 7에서 가로 방향으로 열을 이루면서 배치된 다이 스택 중첩 영역(331)들을 지칭할 수 있다. 제1디스펜스 패턴(410)의 제2선형 부분(414)은 다이 스택 중첩 영역(331)들 중 제2열의 다이 스택 중첩 영역(331-2)들을 가로질러 지나도록 형성될 수 있다. 제2열의 다이 스택 중첩 영역(331-2)들은 제1열의 다이 스택 중첩 영역(331-1)들에 이웃하면서 배치된 다이 스택 중첩 영역(331)들을 지칭할 수 있다. 제1디스펜스 패턴(410)의 폴딩된 부분(413)은 제1선형 부분(412)과 제2선형 부분(414)를 이어 연결시키도록 형성될 수 있다. 이와 같이 제1선형 부분(412)과 제2선형 부분(414), 및 폴딩된 부분(413)을 포함하는 형상이 교번적으로 반복되도록 제1디스펜스 패턴(410)이 형성되어, 제1디스펜스 패턴(410)의 서펜틴 형상이 구성될 수 있다.
제1디스펜스 패턴(410)의 일부 부분인 선형 부분(412, 414)은, 적어도 하나의 다이 스택(도 1의 110)이 중첩되는 다이 스택 중첩 영역(331)을 가로질러 지나도록 형성될 수 있다. 제1디스펜스 패턴(410)의 선형 부분(412, 414)은 다이 스택 중첩 영역(331)의 폭(D2) 보다 좁은 폭(D1)을 가지도록 형성될 수 있다.
제1디스펜스 패턴(410)의 선형 부분(412, 414)이 다이 스택 중첩 영역(331)들을 가로질러 지나면서, 다이 스택(도 1의 110)들 사이의 제3갭(도 1의 116)에 중첩되는 영역을 지나는 제1디스펜스 패턴(410)의 부분이 실질적 감소되거나 실질적으로 최소화될 수 있다. 다이 스택(110)들 사이의 제3갭(116)에 중첩되는 영역을 지나는 제1디스펜스 패턴(410)의 부분이 최소화되면서, 몰디드언더필 물질이 몰딩되면서 그 내부에 보이드가 트랩(trap)되는 현상을 실질적으로 억제시키거나 실질적으로 감소시키거나 또는 실질적으로 최소화하는 것이 가능하다.
도 16은 일 예의 반도체 패키지 제조 방법에 의해 보이드(void: 19)가 감소된 효과를 보여주는 개략적인 단면도이다.
도 16 및 도 7을 참조하면, 몰디드언더필이 디스펜스된 제1디스펜스 패턴(410)을 사용하여, 실질적으로 보이드(19)의 발생없이(void free) 다이 스택(110)들을 몰디드언더필 몰딩할 수 있다.
다이 스택(110)들에 중첩된 다이 스택 영역(331)들에 제1디스펜스 패턴(410)의 대부분이 배치되면서, 반도체 다이(111)들 사이, 및 반도체 다(111)와 베이스 기판(120) 사이로 몰디드언더필이 유입되는 속도를 개선할 수 있다. 제1갭(114) 부분과 제2갭(115) 부분으로 몰디드언더필이 유입되는 것이, 몰디드언더필이 다이 스택(110)들 사이의 제3갭(116)을 완전히 채우는 것보다 빠르도록 유도할 수 있다. 이에 따라, 몰디드언더필이 다이 스택(110)들 사이의 제3갭(116)을 완전히 채워 보이드(19)가 제1갭(114)이나 제2갭(116) 내에 트랩되기 이전에, 몰디드언더필이 제1갭(114)이나 제2갭(116)을 실질적으로 완전히 채우도록 유도하는 것이 가능하다.
다이 스택(110)들 사이의 제3갭(116)에 중첩되는 몰드 캐비티(320)의 바닥면(321) 영역을 지나는 제1디스펜스 패턴(410)의 부분이 실질적으로 최소화되면서, 다이 스택(110)들 사이의 제3갭(116)에 유입될 수 있는 몰디드언더필의 양은 몰디드언더필의 전체량에 비해 상대적으로 감소된 양일 수 있다. 이에 따라, 몰디드언더필이 다이 스택(110)들 사이의 제3갭(116)이 완전히 채워지기 이전에, 몰디드언더필이 제1갭(114)과 제2갭(115) 부분을 완전히 채우는 것이 가능할 수 있다.
이에 따라, 몰디드언더필의 층(400L) 내에 보이드(19)가 발생되는 것을 실질적으로 방지하거나 실질적으로 억제하거나 또는 유효하게 감소시킬 수 있다.
도 8은 도 5의 베이스 기판(120)을 상부 체이스(350)에 로딩하는 단계(S12)를 보여주는 개략적인 도면이다.
도 8 및 도 5를 참조하면, 일 예에 따른 반도체 패키지 제조 방법은, 상부 체이스(350)의 상부 체이스 몸체부(352)에 베이스 기판(120)을 로딩하는 단계(S12)를 포함할 수 있다. 베이스 기판(120)이 배치된 캐리어(130)의 후면(backside: 130S)이 상부 체이스 몸체부(352)의 표면(352S)에 홀딩(holding)될 수 있다. 캐리어(130)의 후면(130S)은 상부 체이스 몸체부(352)의 표면(352S)에 진공 홀딩 시스템(도시되지 않음)에 의해 진공 흡착될 수 있다.
상부 체이스(350)에 베이스 기판(120)이 로딩된 후, 상부 체이스(350)를 하강하거나 또는 하부 체이스(310)을 상승시키거나, 또는 하부 체이스(310) 및 상부 체이스(350)를 동시에 동작시켜, 릴리스막(315)에 상부 체이스 벽체부(353)가 밀착되도록 할 수 있다. 이에 따라, 상부 체이스(350)의 벽체부(353)와 하부 체이스(310)가 이루는 내부 공간이 외부와 단절되고, 이 내부 공간에 진공을 유도할 수 있다. 상부 체이스(350)의 벽체부(353)와 하부 체이스(310)가 이루는 내부 공간에 진공 상태를 유도함으로써, 몰디드언더필이 몰딩되는 과정에 보이드가 유발되는 것을 더 유효하게 감소시킬 수 있다.
도 9 및 도 10은 도 5의 몰딩 단계(S23)를 보여주는 개략적인 도면들이다. 도 11은 일 예에 따른 반도체 패키지를 보여주는 개략적인 도면이다.
도 9, 도 10 및 도 5를 참조하면, 일 예에 따른 반도체 패키지 제조 방법은, 상부 체이스(350)와 하부 체이스(310)를 가동하여 몰드 캐비티(320)를 밀폐(close)하고, 몰디드언더필층(400L)을 몰딩하는 단계(S13)를 포함할 수 있다. 도 9에 제시된 것과 같이, 상부 프레스(351)를 가동하여 상부 체이스 몸체부(352)를 하강시켜, 다이 스택(110)들이 몰드 캐비티(320) 내로 삽입되도록 할 수 있다. 하부 프레스(311)를 가동하여 하부 체이스 바닥부(312)가 상승하도록 할 수도 있다.
상부 프레스(351)나 하부 프레스(311)를 계속 가동하여, 도 10에 제시된 것과 같이, 베이스 기판(120)의 가장자리 부분(120E)이 릴리스막(315)에 밀착되도록 하여, 몰드 캐비티(320)를 밀폐시킬 수 있다. 몰드 캐비티(320)를 밀폐한 후, 디스펜스되어 있는 제1디스펜스 패턴(410)이 유동(flow)되도록 가압하거나 가열할 수 있다.
도 10 및 도 16을 참조하면, 제1디스펜스 패턴(410)의 몰디드언더필 물질이 다이 스택(110)들로 흘러들어, 다이 스택(110)들을 함침할 수 있다. 제1디스펜스 패턴(410)의 몰디드언더필 물질이 제1갭(114) 부분과 제2갭(115) 부분, 및 제3갭(116) 부분으로 흘러들고, 제1갭(114) 부분과 제2갭(115) 부분, 및 제3갭(116) 부분을 실질적으로 완전히 채우도록 몰딩할 수 있다. 이후에, 몰딩된 몰디드언더필을 냉각시켜, 그 형상이 몰드 캐비티(320)의 형상을 가지도록 유도하여, 몰딩된 몰디드언더필층(400L)을 형성할 수 있다.
상부 체이스(350)와 하부 체이스(310)가 서로 맞물린 상태를 해제하여 몰드 캐비티(320)가 외부에 노출되도록 하고, 몰디드언더필층(400L)이 형성된 베이스 기판(120)을 몰드 프레스(300)로부터 이탈시킬 수 있다. 몰디드언더필층(400L)이 형성된 반도체 패키지는, 도 11에 제시된 것과 같이, 몰디드언더필층(400L)이 다이 스택(110)들을 덮도록 베이스 기판(120) 상에 형성된 구조를 가질 수 있다.
도 12는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다. 도 13은 도 12의 제2디스펜스 패턴(420)을 형성하는 단계를 보여주는 개략적인 평면도이다.
도 12, 및 도 13을 참조하면, 일 예에 따른 반도체 패키지 제조 방법은, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)에 서펜틴 형상의 제1디스펜스 패턴(410)을 형성하는 단계(S21)와, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3)에 원형 형상의 제2디스펜스 패턴(420)을 형성하는 단계(S22)와, 상부 체이스(도 4의 350)의 상부 체이스(350)에 베이스 기판(120)을 로딩하는 단계(S23), 및 몰디드언더필을 몰딩하는 단계(S24)를 포함할 수 있다.
하부 체이스(310)의 바닥면(321)에 제1디스펜스 패턴(410)을 형성하고, 바닥면(321)의 가장자리 영역(321R3)에 몰디드언더필 물질을 디스펜스 노즐(400)을 이용하여 디스펜스하여 제2디스펜스 패턴(420)을 형성할 수 있다. 제2디스펜스 패턴(420)은 하부 체이스(310)의 바닥면(321)의 가장자리 영역(321R)을 따라 연장되는 연속적인 패턴을 포함할 수 있다. 제2디스펜스 패턴(420)은 원형(circle) 형상으로 형성될 수 있다. 제2디스펜스 패턴(420)은 제1디스펜스 패턴(410)과 부분적으로 중첩되도록 형성될 수 있다.
몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3)의 대부분은 다이 스택 중첩 영역(331)들이 배치되지 않는다. 이에 따라, 가장자리 영역(321R3) 상에 위치한 몰드 캐비티(320)의 공간은 대부분 몰디드언더필 물질로 채워지게 된다. 중간 영역(321R2) 내에는 다이 스택 중첩 영역(331)들이 상대적으로 더 밀집되게 배치되고 있다. 이에 따라, 중간 영역(321R2) 상에 위치한 몰드 캐비티(320)의 공간은, 다이 스택(100)들과 몰디드언더필 물질에 의해 채워질 수 있다.
가장자리 영역(321R3) 상에 위치한 몰드 캐비티(320)의 공간을 몰디드언더필 물질로 채우기 위해서는, 중간 영역(321R2)에 비해 상대적으로 더 많은 양의 몰디드언더필 물질이 디스펜스되는 것이 요구될 수 있다. 가장자리 영역(321R3)에 상대적으로 더 많은 양의 몰디드언더필 물질이 디스펜스되도록 제2디스펜스 패턴(420)이 형성될 수 있다. 이에 따라, 몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3) 상에서 몰디드언더필이 부족한 채움 불량이 발생되는 것을 유효하게 방지하거나 실질적으로 억제하거나 또는 감소시킬 수 있다.
도 14는 일 예에 따른 반도체 패키지 제조 방법을 보여주는 공정 흐름도이다. 도 15는 도 14의 제3디스펜스 패턴(430)을 형성하는 단계(S33)를 보여주는 개략적인 평면도이다.
도 14 및 도 15를 참조하면, 일 예에 따른 반도체 패키지 제조 방법은, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)에 서펜틴 형상의 제1디스펜스 패턴(410)을 형성하는 단계(S31)와, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)의 가장자리 영역(321R3)에 원형 형상의 제2디스펜스 패턴(420)을 형성하는 단계(S32)와, 하부 체이스(310)의 몰드 캐비티(320)의 바닥면(321)의 중앙 영역(321R1)에 스파이럴(spiral) 형상의 제3디스펜스 패턴(430)을 형성하는 단계(S33)와, 상부 체이스(도 4의 350)의 상부 체이스(350)에 베이스 기판(120)을 로딩하는 단계(S34), 및 몰디드언더필을 몰딩하는 단계(S34)를 포함할 수 있다.
하부 체이스(310)의 바닥면(321)에 제1디스펜스 패턴(410), 및 제2디스펜스패턴(420)을 형성하고, 바닥면(321)의 중앙 영역(321R1)에 몰디드언더필 물질을 디스펜스 노즐(400)을 이용하여 디스펜스하여 제3디스펜스 패턴(430)을 형성할 수 있다. 제3디스펜스 패턴(430)은 제1디스펜스 패턴(410)과 부분적으로 중첩되도록 형성될 수 있다. 제3디스펜스 패턴(430)은 몰드 캐비티(320)의 바닥면(321)의 중앙 영역(321R3) 부분에 중간 영역(321R2) 보다 상대적으로 더 많은 양으로 몰디드언더필 물질을 디스펜스하기 위해 형성될 수 있다. 제3디스펜스 패턴(430)은, 몰드 캐비티(320)의 바닥면(321)의 중앙 영역(321R3) 부분으로부터 중간 영역(321R2) 등으로 몰디드언더필이 흘러나가도록 유도하여, 중앙 영역(321R3) 상에 위치에서 몰드 캐비티(320) 부분에서 보이드가 유발되는 것을 유효하게 방지거나 감소시킬 수 있다.
이제까지 본 개시에 대하여 실시예들을 중심으로 살펴보았다. 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 개시의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 개시에 포함된 것으로 해석되어야 할 것이다.
110: 다이 스택,
120: 베이스 기판,
320: 몰드 캐비티,
321: 몰드 캐비티의 바닥면,
410: 제1디스펜스 패턴,
420: 제2디스펜스 패턴,
430: 제3디스펜스 패턴.

Claims (15)

  1. 상부 체이스(upper mold chases), 및 몰드 캐비티(mold cavity)를 제공하는 하부 체이스를 포함하는 몰드 프레스(mold press)를 사용하는 반도체 패키지 제조 방법에 있어서,
    상기 몰드 캐비티의 바닥면에 몰디드언더필 물질을 디스펜스(dispense)하여 서펜틴(serpentine) 형상의 제1디스펜스 패턴을 형성하는 단계;
    상기 상부 체이스에 다이 스택들(die stacks)이 실장된 베이스 기판을 로딩(loading)하는 단계; 및
    상기 몰드 캐비티를 밀폐(close)하고, 상기 몰디드언더필 물질이 상기 다이 스택들을 함침하도록 하는 몰딩 단계;를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제1디스펜스 패턴은
    적어도 하나의 상기 다이 스택이 중첩되는 상기 몰드 캐비티의 상기 바닥면의 다이 스택 중첩 영역을 가로질러 지나는 연속적인 부분을 포함하는 반도체 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 제1디스펜스 패턴의 상기 연속적인 부분은
    상기 몰드 캐비티의 상기 바닥면의 상기 다이 스택 중첩 영역의 폭 보다 좁은 폭을 가지는 반도체 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 제1디스펜스 패턴은
    상기 다이 스택들 중 상기 다이 스택들이 중첩되는 상기 몰드 캐비티의 상기 바닥면의 상기 다이 스택 중첩 영역들 중 제1열의 상기 다이 스택 중첩 영역들을 가로질러 지나는 제1선형 부분;
    상기 다이 스택 중첩 영역들 중 제2열의 상기 다이 스택 중첩 영역들을 가로질러 지나는 제2선형 부분; 및
    상기 제1선형 부분과 상기 제2선형 부분을 연결하는 폴딩된 부분(folded portion)을 포함하는 반도체 패키지 제조 방법.
  5. 제4항에 있어서,
    상기 몰드 캐비티의 상기 바닥면은
    상기 바닥면의 가장자리로부터 상기 다이 스택 중첩 영역들 중 최외곽의 다이 스택 중첩 영역에 부분적으로 중첩되도록 확장된 가장자리 영역;
    상기 바닥면의 중심을 포함하는 중앙 영역; 및
    상기 중앙 영역과 상기 가장자리 영역 사이의 중간 영역을 포함하고,
    상기 제1디스펜스 패턴은
    상기 중간 영역 내에서 시작되고 상기 제1선형 부분에 연결되는 도입 부분(leading portion)을 더 포함하는 반도체 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 몰드 캐비티의 상기 바닥면은
    상기 바닥면의 가장자리로부터, 상기 다이 스택들이 중첩된 다이 스택 중첩 영역들 중 최외곽의 다이 스택 중첩 영역에 부분적으로 중첩되도록 확장된 가장자리 영역을 포함하고,
    상기 가장자리 영역에 상기 몰디드언더필 물질을 더 디스펜스하여 상기 가장자리 영역을 따라 연장되는 제2디스펜스 패턴을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 제2디스펜스 패턴은
    원형(circle) 형상을 가지도록 형성되는 반도체 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 제2디스펜스 패턴은
    상기 제1디스펜스 패턴과 부분적으로 중첩되도록 형성되는 반도체 패키지 제조 방법.
  9. 제1항에 있어서,
    상기 몰드 캐비티의 상기 바닥면의 중심을 포함하는 중앙 영역에 상기 몰디드언더필 물질을 더 디스펜스하여 스파이럴(spiral) 형상의 제3디스펜스 패턴을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 제3디스펜스 패턴은
    상기 제1디스펜스 패턴과 부분적으로 중첩되도록 형성되는 반도체 패키지 제조 방법.
  11. 제1항에 있어서,
    상기 다이 스택들은
    하나 이상의 반도체 다이들이 수직하게 스택되어 형성된 반도체 패키지 제조 방법.
  12. 제1항에 있어서,
    상기 다이 스택들은
    제1갭(gap)들을 가지며 서로 수직하게 스택된 복수의 반도체 다이들을 포함하고,
    상기 베이스 기판과 제2갭을 가지며 스택되고,
    제3갭을 가지며 서로 이격되고,
    상기 몰디드언더필 물질은 상기 제1, 제2 및 제3갭을 채우는 반도체 패키지 제조 방법.
  13. 제1항에 있어서,
    상기 베이스 기판은
    집적회로를 포함한 반도체 웨이퍼를 포함하는 반도체 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 베이스 기판은
    인쇄회로기판(PCB)를 포함하는 반도체 패키지 제조 방법.
  15. 제1항에 있어서,
    상기 몰딩 단계에서
    상기 다이 스택들은 상기 밀폐된 몰드 캐비티 내에 삽입된 반도체 패키지 제조 방법.
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