KR101897102B1 - 스마트 ic용 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법 - Google Patents

스마트 ic용 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법 Download PDF

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Abstract

본 발명은 칩 패키지 부재 및 칩 패키지 제조방법에 관한 것으로서, 절연필름 하부에 하부접합층을 형성하고, 상기 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고, 상기 베이스재에 관통홀을 형성하고, 상기 상부접착층 상에 회로패턴층을 형성하는 것을 포함하여 칩 패키지 부재를 제조함으로써, 추후 칩 패키지 제조시 몰딩수지와 절연필름간의 접착력을 향상시켜 칩 패키지의 신뢰도를 향상시키는 효과를 갖게 된다.

Description

스마트 IC용 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법{MANUFACTURING METHOD OF CHIP PACKAGE MEMBER FOR SMART IC AND MANUFACTURING METHOD OF CHIP PACKAGE}
본 발명은 칩 패키지 기술분야 관한 것으로서, 보다 자세하게는 칩 패키지 부재 제조기술에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(20), 상기 절연층(20)의 일면에 형성된 회로패턴층(10), 회로패턴층(10) 중 상기 비아홀에 의해 노출된 부분에 실장된 IC 칩(30)을 포함하여 이루어진다.
IC 칩(30)은 와이어(40)에 의해 회로패턴층(10)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 도 1에 도시된 바와 같이, 절연층(20) 상에 형성된다.
이러한 경우, 절연층(20)은 그 표면에너지가 부족하여 몰딩부(50)와 접하는 경계면(52)에서 접착력(Adhesion Power)이 저하되는 문제점이 발생하며, 이에 따라, 몰딩부(50)와 절연층(20)이 서로 분리되는 박리현상이 발생하는 문제점, 결과적으로 제품의 신뢰도 및 내구성이 저하되는 문제점이 존재하였다.
특히, 절연층(20)이 필름재질, 예컨대 폴리이미드(polyimide)로 형성되는 경우, 매우 낮은 표면에너지를 갖고 표면접착력이 좋지 않은 폴리이미드 자체의 특성으로 인하여 상술한 박리현상 문제점이 더욱 대두되었다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 절연필름을 이용한 칩 패키지 부재 제조시 절연필름 하부에 하부접합층을 미리 형성함으로써 표면에너지를 증가시켜 몰딩부와 칩 패키지 부재간의 박리를 방지하고 제품의 신뢰도 및 내구성을 향상시키는 것을 그 목적으로 한다.
상술한 과제를 해결하기 위한 본 발명의 칩 패키지 부재 제조방법은, 절연필름 하부에 하부접합층을 형성하고, 상기 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고, 상기 베이스재에 관통홀을 형성하고, 상기 상부접착층 상에 회로패턴층을 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 하부접합층을 형성하는 것은, 상기 절연필름 하부에 프리프레그를 라미네이팅 하는 것을 포함하여 이루어질 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 프리프레그를 라미네이팅 하는 것 이후에, 상기 프리프레그에 표면거칠기를 형성하는 것을 더 포함하여 이루어질 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 표면거칠기를 형성하는 것은, 상기 프리프레그 하부에 표면거칠기가 형성된 동박층을 라미네이팅하여 상기 표면거칠기를 상기 프리프레그에 전사하고, 상기 동박층을 에칭하는 것을 포함하여 이루어질 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 표면거칠기의 Rz값은, 3 내지 10 마이크로미터의 범위에서 형성될 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 절연필름은, 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성될 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 접착층은, 접착제(adhesive) 또는 본딩시트(bonding sheet)로 이루어질 수 있다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 관통홀을 형성하는 것은, 펀칭(Punching)공정 또는 레이저 드릴(Drill) 공정에 의해 이루어질 수 있으나 이에 한정되는 것은 아니다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 회로패턴층을 형성하는 것은, 상기 접착층 상에 금속층을 형성하고, 상기 금속층을 에칭하여 회로패턴을 형성하는 것을 포함하여 이루어질 수 있다. 이때 금속층은 구리(Cu)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 칩 패키지 부재 제조방법에 있어서, 상기 회로패턴층을 형성하는 것 이후에, 상기 회로패턴층 일면 또는 양면에 선택적으로 도금층을 형성하는 것을 더 포함하여 이루어질 수 있다. 이때 도금층은 니켈(Ni), 금(Au) 중 적어도 어느 하나를 포함하여 이루어질 수 있다.
상술한 과제를 해결하기 위한 본 발명의 칩 패키지 제조방법은, 상술한 방법에 의해 제조된 칩 패키지 부재의 하부접합층 하부에 칩을 실장하고, 상기 칩과 상기 회로패턴층을 와이어로 본딩하여 전기적으로 접속시키고, 상기 칩 하부에 상기 칩과 상기 와이어를 매립하는 몰딩부를 형성하는 것을 포함하여 이루어질 수 있다.
본 발명에 따르면, 칩 패키지 부재 제조과정에서 미리 절연필름에 하부접합층을 형성할 수 있게 되어 공정효율성 및 공정 안정성을 확보할 수 있게 된다.
또한 본 발명에 따르면, 칩 패키지 제조시 절연필름과 몰딩수지의 접착력을 향상시킬 수 있게 되어, 칩 패키지의 신뢰도 및 내구성을 향상시키는 효과도 갖게 된다.
아울러, 본 발명에 따르면, 절연필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.
도 2를 참조하면, 본 발명의 칩 패키지 부재 제조방법은, 절연필름 하부에 하부접합층을 형성하고(S1), 절연필름 상부에 접착층을 형성하여 베이스재를 제조하고(S3), 베이스재에 관통홀을 형성하고(S5), 베이스재 하부에 회로패턴층을 형성하는 것(S7)를 포함하여 이루어질 수 있다. 또한 도면에는 미도시되었으나, S7단계 이후에 회로패턴층 일면 또는 양면에 선택적으로 도금층을 형성하는 과정을 더 포함하여 이루어질 수 있다.
구체적으로 S1단계는 다음과 같이 이루어질 수 있다.
우선, 절연필름을 준비한다. 이때 절연필름의 재질은 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate, 이하 'PEN') 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate, 이하 'PET') 재질의 필름재로 형성될 수 있으나 이에 한정되는 것은 아니다.
이후 절연필름의 하면에 하부접합층을 형성한다. 이때 하부접합층의 형성은 절연필름 하부에 프리프레그를 라미네이팅 함으로써 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이에 따르면, 칩 패키지 부재 제조과정에서 미리 하부접합층을 형성함에 따라 추후 별도의 접합층을 형성할 필요가 없게 되어 제조공정효율성을 향상시킬 수 있게 되고, 비교적 가격이 저렴한 프리프레그를 이용함에 따라 제조비용을 절감할 수 있게 된다. 또한 제조과정에서 형성한 하부접합층이 지지층의 역할을 하게 되어 공정안정성을 확보할 수 있는 효과를 갖게 되며, 추가적으로 절연필름의 낮은 표면에너지에도 불구하고 칩 패키지 제조시 형성되는 몰딩재와의 접합력을 향상시킬 수 있는 효과도 거둘 수 있게 된다.
하부접합층을 형성한 후, 절연필름의 상부에 접착층을 형성하여 베이스재를 제조한다(S3). 접착층은 추후 형성될 회로패턴층과 절연필름을 결합시키는 매개체 역할을 하는 부분으로서, 접착층의 형성은 절연필름 상부에 접착제 도포 후 라미네이팅 공정을 수행하는 방법 또는 본딩시트(bonding sheet)를 절연층 하부에 부착한 후 라미네이팅 공정을 수행하는 방법을 통해 형성될 수도 있다.
이때 접착층을 형성하는 물질로서는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 보다 구체적으로는 에폭시 수지나 폴리이미드 수지로 형성될 수 있다. 또한 접착층 형성 물질에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 아울러, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다. 다만, 이는 하나의 예시일 뿐이며 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 접착성을 갖는 수지로 본 발명의 접착층을 형성할 수 있다고 할 것이다.
이후, S3단계에서 얻은 베이스재에 하나 이상의 관통홀을 형성한다(S5). 이러한 관통홀은 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 비아홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. 이때 관통홀을 형성하는 방법으로는 펀칭(punching) 가공하는 방법, 레이저를 이용한 드릴(drill) 공정을 수행하는 방법 등이 이용될 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 관통홀 형성방법이 이용될 수 있다고 할 것이다.
한편, 도면에는 미도시되었으나, S1단계와 S5단계 사이에는 하부접합층 표면에 표면거칠기를 형성하는 공정이 더 수행될 수 있으며, 이러한 공정은 다음과 같이 이루어질 수 있다.
우선 하부접착층의 하부에 전해동박(Electrolytic Copper Foil)을 라미네이팅한다. 이때 전해동박의 표면에 형성된 표면거칠기(Roughness)가 하부접착층에 전사되며, 결과적으로 하부접착층에 표면거칠기가 형성된다. 이때 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절하여 하부접착층에 형성되는 표면거칠기의 Rz값을 조절할 수 있으며, 보다 구체적으로 3 내지 10 마이크로미터의 범위내에서 Rz값이 형성될 수 있으나 이에 한정되는 것은 아니다. 표면거칠기(Rz)가 3 마이크로미터 미만인 경우, 추후 완성제품 제조시 형성되는 몰딩부와의 접착력 향상효과를 거두기 어려우며, 표면거칠기(Rz)가 10 마이크로미터를 초과하여 형성되는 경우 표면거칠기를 이루는 알갱이 들이 분말의 형태로 떨어져 나와 칩 패키지 관련 제조공정에서 오염을 유발하는 문제점을 갖게 되기 때문이다.
이후 에칭공정을 거쳐 상술한 전해동박을 제거하게 되면 하부접합층에 표면거칠기를 형성할 수 있게 되며, 이에 따라 추후 하부접합층 하부에 몰딩 수지를 도포하는 경우, 표면거칠기로 인하여 칩 패키지 부재와 몰딩 수지간의 접착력이 증대되는 효과, 칩과 칩 패키지 부재간의 접착력을 향상시킬 수 있는 효과 및 칩 패키지의 신뢰도 및 내구성이 향상되는 효과를 갖게 된다.
S5단계에서 베이스재에 관통홀을 형성한 후에는 베이스재의 하부에 회로패턴층을 형성한다(S7). 이때 회로패턴층의 형성은 다음과 같이 이루어질 수 있다. 우선 베이스재의 하부에 금속층을 형성한다. 이때 금속층은 구리(Cu)로 이루어짐이 바람직하나, 이에 한정되는 것은 아니다. 이후 금속층을 에칭하여 회로패턴을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 본 발명의 회로패턴층을 형성할 수 있게 된다.
한편, 도면에는 미도시 되었으나, S7단계 이후에 회로패턴층의 일면 또는 양면에 도금층을 형성하는 도금공정이 더 수행될 수 있다. 이때 도금공정은 전해도금공정인 것이 바람직하며, 도금되는 물질로서는 니켈(Ni), 금(Au) 중 하나 이상이 이용될 수 있다.
상술한 방법에 의해 제조되는 칩 패키지 부재는, 절연필름을 사용함에도 불구하고 칩 패키지 부재와 몰딩수지의 접착력을 향상시키는 효과, 칩 패키지(예컨대 COB 타입 등)의 신뢰도 및 내구성을 향상시키는 효과를 갖게 된다. 아울러, 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.
도 2 내지 도 4를 참조하면, 우선 도 3의 (a)에 도시된 바와 같이, 절연필름(110)을 준비한다. 이때 절연필름(110)으로서 폴리이미드(polyimide), PEN 또는 PET 재질의 필름재가 이용될 수 있으나, 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다. 이후 도 3의 (b)에 도시된 바와 같이 절연필름(110) 하부에 하부접합층 (130)을 형성한다. 이때 하부접합층(130)의 형성은 프리프레그를 라미네이팅 하는 방법으로 이루어질 수 있다. 그리고 도 3의 (c)에 도시된 바와 같이 절연필름(110) 상부에 접착층(150)을 형성하여 베이스재(100)를 제조하게 되며, 접착층(150)의 형성은 접착제 도포 후 라미네이팅 공정을 수행하거나, 또는 본딩시트 부착 후 라미네이팅 공정을 수행하는 방법으로 이루어질 수 있다.
이후, 도 3의 (d)에 도시된 바와 같이 베이스재(100)에 관통홀(190)을 형성하게 되며, 이때 관통홀(190)의 형성방법은 펀칭가공공정 또는 레이저 드릴공정 등이 이용될 수 있다. 관통홀(190)들은 광소자, 즉 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 바이홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀의 역할을 할 수 있음은 도 2의 설명에서 상술한 바와 같다.
관통홀(190) 형성 후, 도 3의 (e)에 도시된 바와 같이 금속층(210)을 베이스재(100)의 상부, 보다 구체적으로 접착층(150) 상부에 형성한다. 이때 금속층(210)의 형성방법은 라미네이팅 공정을 통해 이루어질 수 있으며, 금속층(210) 형성물질로서 구리(Cu)가 이용될 수 있으나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.
이후, 여러 약품 처리를 통해 금속층(210) 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 그리고 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로패턴을 형성하고 포토레지스트를 박리함으로써, 도 4의 (f)에 도시된 바와 같은 회로패턴층(230)을 형성함으로써 칩 패키지 부재를 제조하게 된다.
한편, 도면에는 미도시되었으나, 회로패턴층을 도금하는 공정을 더 수행함으로써 도금층을 더 형성할 수 있으며, 이러한 도금공정으로서 전해도금공정이 이용될 수 있다. 보다 구체적으로, 도 3의 (f)에 도시된 도면을 기준으로, 회로패턴층(230)의 상부(콘택 영역)에 금(Au)을 도금하여 도금층을 형성하고, 또한 관통홀(190)에 의해 노출된 회로패턴층(230)의 하부에는 니켈(Ni)을 도금하여 도금층을 형성할 수 있다.
상술한 공정에 의해 칩 패키지 부재를 제조한 이후, 하부접합층(130)의 하부에 칩(310)을 실장하고, 칩(310)과 회로패턴층(230)을 와이어(330)로 본딩하여 전기적으로 접속시키고, 칩(310)의 하부에 몰딩수지를 도포하여 칩(310)과 와이어(330)를 매립하는 몰딩부(350)를 형성함으로써 칩 패키지를 제조할 수 있게 된다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 칩 패키지 부재 및 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도이다.
도 2 내지 도 6을 참조하면, 우선 도 5의 (a)에 도시된 바와 같이, 절연필름(110)을 준비하고, 도 5의 (b)에 도시된 바와 같이 절연필름(110) 하부에 하부접합층 (130)을 형성한다.
그리고, 도 5의 (b) 및 (c)에 도시된 바와 같이 하부접합층(130) 하부에 전해동박(800)을 라미네이팅한다. 이때 전해동박(800)의 표면에 형성된 표면거칠기(Roughness)가 하부접합층(130)에 전사되며, 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절함으로써 하부접합층(130)에 형성되는 표면거칠기의 Rz값을 조절할 수 있음은 도 2의 설명에서 상술한 바와 같다.
이후 에칭공정을 통해 전해동박을 제거하면 도 5의 (d)에 도시된 바와 같이 하부접합층 (130)에 표면거칠기(131)가 형성된 구조물을 얻게 된다. 이때 표면거칠기(131)의 Rz값은 몰딩수지와의 접착력 향상 및 제조공정상 오염방지를 위해 3 내지 10 마이크로미터의 범위내에서 형성되는 것이 바람직하나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.
표면거칠기를 형성한 후, 도 5의 (d)에 도시된 바와 같이 절연필름(110) 상부에 접착층(150)을 형성하여 베이스재(100)를 제조하게 되며, 접착층(150)의 형성은 접착제 도포 후 라미네이팅 공정을 수행하거나, 또는 본딩시트 부착 후 라미네이팅 공정을 수행하는 방법으로 이루어질 수 있음은 도 2 내지 도 3의 설명에서 상술한 바와 같다.
이후, 도 5의 (e)에 도시된 바와 같이 베이스재(100)에 관통홀(190)을 형성하게 되며, 이때 관통홀(190)의 형성방법은 펀칭가공공정 또는 레이저 드릴공정 등이 이용될 수 있다.
관통홀(190) 형성 후, 도 6의 (f)에 도시된 바와 같이 금속층(210)을 베이스재(100)의 상부, 보다 구체적으로 접착층(150) 상부에 형성한다. 이때 금속층(210)의 형성방법은 라미네이팅 공정을 통해 이루어질 수 있으며, 금속층(210) 형성물질로서 구리(Cu)가 이용될 수 있으나 이에 한정되지 않음은 도 2의 설명에서 상술한 바와 같다.
이후, 금속층(210)을 패터닝하여 도 6의 (g)에 도시된 바와 같은 회로패턴층(230)을 형성함으로써 칩 패키지 부재를 제조하게 된다.
한편, 도면에는 미도시되었으나, 회로패턴층을 도금하는 공정을 더 수행함으로써 도금층을 더 형성할 수 있으며, 이러한 도금공정으로서 전해도금공정이 이용될 수 있음은 도 2 및 도 4의 설명에서 상술한 바와 같다.
상술한 공정에 의해 칩 패키지 부재를 제조한 이후, 하부접합층(130)의 하부에 칩(310)을 실장하고, 칩(310)과 회로패턴층(230)을 와이어(330)로 본딩하여 전기적으로 접속시키고, 칩(310)의 하부에 몰딩수지를 도포하여 칩(310)과 와이어(330)를 매립하는 몰딩부(350)를 형성함으로써 칩 패키지를 제조할 수 있게 된다.
본 실시예에 따르면, 하부접합층에 표면거칠기를 더 형성함으로써 칩 패키지 부재의 표면에너지를 증가시킬 수 있게 되어, 칩과 칩 패키지 부재간의 접착력을 더욱 향상시키는 효과, 칩과 몰딩부간의 접착력을 더욱 향상시키는 효과 및 결과적으로 내구성 및 신뢰도가 향상된 칩 패키지를 제조할 수 있는 효과를 갖게 된다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100 : 베이스재
110 : 절연필름
130 : 하부접합층
131 : 표면조도
150 : 접착층
210 : 금속층
230 : 회로패턴층
310 : 칩
330 : 와이어
350 : 몰딩부
800 : 전해동박

Claims (13)

  1. 절연필름 바닥면에 하부접합층을 형성하는 단계;
    상기 절연필름 상면에 상부접착층을 형성하여 상기 하부접합층, 상기 절연필름, 상기 상부접착층을 포함하는 베이스재를 형성하는 단계;
    상기 베이스재에 관통홀을 형성하는 단계;
    상기 상부접착층 상에 금속층을 형성하는 단계;
    상기 금속층을 패터닝하여 회로패턴층을 형성하는 단계;
    상기 회로패턴층의 상면 및 바닥면 상에 도금층을 형성하는 단계;
    상기 하부접합층의 바닥면에 칩을 실장하는 단계;
    상기 칩과 상기 회로패턴층을 와이어 본딩하는 단계; 및
    상기 칩과 와이어를 매립하는 몰딩부를 형성하는 단계를 포함하고,
    상기 하부접합층을 형성하는 단계는, 상기 하부접합층의 바닥면에 표면거칠기를 형성하는 단계를 포함하고,
    상기 하부접합층의 바닥면의 표면거칠기(Rz)는 3㎛ 내지 10㎛이고,
    상기 도금층을 형성하는 단계는, 상기 회로패턴층의 상면 및 상기 관통홀에 의해 노출되는 상기 회로패턴층의 바닥면 각각에, 금(Au) 도금층 및 니켈(Ni) 도금층 중 적어도 하나의 도금층을 형성하는 단계를 포함하고,
    상기 와이어는, 상기 칩으로부터 연장되어 상기 베이스재의 관통홀을 통해 상기 회로패턴층과 전기적으로 연결되고,
    상기 몰딩부는, 상기 칩, 상기 와이어, 상기 하부접합층의 바닥면 및 상기 관통홀에 의해 노출되는 상기 베이스재의 내측면과 직접 접촉하는 스마트 IC용 칩 패키지 부재 제조방법.
  2. 청구항 1에 있어서,
    상기 하부접합층을 형성하는 단계는,
    상기 절연필름 바닥면에 프리프레그를 라미네이팅 하는 단계를 포함하는 스마트 IC용 칩 패키지 부재 제조방법.
  3. 청구항 2에 있어서,
    상기 하부접합층을 형성하는 단계는,
    상기 프리프레그를 라미네이팅 하는 단계 이후에, 상기 프리프레그에 표면거칠기를 형성하는 단계를 더 포함하고,
    상기 하부접합층 바닥면에 표면거칠기를 형성하는 단계는,
    상기 프리프레그 하부에 표면거칠기가 형성된 동박층을 라미네이팅하여 상기 표면거칠기를 상기 프리프레그에 전사하는 단계; 및
    상기 동박층을 에칭하는 단계를포함하는 스마트 IC용 칩 패키지 부재 제조방법.
  4. 삭제
  5. 삭제
  6. 청구항 1에 있어서,
    상기 절연필름은,
    폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성되는 스마트 IC용 칩 패키지 부재 제조방법.
  7. 청구항 1에 있어서,
    상기 상부접착층은,
    접착제 또는 본딩시트로 이루어진 스마트 IC용 칩 패키지 부재 제조방법.
  8. 청구항 1에 있어서,
    상기 관통홀을 형성하는 단계는,
    펀칭(Punching)공정 또는 레이저 드릴(Drill) 공정에 의해 이루어지는 스마트 IC용 칩 패키지 부재 제조방법.
  9. 청구항 1에 있어서,
    상기 회로패턴층을 형성하는 단계는,
    상기 금속층을 에칭하여 회로패턴을 형성하는 단계인 스마트 IC용 칩 패키지 부재 제조방법.
  10. 청구항 1에 있어서,
    상기 금속층의 재질은,
    구리(Cu)로 형성되는 스마트 IC용 칩 패키지 부재 제조방법.

  11. 삭제
  12. 삭제
  13. 삭제
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