KR101897069B1 - 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법 - Google Patents

칩 패키지 부재 제조 방법 및 칩 패키지 제조방법 Download PDF

Info

Publication number
KR101897069B1
KR101897069B1 KR1020120039251A KR20120039251A KR101897069B1 KR 101897069 B1 KR101897069 B1 KR 101897069B1 KR 1020120039251 A KR1020120039251 A KR 1020120039251A KR 20120039251 A KR20120039251 A KR 20120039251A KR 101897069 B1 KR101897069 B1 KR 101897069B1
Authority
KR
South Korea
Prior art keywords
layer
circuit pattern
chip package
nickel
plating
Prior art date
Application number
KR1020120039251A
Other languages
English (en)
Other versions
KR20130116657A (ko
Inventor
김홍일
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020120039251A priority Critical patent/KR101897069B1/ko
Priority to PCT/KR2013/003076 priority patent/WO2013157782A1/en
Priority to CN201380020415.9A priority patent/CN104247006B/zh
Priority to US14/394,583 priority patent/US20150054162A1/en
Priority to TW102113528A priority patent/TWI674657B/zh
Publication of KR20130116657A publication Critical patent/KR20130116657A/ko
Application granted granted Critical
Publication of KR101897069B1 publication Critical patent/KR101897069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Die Bonding (AREA)
  • Laminated Bodies (AREA)

Abstract

본 발명은 칩 패키지 부재 및 칩 패키지 제조방법을 제공한다. 상기 칩 패키지 부재는 관통홀이 형성된 절연층; 상기 절연층의 일 면 상에 형성되는 회로패턴층; 및 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 형성된 도금층을 포함하고, 상기 도금층은 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 형성된 니켈(Ni)층; 상기 니켈층 상에 형성된 합금층; 및 상기 합금층 상에 형성된 금(Au)층을 포함한다. 본 발명에 따른 도금층에서는 재료 가격이 높은 Au층의 두께가 감소함으로써, Au의 사용량이 감소하며 그에 따라, 전체적인 제품 제조 비용이 감소하는 효과가 있다.

Description

칩 패키지 부재 제조 방법 및 칩 패키지 제조방법{MANUFACTURING METHOD OF CHIP PACKAGE MEMBER AND MANUFACTURING METHOD OF CHIP PACKAGE}
본 발명은 칩 패키지 기술분야 관한 것으로서, 보다 자세하게는 칩 패키지 부재 제조기술에 관한 것이다.
반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.
반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 1을 참조하면, 일반적인 스마트 IC 칩 패키지는 비아홀이 형성된 절연층(10), 상기 절연층(10)의 일면에 형성된 회로패턴층(20), 회로패턴층(20) 중 상기 비아홀에 의해 노출된 부분에 실장된 IC 칩(30)을 포함하여 이루어진다.
IC 칩(30)은 와이어(40)에 의해 회로패턴층(20)에 전기적으로 접속된다. IC 칩(30)과 와이어(40)는 에폭시 수지(Epoxy Resin) 등으로 이루어진 몰딩부(50)에 의해 몰딩되며, 이러한 몰딩부(50)는 도 1에 도시된 바와 같이, 절연층(10) 상에 형성된다. 여기에서, 몰딩 수지가 도포되는 회로패턴층(20)의 일 면은 칩 패키지의 기판에 본딩되어 본딩 영역(bonding area)이 되며, 회로패턴층(20)의 다른 면은 콘택 영역(contact area)이 된다. 또한, 회로패턴층(30)의 콘택 영역에는 도금층(60)이 형성된다.
이러한 도금층(60)은 니켈-금(Ni-Au) 도금에 의해 형성된다. 니켈-금은 기능성 확보를 위한 마감 재료로서 뿐만 아니라, 부식 또는 기타 화학적 공격에 대한 보호 장벽 금속으로 반도체 및 칩 캐리어 업계에서 사용되어 왔다. 그에 따라, 회로패턴층(30)의 콘택 영역 상에 형성된 도금층(60)은 회로패턴층(30) 상에 바로 형성되며 니켈로 이루어진 니켈층(62) 및 니켈층(62) 상에 형성되는 금층(64)을 포함한다. 도금층(60)은 전해 니켈-금 도금 방법에 의해 형성된다.
그런데, 기존 전해 니켈-금(Ni-Au) 도금은 경도가 요구되는 품질특성을 가지지만 금의 가격이 상승함에 따라 기존 스마트 IC 칩 패키지의 제조 원가의 30% 이상을 차지하고 있다.
본 발명은 상술한 종래의 문제점을 해결하기 위해 제안된 것으로서, 제조 비용을 감소시킨 스마트 IC 칩 패키지 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
상술한 과제를 해결하기 위한 본 발명의 칩 패키지 부재는 관통홀이 형성된 절연층; 상기 절연층의 일 면 상에 형성되는 회로패턴층; 및 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 형성된 도금층을 포함하고, 상기 도금층은, 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 형성된 니켈(Ni)층; 상기 니켈층 상에 형성된 합금층; 및 상기 합금층 상에 형성된 금(Au)층을 포함한다.
상기 합금층은 니켈(Ni), 인(P) 및 붕소(B)의 3원 합금으로 형성될 수 있다.
상기 합금층은 0.5±0.2 ㎛ 의 두께를 가지며, 상기 금층은 0.05±0.02 ㎛ 의 두께를 갖는다.
상기 절연층은, 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성될 수 있다.
상기 칩 패키지 부재는 상기 절연층과 상기 회로패턴층 사이에 위치하며 상기 회로패턴층을 상기 절연층에 접착시키는 하부접착층을 더 포함한다.
상기 하부접착층은, 접착제 또는 본딩시트로 이루어질 수 있다.
또한, 본 발명의 칩 패키지 부재 제조방법은 절연층에 관통홀을 형성하고;
상기 절연층의 일 면 상에 회로패턴층을 형성하고; 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 도금층을 형성하며, 상기 도금층을 형성하는 것은 상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 니켈(Ni)층을 형성하며, 상기 니켈층 상에 합금층을 형성하며, 상기 합금층 상에 금(Au)층을 형성하는 것을 포함한다.
상기 칩 패키지 부재 제조방법은, 상기 회로패턴층의 형성 이전에 상기 절연층의 일 면에 하부접착층을 형성하는 것을 더 포함할 수 있다.
상기 회로패턴층을 형성하는 것은, 상기 하부접착층 상에 금속층을 형성하고, 상기 금속층을 에칭하여 회로패턴을 형성하는 것을 포함할 수 있다.
상기 금속층의 재질은, 구리(Cu)로 형성될 수 있다.
본 발명에 따르면, 칩 패키지 부재에서는 스마트 IC 패키지에서 회로패턴층 상에 형성되는 도금층의 Ni층과 Au층 사이에 Ni-P-B 3원 합금층을 추가하여 경도(Hardness)를 2배 증가시키고 Au층의 도금 두께를 절감한다. 그에 따라, 본 발명에 따른 도금층에서는 재료 가격이 높은 Au층의 두께가 감소함으로써, Au의 사용량이 감소하며 그에 따라, 전체적인 제품 제조 비용이 감소하는 효과가 있다.
또한 본 발명에 따르면, 칩 패키지 제조시 절연필름과 몰딩수지의 접착력을 향상시킬 수 있게 되어, 칩 패키지의 신뢰도 및 내구성을 향상시키는 효과도 갖게 된다. 아울러, 본 발명에 따르면, 절연필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.
도 1은 일반적인 스마트 IC 칩 패키지의 단면도를 나타낸 도면이다.
도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.
도 3a 및 도 3b는 본 발명에 따른 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도를 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 도금층의 구조를 나타낸 도면이다.
도 5는 종래 기술 및 본 발명에 따른 도금층들에 대한 경도 시험 결과를 나타낸 도면이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2는 본 발명에 따른 칩 패키지 부재 제조방법의 흐름을 나타낸 순서도이다.
도 2를 참조하면, 본 발명의 칩 패키지 부재 제조방법은, 절연층, 접착층 및 동박층이 순차적층된 구조로 이루어진 연성동박적층필름(FCCL, Flexible Cooper Clad Laminate)를 제조하고(S1), 연성동박적층필름의 동박층을 에칭하여 제거하고(S3), 절연층 하부에 하부접착층을 형성하여 베이스재를 제조하고(S5), 베이스재에 관통홀을 형성하고(S7), 베이스재 하부에 회로패턴층을 형성하며(S9), 회로패턴층상에 도금층을 형성하는 과정을 포함하여 이루어질 수 있다. 본 발명에 따라 도금층을 형성하는 과정은 회로패턴층 상에 Ni(니켈)층을 형성하고(S10), Ni층 상에 합금층을 형성하며, 합금층 상에 Au(금)층을 형성하는 단계를 포함한다.
이하, 각 단계에 대해 도 3a 및 도 3b를 참조하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명에 따른 칩 패키지 제조방법의 공정을 개략적으로 도시한 공정예시도를 나타낸다.
구체적으로 S1단계는 다음과 같이 이루어질 수 있다.
우선, 절연필름을 준비한다. 이때 절연필름의 재질은 폴리이미드(polyimide) 수지 필름재 또는 폴리에틸렌 나프탈레이트(Polyethylene naphthalate)수지 필름재로 형성될 수 있으며, 폴리이미드(polyimide) 수지 필름재로 이루어짐이 바람직하나 이에 한정되는 것은 아니다.
이후 절연필름은 절연층(110)이 된다. 절연층(110)의 일면에 접착층(130)을 형성한다. 이때 접착층(130)을 형성하는 물질로서는 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착층 형성 물질에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다. 다만, 이는 하나의 예시일 뿐이며 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 접착성을 갖는 수지로 본 발명의 접착층을 형성할 수 있다고 할 것이다.
이후 접착층상에 전해동박(Electrolytic Copper Foil)을 라미네이팅하여 동박층(150)을 형성한다. 그에 따라, 연성동박적층필름(100)이 생산된다. 이때 전해동박의 표면에 형성된 거칠기(Roughness)가 접착층(130)에 반영되며, 결과적으로 접착층(130)에 표면조도가 형성된다. 이때 전해동박의 두께, 라미네이팅 조건(예컨대 온도 또는 압력) 등의 조건을 조절하여 접착층(130)에 형성되는 표면조도의 거칠기(Rz)를 조절할 수 있다. 이러한 접착층에 형성되는 표면조도 거칠기(Rz)는 3 내지 10 마이크로미터의 범위내에서 형성되는 것이 바람직하나 이에 한정되는 것은 아니다. 거칠기(Rz)가 3 마이크로미터 미만인 경우, 추후 완성제품 제조시 형성되는 몰딩부와의 접착력 향상효과를 거두기 어려우며, 거칠기(Rz)가 10 마이크로미터를 초과하여 형성되는 경우 표면조도를 이루는 알갱이 들이 분말의 형태로 떨어져 나와 칩 패키지 관련 제조공정에서 오염을 유발하는 문제점을 갖게 되기 때문이다.
연성동박적층필름을 제조한 후, 도 3a의 (c)에 도시된 바와 같이, 에칭공정을 거쳐 상술한 동박층(150)을 제거한다(S3). 이렇게 동박층을 제거하게 되면, 절연층 및 절연층상에 형성되고 표면조도(131)가 형성된 접착층으로 이루어진 구조물을 얻을 수 있게 된다. 이에 따라 추후 절연층상에 몰딩 수지를 도포하는 경우, 절연층 상에 형성된 표면조도로 인하여 절연층과 몰딩 수지간의 접착력이 증대되는 효과 및 칩 패키지의 신뢰도 및 내구성이 향상되는 효과를 갖게 된다.
동박층을 제거한 후(S3)에는 S3단계에서 얻은 구조물 중, 절연층(110)의 하부에 하부접착층(130)을 형성한다. 이하에서는 하부접착층, 절연층 및 접착층이 순차적층된 구조물을 베이스재(200)로 정의한다.
하부접착층(201)은 접착제 도포 후 라미네이팅 공정을 수행하는 방법 또는 본딩시트(bonding sheet)를 절연층 하부에 부착한 후 라미네이팅 공정을 수행하는 방법을 통해 형성될 수도 있다.
하부접착층이 접착제 도포를 통해 이루어지는 경우, 접착제는 S1단계에서의 접착층과 마찬가지로 에폭시 수지, 아크릴 수지, 폴리이미드 수지 중 적어도 어느 하나를 포함하는 물질로 형성될 수 있으며 특히 에폭시 수지나 폴리이미드 수지를 사용 하는 것이 바람직하다. 이들 접착제에는 유연성을 갖게 할 목적으로 각종 천연 고무, 가소제, 경화제, 인계 등의 난연제, 그 밖의 각종 첨가물이 첨가될 수 있다. 또한, 폴리이미드 수지는 주로 열가소성 폴리이미드가 사용되는 경우가 많지만, 열경화성 폴리이미드 수지도 사용될 수 있다.
이후, 도 3a의 (e)에 도시된 바와 같이, 베이스재(200)에 하나 이상의 관통홀을 형성한다(S7). 이러한 관통홀은 칩이 실장되는 비아홀, 각 층 간의 전기적 연결을 위한 비아홀, 열 확산을 용이하게 하기 위한 열 비아홀(thermal via hole), 각 층들을 정렬하는 기준이 되는 비아홀을 포함할 수 있다. 이때 관통홀을 형성하는 방법으로는 펀칭(punching) 가공하는 방법, 레이저를 이용한 드릴(drill) 공정을 수행하는 방법 등이 이용될 수 있으며, 이외에도 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 관통홀 형성방법이 이용될 수 있다고 할 것이다.
S7단계에서 베이스재(200)에 관통홀(230)을 형성한 후에는 베이스재(200)의 하부에 회로패턴층(330)을 형성한다(S9). 이때 회로패턴층의 형성은 다음과 같이 이루어질 수 있다. 도 3b의 (f)에 도시된 바와 같이, 우선 베이스재(200)의 하부에 금속층(310)을 형성한다. 이때 금속층(310)은 구리(Cu)로 이루어짐이 바람직하나, 이에 한정되는 것은 아니다. 이후 금속층(310)을 에칭하여 회로패턴층(330)을 형성한다. 보다 자세하게는 여러 약품 처리를 통해 금속층 표면을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로패턴층(330)을 형성하게 된다.
이어서, S11단계에서, 회로패턴층(330)의 일 면 즉, 회로패턴층(330)의 콘택(contact) 영역측 면 상에 니켈층(410)을 형성한다. S13단계에서 니켈층(410) 상에 합금층(420)을 형성한다. 합금층(420)은 니켈(Ni), 인(P) 및 붕소(B)을 포함하는 도금액을 니켈층(410) 상에 도금함으로써 형성될 수 있다. 즉, 합금층(420)은 니켈, 인 및 붕소의 3원 합금으로 이루어진다. 마지막으로 S15에서 합금층(420) 상에 Au(금)층(430)을 형성한다.
종래의 도금층은 니켈층 상에 금층을 형성하여 이루어진다. 도 1을 참조하면, 종래의 도금층에서 니켈층은 0.3±0.1 ㎛ 의 두께를 가지며, 금층은 5±2 ㎛ 의 두께를 갖는다. 본 발명에 따른 도금층(400)은 니켈층(410) 상에 Ni-P-B 3원 합금을 도금하여 합금층(420)을 형성한 후 Au층(430)을 형성함으로써 생성된다.
도 4는 본 발명의 바람직한 실시예에 따른 도금층의 구조를 나타낸 도면이다.
도 4를 참조하면, 회로패턴층(330)의 일 면 상에 도금층(400)이 형성되어 있다. 도금층(400)은 회로패턴층(330) 상에 형성된 니켈층(410), 니켈층(410) 상에 형성된 합금층(420) 및 합금층(420) 상에 형성된 Au층(430)을 포함한다. 니켈층(410)은 2.5±0.5 ㎛ 의 두께를 가지며, 합금층(420)은 0.5±0.2 ㎛ 의 두께를 갖는다. 그리고, Au층(430)은 0.05±0.02 ㎛ 의 두께를 갖는다.
또한, 상기 실시예에서는 회로패턴층(330)의 절연층의 관통홀에 의해 노출된 콘택 면에 대해서만 도금층을 형성하는 것으로 기술되어 있지만, 회로패턴층(330)의 칩과의 전기적 접속을 위한 와이어가 본딩되는 본딩 면에 대해서도 도금층이 형성될 수 있는데, 이는 당업자에게 자명한 사항이다.
이러한 본 발명에 따른 도금층(400)은 기존 Ni-Au 도금층과 비교하여 경도도 우수하며 종래의 도금층과 유사한 수준의 전기 저항을 갖는다. 그에 따라 본 발명에 따른 도금층(400)은 기존 스마트 IC 패키지의 도금층을 대체할 수 있다. 본 발명에 따른 도금층(400)에서는 재료 가격이 높은 Au층의 두께가 감소함으로써, Au의 사용량이 감소하며 그에 따라, 전체적인 제품 제조 비용이 감소하는 효과가 있다.
본 발명에 따른 도금층(400)은 다음 표 1과 같은 표면 저항(surface resitivity)을 나타낸다.
도금층 재료 Ni/Au (종래 기술) Ni/Ni-P-B/Au (본 발명)
단위[ohm/sq] 0.00077 0.00077
상기 표 1에 나타난 바와 같이, 종래 기술에 따른 도금층은 0.00077의 표면 저항을 나타내는데 본 발명에 따른 도금층도 종래 기술에 따른 도금층과 동일하게 0.00077의 표면 저항을 나타낸다. 본 발명에 따른 Ni-P-B 3원 합금층을 적용하기 위해서는 표면저항(Surface Resitivity)이 기존 Ni/Au 도금층과 비교하여 높지 않아야 한다. 표면저항의 측정 결과 기존 Ni/Au 도금과 동일한 수준으로 측정되었다.
또한, 본 발명에 따른 도금층은 도 5에 나타낸 바와 같은 스크러치 시험 결과를 나타낸다. 도 5는 종래 기술 및 본 발명에 따른 도금층들에 대한 경도 시험 결과를 나타낸 도면이다. 도 5(a)는 종래 기술에 따른 도금층에 대한 경도 시험 결과를 나타내고, 도 5(b)는 본 발명에 따른 도금층에 대한 경도 시험 결과를 나타낸다.
경도의 경우 박막 스크러치 시험기(Multi- Scratch Test & Friction Coefficient Tester, 모델명 UNMT-2M, 제조사 Center for Tribology)를 가지고 하중을 40g, 60g, 70g 3가지로 변화를 주면서 속도는 0.05mm/sec 로 고정한 다음 측정하였다. 도 5에 도시된 바와 같이, 본 발명에 따른 도금층은 종래 기술에 따른 도금층에 비하여 대략 2배의 경도를 나타내고 있다. 예컨대, 하중 40g에서 측정된 경도는 종래 기술에 따른 도금층은 대략 12~13의 경도값을 나타내고 본 발명에 따른 도금층은 대략 20~24의 경도값을 나타내고 있다.
이와 같이, 본 발명은 Smart IC 패키지에서 회로패턴층 상에 형성되는 도금층의 Ni층과 Au층 사이에 Ni-P-B 3원 합금층을 추가하여 경도(Hardness)를 2배 증가시키고 Au층의 도금 두께를 절감한다.
또한, 칩 패키지 부재는, 몰딩수지가 도포되는 절연층의 일면상에 표면조도를 형성하고, 거칠기를 향상시킬 수 있게 되어, 절연필름과 몰딩수지의 접착력을 향상시키는 효과, 칩 패키지(예컨대 COB 타입 등)의 신뢰도 및 내구성을 향상시키는 효과를 갖게 된다. 아울러, 절연필름으로서 폴리이미드를 사용함에도 불구하고 몰딩수지와의 접착력을 향상시킬 수 있는 효과 및 폴리이미드를 사용함에 따른 제품의 내열성, 기계적 성질, 전기적 특성 및 난연성을 향상시킬 수 있는 효과도 갖게 된다. 또한, 연성동박적층필름을 이용하여 칩 패키지를 제조하게 됨에 따라 제품을 경량화 할 수 있는 효과, 제품을 소형화, 경박단소화 할 수 있는 효과도 추가적으로 거둘 수 있게 된다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100 : 베이스재 110 : 절연필름
130 : 하부접합층 131 : 표면조도
150 : 접착층 210 : 금속층
230 : 회로패턴층 310 : 칩
330 : 와이어 350 : 몰딩부
410: 니켈층 420: 합금층
430: 금층

Claims (12)

  1. 절연층, 상기 절연층 상부에 배치되는 상부접착층 및 상기 절연층 하부에 배치되는 하부접착층을 포함하며, 상기 절연층, 상기 상부접착층 및 상기 하부접착층을 관통하는 관통홀이 형성된 베이스재;
    상기 베이스재의 일 면 상에 형성되는 회로패턴층; 및
    상기 관통홀에 의해 노출된 상기 회로패턴층의 일면 상에 형성된 도금층을 포함하고,
    상기 상부접착층의 일면은 표면조도 값(Rz)을 가지며, 상기 표면조도 값은 3㎛ 내지 10㎛이고,
    상기 도금층은,
    상기 관통홀에 의해 노출된 회로패턴층의 일 면 상에 형성된 니켈(Ni)층;
    상기 니켈층 상에 형성된 합금층; 및
    상기 합금층 상에 형성된 금(Au)층을 포함하고,
    상기 합금층은, 니켈(Ni), 인(P) 및 붕소(B)의 3원 합금을 포함하고,
    상기 니켈층의 두께는 상기 합금층의 두께보다 두껍고,
    상기 합금층의 두께는 상기 금층의 두께보다 두껍고,
    상기 니켈층의 두께는 2.5㎛±0.5㎛이고, 상기 합금층의 두께는 0.5㎛±0.2㎛이고, 상기 금층의 두께는 0.05㎛±0.02㎛인 칩 패키지 부재.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 절연층은, 폴리이미드(polyimide), 폴리에틸렌 나프탈레이트(Polyethylene naphthalate) 또는 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate)로 형성되는 칩 패키지 부재.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 하부접착층은,
    접착제 또는 본딩시트로 이루어진 칩 패키지 부재.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020120039251A 2012-04-16 2012-04-16 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법 KR101897069B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120039251A KR101897069B1 (ko) 2012-04-16 2012-04-16 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법
PCT/KR2013/003076 WO2013157782A1 (en) 2012-04-16 2013-04-12 Method of manufacturing chip package substrate amd method of manufacturing chip package
CN201380020415.9A CN104247006B (zh) 2012-04-16 2013-04-12 制造芯片封装基板的方法和制造芯片封装的方法
US14/394,583 US20150054162A1 (en) 2012-04-16 2013-04-12 Method of manufacturing chip package substrate and method of manufacturing chip package
TW102113528A TWI674657B (zh) 2012-04-16 2013-04-16 晶片封裝基板及其製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120039251A KR101897069B1 (ko) 2012-04-16 2012-04-16 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법

Publications (2)

Publication Number Publication Date
KR20130116657A KR20130116657A (ko) 2013-10-24
KR101897069B1 true KR101897069B1 (ko) 2018-09-12

Family

ID=49383680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120039251A KR101897069B1 (ko) 2012-04-16 2012-04-16 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법

Country Status (5)

Country Link
US (1) US20150054162A1 (ko)
KR (1) KR101897069B1 (ko)
CN (1) CN104247006B (ko)
TW (1) TWI674657B (ko)
WO (1) WO2013157782A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013069947A1 (en) * 2011-11-09 2013-05-16 Lg Innotek Co., Ltd. Tape carrier package and method of manufacturing the same
CN104113979B (zh) * 2014-02-13 2017-06-30 美的集团股份有限公司 铝基线路板及其制备方法和全封装电子元件
KR101882287B1 (ko) 2016-12-09 2018-07-26 주식회사 효성 배터리 수명 추정 방법 및 장치
JP7069082B2 (ja) * 2019-05-08 2022-05-17 三菱電機株式会社 電力用半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100288541A1 (en) * 2009-05-13 2010-11-18 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
JP2011211248A (ja) * 2011-07-29 2011-10-20 Toyo Kohan Co Ltd Ｑｆｎ用金属積層板を用いたｑｆｎの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3392992B2 (ja) * 1995-08-11 2003-03-31 日立化成工業株式会社 半導体パッケージ
JP2000232269A (ja) * 1999-02-10 2000-08-22 Nec Toyama Ltd プリント配線板およびプリント配線板の製造方法
JP4905749B2 (ja) * 2001-03-02 2012-03-28 日立化成工業株式会社 配線板とその製造方法とその配線板を用いた半導体搭載用基板とその製造方法と半導体パッケージ並びにその製造方法
JP5214179B2 (ja) * 2007-06-12 2013-06-19 株式会社トクヤマ メタライズド基板およびその製造方法
KR101480554B1 (ko) * 2008-06-04 2015-01-08 엘지이노텍 주식회사 인쇄회로기판 조립체
KR101103767B1 (ko) * 2009-12-24 2012-01-06 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP2012033855A (ja) * 2010-07-01 2012-02-16 Hitachi Cable Ltd Ｌｅｄモジュール、ｌｅｄパッケージ、並びに配線基板およびその製造方法
US8518815B2 (en) * 2010-07-07 2013-08-27 Lam Research Corporation Methods, devices, and materials for metallization

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100288541A1 (en) * 2009-05-13 2010-11-18 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer, and package applied with the substrate , and methods of manufacturing of the substrate and package
JP2011211248A (ja) * 2011-07-29 2011-10-20 Toyo Kohan Co Ltd Ｑｆｎ用金属積層板を用いたｑｆｎの製造方法

Also Published As

Publication number Publication date
US20150054162A1 (en) 2015-02-26
KR20130116657A (ko) 2013-10-24
TWI674657B (zh) 2019-10-11
WO2013157782A1 (en) 2013-10-24
CN104247006B (zh) 2017-10-24
TW201349418A (zh) 2013-12-01
CN104247006A (zh) 2014-12-24

Similar Documents

Publication Publication Date Title
US9226382B2 (en) Printed wiring board
JP5306789B2 (ja) 多層配線基板及びその製造方法
TWI308382B (en) Package structure having a chip embedded therein and method fabricating the same
KR20070117991A (ko) 반도체 장치 및 그 제조 방법
US9601422B2 (en) Printed wiring board, semiconductor package, and method for manufacturing printed wiring board
KR101897069B1 (ko) 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법
US9818714B2 (en) Method of manufacturing substrate for chip packages and method of manufacturing chip package
KR101956119B1 (ko) 스마트 ｉｃ용 인쇄회로기판 및 그 제조방법
JP2004179647A (ja) 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
KR102119760B1 (ko) Ic 모듈용 인쇄회로기판 및 그 제조방법
KR101897015B1 (ko) 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법
KR101886340B1 (ko) 스마트 ic모듈 및 그 제조방법
KR20130134768A (ko) 스마트 ｉｃ용 인쇄회로기판 및 그 제조 방법
KR101886423B1 (ko) 칩 패키지 부재 및 그 제조 방법
TWI482249B (zh) 用於晶片封裝之基板及其製造方法
KR101956103B1 (ko) 인쇄회로기판 및 이를 포함하는 스마트 ｉｃ 모듈
KR101886346B1 (ko) 스마트 ｉｃ용 인쇄회로기판 및 그 제조 방법
KR101897102B1 (ko) 스마트 ic용 칩 패키지 부재 제조 방법 및 칩 패키지 제조방법
US11778752B2 (en) Circuit board with embedded electronic component and method for manufacturing the same
KR101172168B1 (ko) 방열회로기판 및 그의 제조 방법
TW201328459A (zh) 捲帶承載封裝件及其製造方法
JP2011181692A (ja) 回路基板、半導体装置、回路基板の製造方法、および半導体装置の製造方法
TW200536095A (en) Ball grid array package structure, heat slug structure, and laser mark rework method
JP2005166798A (ja) 支持用金属補強板付き半導体パッケージの製造方法
KR20130025639A (ko) 칩 패키지 부재 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant