KR101480554B1 - 인쇄회로기판 조립체 - Google Patents

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Abstract

본 발명은 전자소자가 결합되는 절연기판과, 상기 절연기판에 삽입되며 외부로 노출되는 면을 가지는 회로패턴, 및 상기 노출되는 면의 적어도 일부분에 형성되어 상기 전자소자와 전기적으로 연결되는 도전 패드를 포함하는 인쇄회로기판 조립체를 제공한다.

Description

인쇄회로기판 조립체{PCB ASSEMBLY}
본 발명은 인쇄회로기판과 전자소자를 구비한 인쇄회로기판 조립체에 관한 것이다.
전자기기의 소형화 추세에 따라 이에 적용시킬 수 있도록 고집적화된 회로 적 연결이 구현되고 있다. 이에 반해 전자기기의 기능을 구현하는 하드웨어의 탑재를 위한 인쇄회로기판은 둘 이상으로 이루어지는 경우가 많다.
이러한 회로적 연결의 일부로서 사용되는 인쇄회로기판 조립체는 전자소자인 반도체칩을 인쇄회로기판에 의하여 지지하고 이를 외부의 기판에 장착하여 반도체 칩과 외부기판을 연결하는 기능을 한다.
일반적으로 인쇄회로기판에는 회로패턴이 형성되며, 인쇄회로기판 조립체를 구성하는 전자소자와 전기적으로 연결된다. 이러한 전기적 연결은 보다 슬림화된 구조가 고려될 수 있다.
인쇄회로기판 조립체는 전자소자와 외부의 기판의 통전 수단에 따라 다양한 형태가 고려될 수 있다. 일 예로 연결 단자를 이용하여 반도체칩과 외부의 기판을 전기적으로 연결하는 구성이 있으며 이러한 방식은 연결 단자 간의 간격을 작도록 고려될 수 있다.
본 발명의 일 목적은 보다 고밀도의 인쇄회로기판 조립체를 구성할 수 있는 통전 수단을 제공하는 것이다.
이와 같은 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일실시예에 따르는 인쇄회로기판 조립체는 절연기판과 절연기판에 결합되는 전자소자를 포함한다. 절연기판에는 회로패턴이 삽입되며, 회로패턴은 절연기판의 외부로 노출되는 면을 가진다. 노출되는 면의 적어도 일부분에는 도전 패드가 형성되어, 전자소자와 전기적으로 연결된다. 회로패턴은 노출되는 면이 절연기판의 일면과 동일 평면을 이루도록 삽입될 수 있다.
본 발명의 일 측면에 따르면, 회로패턴을 보호하는 보호층을 더 포함한다. 보호층은 노출되는 면을 덮도록 절연기판에 도포되어 형성된다.
본 발명의 다른 측면에 따르면, 전자소자는 절연기판에 회로패턴이 삽입되는 면의 반대면에 배치된다. 반대면은 외부로 노출되는 노출 영역과 전자소자가 결합되는 결합 영역을 형성할 수 있다. 결합 영역에는 결합제가 배치될 수 있다. 결합제는 전자소자의 적어도 일부와 접촉하여 전자소자를 절연기판에 결합시킨다.
본 발명의 또 다른 측면에 따르면, 절연기판에는 관통공이 형성되며, 인쇄회로기판 조립체에는 관통공을 통과하는 도전 와이어가 포함될 수 있다. 도전 와이어의 일단부는 전자소자와 연결되고 타단부는 도전 패드와 연결될 수 있다.
본 발명은 회로패턴이 절연기판에 삽입되어, 회로패턴과 전자소자의 전기적 연결을 보다 고밀도로 할 수 있다.
본 발명은 회로패턴을 보호하는 보호층을 절연 기판의 일면에서 형성하여 인쇄회로기판 조립체를 보다 슬림하게 할 수 있다.
이하, 본 발명에 관련된 인쇄회로기판 조립체에 대하여 도면을 참조하여 보다 상세하게 설명한다. 본 명세서에서는 서로 다른 실시예라도 동일·유사한 구성에 대해서는 동일·유사한 참조번호를 부여하고, 그 설명은 처음 설명으로 갈음한다.
도 1은 본 발명의 일 실시예에 따르는 인쇄회로기판 조립체(100)의 개략적 단면도이다. 도 2는 도 1의 회로패턴(112)이 삽입된 절연기판(111)의 개략적 단면도이다.
본 발명의 인쇄회로기판 조립체(100)는 인쇄회로기판(110)과 이에 결합하는 전자소자(120)를 포함한다.
상기 인쇄회로기판 조립체(100)는 반도체 패키지, 예를 들어 BGA(Ball Grid Array) 반도체 패키지 등이 될 수 있다. 반도체 패키지는 외부의 인쇄회로기판인 마더보드(mother board) 등과 전기적으로 연결될 수 있다. 이러한 전기적 연결에 의하여 외부 인쇄회로기판과 입출력 신호를 교환할 수 있게 된다.
도 2를 참조하면, 인쇄회로기판(110)의 몸체를 이루는 절연기판(111)에는 회 로패턴(112)이 삽입된다.
절연기판(111)은 전기 절연성을 가지는 것으로서, 예를 들면 에폭시 수지, BT(Bismaleimide Triazine)수지 또는 아라미드(Aramid) 수지 등을 기재로 하여 형성될 수 있다. 회로패턴(112)은, 예를 들어 구리(Cu) 박막 등으로 형성될 수 있다.
이러한 인쇄회로기판(110)은 반경화 상태의 절연기판(111)에 미리 형성시켜 놓은 회로패턴(112)을 프레스 등을 이용하여 가압함으로써 형성될 수 있다. 회로패턴(112)은 절연기판(111)에 외부로 노출되는 면(112a)을 가지도록 삽입된다.
회로패턴(112)은 노출되는 면(112a)이 절연기판(111)의 일면과 동일 평면을 이루도록 삽입될 수 있다.
다시 도 1을 참조하면, 노출되는 면(112a)의 적어도 일부분에는 회로패턴(112)을 감싸도록 도전 패드(114)가 형성된다.
도전 패드(114)는 노출되는 면(112a)에서 전기 도금에 의하여 형성될 수 있다. 도전 패드(114)은 도전성이 있는 금속 재질이면 충분하지만, 금(Au) 또는 은(Ag) 등으로 형성될 수 있으며 금속재질의 합금을 사용할 수 있다.
도전 패드(114)는 도시한 바와 같이 복수의 금속 재질이 적층되는 형태를 가질 수 있다. 이는 노출되는 면(112a)에 제1 도전 금속(114a)을 도금하고, 제1 도전 금속(114a)에 다시 제2 도전 금속(114b)을 도금하여 형성될 수 있다. 제1 도전 금속(114a)은 회로패턴(112)과 결합성이 좋은 금속, 예를 들어 니켈(Ni) 등이 될 수 있다. 제2 도전 금속(114b)은, 예를 들어 금(Au) 등으로 형성될 수 있다.
인쇄회로기판의 회로패턴은 절연기판의 외면에 형성되는 것이 일반적이다. 이에 반해 본 발명과 관련된 인쇄회로기판(110)에서는 회로패턴(112)이 절연기판(111)의 내부로 삽입되므로, 회로패턴(112)이 삽입되는 면(111a)에서 외부로 돌출되는 도전 패드(114)의 돌출량(H1)이 일반적인 인쇄회로기판보다 작아진다. 이로 인하여 인쇄회로기판(110)의 두께가 보다 작아질 수 있으며, 슬림화된 인쇄회로기판 조립체(100)가 구성될 수 있다.
만약 회로패턴(212)이 절연기판(211)의 외부로 돌출되어 있다면 절연기판(211)의 회로패턴(212)이 삽입되는 면(211a)과 수직으로 형성되어 노출되는 면(212a', 이상 도 4a 참조)이 형성될 수 있다. 수직으로 형성되어 노출되는 면(212a')에 제1 도전 금속(214a)이 형성되므로, 도전 패드(214)의 길이(L2)은 제1 도전 금속(214a)의 두께가 포함되게 된다.
이에 반해 본 발명과 관련된 인쇄회로기판(110)에서는 회로패턴(112)의 노출되는 면(112a)이 절연기판(111)의 일면과 동일 평면을 이루도록 삽입되므로, 도전 패드(114)의 길이(L1)에는 제1 도전 금속(114a)의 두께가 포함되지 않게 된다. 이는 노출되는 면(112a)이 절연기판(111)의 일면(111a)보다 돌출되지 않도록 형성되기 때문에 가능하다.
절연기판(111)에는 회로패턴(112)을 보호하는 보호층(113)이 형성될 수 있다. 보호층(112)은 노출되는 면(112a)을 덮도록 절연기판(111)에 도포되어 형성된다. 보호층(113)은, 예를 들어 BGA(Ball Grid Array) 반도체 패키지에서 주로 사용하는 솔더 마스크(Solder Mask) 등이 될 수 있다.
이와 같이 구성된 인쇄회로기판(110)에는 전자소자(120), 예를 들어 반도체 칩 등이 탑재될 수 있다.
본 도면을 참조하면, 절연기판(111)의 회로패턴이 삽입되는 면(111a)의 반대면(111b)에는 전자소자(120)가 결합된다. 이러한 반대면(111b)은 외부로 노출되는 노출 영역(160a)과 전자소자(120)가 결합되는 결합 영역(160b)을 형성한다.
노출 영역(160a)에는 절연기판(111)의 회로패턴이 삽입되는 면(111a)에 형성된 보호층(113)을 형성하지 않도록 하는 것이 바람직하다. 이로 인하여 보호층(113)의 두께만큼 인쇄회로기판 조립체(100)의 두께를 줄일 수 있기 때문이다.
결합 영역(160b)에는 전자소자(120)를 절연기판(111)에 결합시키기 위하여 전자소자(120)의 적어도 일부와 접촉하는 결합제(161)가 배치된다. 결합제(161)는 얇은 막의 수치층을 형성하면서 전자소자(120)를 인쇄회로기판(110)에 부착시키는 합성수지, 예를 들어 에폭시 수지 등이 될 수 있다. 합성수지와 절연기판(111)을 같은 재질로 하여 전자소자(120)와 절연기판(111)의 결합력을 보다 높게 할 수도 있다.
전자소자(120)를 인쇄회로기판(110)과 전기적으로 연결하기 위하여 도전 와이어(130)가 전자소자(120)와 도전 패드(114)에 각각 결합된다. 도전 와이어(130)의 일단부는 전자소자(120)와, 예를 들어 와이어 본딩에 의하여 연결되고 타단부는 도전 패드(114)와 연결된다.
본 도면을 참조하면, 인쇄회로기판(110)에는 관통공(140)이 형성될 수 있다. 관통공(140)은 드릴이나 레이저 등을 이용하여 절연기판(111)을 관통하여 형성된다. 도전 와이어(130)는 관통공(140)을 통과하여 절연기판(111)의 양면(111a, 111b)에 각각 배치되는 도전 패드(114)와 전자소자(120)를 연결한다. 이는 도전 와이어(130)가 짧은 경로로 전기적 연결을 구성하도록 하기 위함이다.
인쇄회로기판 조립체(100)에는 전자소자(120), 도전 와이어(130) 및 도전 패드(114)등을 보호하기 위하여 봉지재(170)가 충전되어 덮어 씌워질 수 있다. 봉지재(170)는, 예를 들어 에폭시 수지 등의 합성수지가 될 수 있다.
인쇄회로기판(110)에는 전자소자(120)와 외부 소자가 전기적으로 연결될 수 있도록 연결 단자(150)가 형성된다. 이러한 연결 단자(150)는 도전성 재질로 형성되며 예를 들어 납(Pb) 등이 될 수 있다.
연결 단자(150)는 용융상태의 도전체를 도전 패드(114)의 일면을 덮도록 인쇄회로기판에 도포한 후 응고시키거나 또는 도전 패드(114)의 일면에서 도금하는 방식에 의하여 형성될 수 있다.
예를 들어 구리 박막으로 형성되는 회로패턴(112)은 납으로 형성되는 연결 단자(150)와 결합력이 약하다. 본 발명과 관련하여, 연결 단자(150)은 도전 패드(114)와 결합하므로 회로패턴(112)에 직접 결합하는 것보다 결합력이 강해진다. 이로 인하여 연결 단자(150)가 외부 기판과 결합된 후에 연결 단자(150)가 외부 하중이나 환경 변화(예를 들어 온도변화)에 의해 인쇄회로기판(110)에서 분리 이탈되는 현상이 완화 또는 방지될 수 있다.
도 3은 도 1의 인쇄회로기판 조립체(100)의 배면에서 바라본 개념도이다. 다만 본 도면은 도 1의 봉지재(170)는 제외하고 도시한 것이다.
도전 패드(114)와 연결 단자(150)는 일정 간격으로 전자소자(120)의 길이 방 향으로 배열되어 있다. 도전 패드(114)와 연결 단자(150)의 배열은 각각 피치 P1, P2를 가질 수 있다. 도전 패드(114)의 길이(L1, 도 1 참조)가 작아짐에 따라 도전 패드(114)와 연결 단자(150)의 피치 P1, P2는 보다 조밀하게 형성될 수 있다. 이로 인하여 회로패턴(112)과 전자소자(120)의 전기적 연결이 보다 고밀도로 될 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따르는 인쇄회로기판 조립체의 회로패턴들(212, 312, 412) 및 도전 패드들(214, 314, 414)을 나타낸 개략적 단면도이다.
도 4a를 참조하면, 절연기판(211)에 회로패턴(212)의 일부분이 삽입되어 있다. 회로패턴(212)의 삽입 깊이만큼 도전 패드(114)의 돌출량(H2)이 회로패턴의 삽입이 없는 인쇄회로기판보다 작아질 수 있다.
도 4b를 참조하면, 절연기판(311)에는 회로패턴(312)의 완전히 삽입되어 있으며, 제1 도전 금속(314a)의 일부가 삽입되어 있다. 이는 회로패턴(312)의 노출되는 면(312a)이 회로패턴(312)의 삽입되는 면(311a)보다 절연기판(311)의 내부를 향하여 인입되게 회로패턴(312)을 삽입함으로써 가능하게 된다.
도 4c를 참조하면, 절연기판(411)에는 회로패턴(412) 및 제1 도전 금속(414a)이 절연기판(411)의 외부로 돌출되지 않도록 삽입되어 있다. 제1 도전 금속(414a)이 절연기판(411)의 회로패턴(412)이 삽입되는 면(411a)과 수직으로 형성되어 노출되는 면을 형성하지 않게 된다. 따라서 도전 패드(414)의 길이(L4)에는 제2 도전 금속(414b)의 두께가 포함되지 않고 회로패턴(412)의 길이와 같아지게 된 다.
상기와 같은 인쇄회로기판 조립체는 위에서 설명된 실시예들의 구성과 방법에 한정되는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
도 1은 본 발명의 일 실시예에 따르는 인쇄회로기판 조립체의 개략적 단면도.
도 2는 도 1의 회로패턴이 삽입된 절연기판의 개략적 단면도.
도 3은 도 1의 인쇄회로기판 조립체의 배면 개념도.
도 4a는 본 발명의 다른 실시예에 따르는 인쇄회로기판 조립체의 회로패턴 및 도전 패드의 개략적 단면도.
도 4b는 본 발명의 다른 실시예에 따르는 인쇄회로기판 조립체의 회로패턴 및 도전 패드의 개략적 단면도.
도 4c는 본 발명의 다른 실시예에 따르는 인쇄회로기판 조립체의 회로패턴 및 도전 패드의 개략적 단면도.

Claims (9)

  1. 전자소자가 결합되는 절연 기판;
    상기 절연 기판 내부에 삽입되며, 외부로 노출되는 면을 가지는 회로패턴; 및
    상기 회로 패턴의 노출되는 면과 직접 접촉하면서 상기 회로 패턴의 노출되는 면을 적어도 일부 감싸며, 상기 전자소자와 전기적으로 연결되는 도전 패드를 포함하는 인쇄회로기판 조립체.
  2. 제1항에 있어서,
    상기 노출되는 면을 덮도록 상기 절연기판에 도포되어, 상기 회로패턴을 보호하는 보호층을 더 포함하는 인쇄회로기판 조립체.
  3. 제1항에 있어서,
    상기 전자소자는 상기 절연기판에 회로패턴이 삽입되는 면의 반대면에 배치되는 것을 특징으로 하는 인쇄회로기판 조립체.
  4. 제3항에 있어서,
    상기 반대면은 외부로 노출되는 노출 영역과 상기 전자소자가 결합되는 결합 영역을 형성하는 것을 특징으로 하는 인쇄회로기판 조립체.
  5. 제4항에 있어서,
    상기 결합 영역에는 상기 전자소자의 적어도 일부와 접촉하여 상기 전자소자를 상기 절연기판에 결합시키는 결합제가 배치되는 것을 특징으로 하는 인쇄회로기판 조립체.
  6. 제3항에 있어서,
    상기 절연기판에는 관통공이 형성되며,
    일단부는 상기 전자소자와 연결되고 타단부는 상기 관통공을 통과하여 상기 도전 패드와 연결되는 도전 와이어를 더 포함하는 인쇄회로기판 조립체.
  7. 제1항에 있어서,
    상기 회로패턴은 상기 노출되는 면이 상기 절연기판의 일면과 동일 평면을 이루도록 삽입되는 것을 특징으로 하는 인쇄회로기판 조립체.
  8. 제 1항에 있어서,
    상기 도전 패드는 복수의 층으로 형성되는 인쇄회로기판 조립체
  9. 제 1항에 있어서,
    상기 도전 패드의 적어도 일부는 상기 절연 기판 내부에 삽입되는 인쇄회로기판 조립체.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060027653A (ko) * 2004-09-23 2006-03-28 삼성전자주식회사 와이어 본딩 검사 영역을 구비한 단일층 인쇄회로기판
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