JP5041593B2 - チップ型半導体装置の製造方法 - Google Patents

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Description

本発明は、チップ型半導体装置に関し、更に詳しくは、半導体素子がワイヤボンディングによって実装されたチップ型半導体装置に関する。
近年の電子機器の小形・薄形化傾向に伴って、回路基板へ表面実装が可能な電子部品、即ちチップ型半導体装置の需要が急速に増加している。チップ型半導体装置は、通常は直方体ブロックに近い形状をしており、絶縁基板の表面側にそれぞれ一対の電極を備え、裏面または裏面に近い側面に一対の端子電極が形成されている。そして、表裏面の電極同士はスルーホールによって導通する一方、表面側電極の一方に半導体素子を実装し、該半導体素子と他方の表面側電極とを金属細線によってワイヤボンディングしたのち、これらの半導体素子及び金属細線を透光性樹脂によって封止したものである。このようなチップ型半導体装置は、回路基板上の配線パターンと所定の端子電極とが接触するように回路基板上に配設して、半田などの導電性接着剤で回路基板上に固着する。
このようなチップ型半導体装置において、基板の表面側に半導体素子を接合するダイボンドパターン及び２ｎｄボンディングパターンと裏面側の端子電極とを絶縁層を挟んで対向配置させることによって、装置の小型化を追求したものが知られている（例えば、特許文献１、特許文献２及び特許文献３参照。）。
図４は従来のこのようなチップ型半導体装置の一例である発光ダイオード（以下ＬＥＤと略記する）の断面図を示している。ＬＥＤ５１の基板５２は、絶縁層５２ａを挟んで表面側電極であるダイボンドパターン５２ｂ及び２ｎｄボンディングパターン５２ｃと裏面側電極である端子電極５２ｄ、５２ｄとをそれぞれ対向配置させ、絶縁層５２ａを貫通するレーザーで開けた穴内に導電剤を充填して形成したフィルドビア５２ｅによって表裏電極を導通させている。フィルドビア５２ｅはレーザーによって穴開けを行う都合上、基板５２はプリント配線板やフレキシブル基板等の薄いものである。ダイボンドパターン５２ｂにはＬＥＤ素子３が接合され、金ワイヤ４（径２０〜３０μｍ）によってＬＥＤ素子３の電極と２ｎｄボンディングパターン５２ｃとが接続されている。ＬＥＤ素子３と金ワイヤ４とは封止樹脂５によって封止されている。ＬＥＤ５１ではフィルドビア５１ｅの径がキャピラリの先端径より大きいのでキャピラリの片当たりが起きない。
図５は他の従来のチップ型半導体装置の一例であるＬＥＤの断面図を示しており、ワイヤボンディングをボールボンディングで行った場合の、２ｎｄボンディングの様子を表している。ＬＥＤ６１ではフィルドビア６２ｅの径（φｄ＝４０〜５０μｍ）はキャピラリ９の先端径（φＤ＝８０〜１００μｍ）よりも小さい径を有している。このような場合には、図５に示すように、キャピラリ９の先端の一部がフィルドビア上の電極に、他の一部が基板の基材上の電極にくる場合、即ちキャピラリ９の片当たりが発生する。
特開２００１−１０２６３８号公報 特開平０９−１８１３５９号公報 特開２００３−０１７７５４号公報
しかし、ワイヤボンディングをウェッジボンディングで行った場合には、２ｎｄボンディング側においてより広いスペースを必要とする。また、キャピラリの構造上、同じ方向にしかワイヤのループを張れない。そこでボールボンディングで行おうとすると、フィルドビアの径がワイヤボンダーのキャピラリの先端径より小さい場合には、キャピラリの片当たりが発生する。この場合には超音波が基材部分には伝わり難くなるのでワイヤが２ｎｄボンディング位置で押しつぶしに不具合が生じやすく、ワイヤが引っ張られたときに接続部が剥がれたり、剥がれやすくなるという問題があった。
本発明は、上記問題を解決して、ワイヤボンディングをボールボンディングで行った場合に、フィルドビアの径がワイヤーボンダーのキャピラリの先端径より小さい場合にもフィルドビア上のパターンに問題なくワイヤを打つことができるチップ型半導体装置の製造方法を提供することを目的としている。
前述した目的を達成するための本発明の手段は、絶縁層の両面に銅箔が張られ、表面側には半導体素子を実装するダイボンドパターンと前記半導体素子とワイヤボンディングされる２ｎｄボンディングパターンとを有し、裏面側には前記両パターンの端子電極となる裏パターンを有し、前記裏パターン側から前記ダイボンドパターンあるいは前記２ｎｄボンディングパターンの銅箔に達する穴をレーザー処理により設け、メッキにより表裏のパターンを導通し、さらに前記穴全体を塞いでワイヤボンディングのキャピラリの先端径よりも小さい径を有するフィルドビアを形成し、表裏の前記パターンがこのフィルドビアによって前記絶縁層を貫通して導通している実装基板の、前記ダイボンドパターン上に前記半導体素子を接合し、この半導体素子と前記２ｎｄボンディングパターンとを金属細線によってボールボンディングしたのち、前記半導体素子および前記金属細線を封止する透光性樹脂で前記実装基板の表面側全面を覆うチップ型半導体素子の製造方法において、前記フィルドビアと前記キャピラリ先端とが垂直方向に重ならないように、２ｎｄボンディングがなされることを特徴とする。
本発明によれば、絶縁層の両面に銅箔が張られ、表面側には半導体素子を実装するダイボンドパターンと前記半導体素子とワイヤボンディングされる２ｎｄボンディングパターンとを有し、裏面側には前記両パターンの端子電極となる裏パターンを有し、表裏の前記パターンがワイヤボンディングのキャピラリの先端径よりも小さい径を有するフィルドビアによって前記絶縁層を貫通して導通している実装基板の、前記ダイボンドパターン上に前記半導体素子を接合し、この半導体素子と、前記２ｎｄボンディングパターンとを金属細線によってボールボンディングしたのち、前記半導体素子および前記金属細線を封止する透光性樹脂で前記実装基板の表面側全面を覆うチップ型半導体素子の製造方法において、前記フィルドビアと、前記キャピラリ先端とが垂直方向に重ならないように、２ｎｄボンディングがなされているので、端子電極をボンディングパターンに対向する位置に配設して、チップ型半導体装置を小型化することができる。また、フィルドビアやスルーホール形成に必要だったスペースを有効利用できるのでパターン面積を増やすことによって素子数増加（ＬＥＤ素子の場合には高輝度化）が可能になる。また、製品小型化に伴い、基板取り個数の向上（低コスト化）が可能である。また、製品外形サイズの制約があって、端子を共有化させることが必要な場合でも各素子専用の端子を出すことが可能になる。また、ダイボンドパターンの直下にあるフィルドビアから端子電極へ放熱されるので、半導体素子の放熱性がよくなる。また、ワイヤボンディングをボールボンディングで行う場合に、２ｎｄボンディングにおいてフィルドビアがボンディングポイントから離れているために、フィルドビアの影響を受けないでボンディング不良の発生を未然に防止できる。
また、前記裏パターン側から前記ダイボンドパターンあるいは前記２ｎｄボンディングパターンの銅箔に達する穴をレーザー処理により設け、メッキにより表裏のパターンを導通し、さらに穴全体を塞ぎフィルドビアを形成したので、パターン側の熱を効率よく端子電極側へ放熱することができる。
また、前記フィルドビアの径がワイヤボンディングのキャピラリ先端径よりも小であるので、キャピラリの片当たりが発生せず、ボールボンディングの不良発生を防ぐことができる。
また、前記フィルドビアは、ダイボンドパターン側に複数形成されているので、素子実装部直下のフィルドビアを経由して端子電極から放熱し易くなるので放熱性を向上させることができる。
また、前記フィルドビアと、前記キャピラリ先端とが垂直方向に重ならないように、２ｎｄボンディングがなされているので、２ｎｄボンディングの際に、フィルドビアの影響を受けず、ボールボンディングの不良発生を未然に防ぐことができる。
以下、本発明を実施するための最良の形態であるチップ型半導体装置を図面に基づいて詳細に説明する。図１は本発明の第１の実施の形態であるＬＥＤの断面図である。
まず、本発明の第１の実施の形態であるＬＥＤの構成について説明する。図１において、ＬＥＤ装置１は、従来技術で説明したものと同様であるが、ボンディング位置ズレが起きたとしても、２ｎｄボンディングパターン２ｃにおけるフィルドビア２ｅが、ボンディングポイントから離れた位置であるキャピラリの先端と垂直方向に重ならない位置に形成されているところに特徴がある。
次に、本発明の第１の実施の形態であるＬＥＤの効果について説明する。ＬＥＤ１において、端子電極２ｄが絶縁層２ａを介してダイボンドパターン２ｂ及び２ｎｄボンディングパターン２ｃと対向配置されており、ＬＥＤ１の小型化に寄与している。フィルドビアやスルーホール形成に必要だったスペースを有効利用できるので、パターン面積を増やすことによって素子数増加（ＬＥＤ素子の場合には高輝度化）が可能になる。また、製品外形サイズの制約があって端子を共有化させることが必要な場合でも、各素子専用の端子を出すことが可能になる。製品小型化に伴い基板取り個数の向上による低コスト化が可能である。また、ＬＥＤ素子３の直下にフィルドビア２ｅがあるので、端子電極２ｄへ放熱されるのでＬＥＤ素子３の放熱性がよくなる。また、ワイヤボンディングをボールボンディングで行う場合に、２ｎｄボンディングにおいてフィルドビア２ｅがボンディングポイントから離れているために、フィルドビア２ｅの影響を受けないでボンディング不良の発生を未然に防止できる。
次に、本発明の第２の実施の形態であるＬＥＤの構成について説明する。図２において、ＬＥＤ装置１１には、２ｎｄボンディングパターン１２ｃにおいて複数のフィルドビア１２ｅが縦横に形成されており、ボールボンディングにおいてキャピラリの先端は必ず複数のフィルドビアの少なくとも２つ以上が垂直方向に重なるように２ｎｄボンディングされている。このように複数のフィルドビアの周辺に基材が存在する構成、即ちフィルドビアと基材との混成部では、キャピラリの先端部は複数（２つ以上）のフィルドビアにかかることになるので、片当たりは起きず、ボンディング不良を発生させない。
次に、本発明の第３の実施の形態であるＬＥＤの構成について説明する。図３において、ＬＥＤ装置２１は、第２の実施の形態のＬＥＤ１１と同様であり、ダイボンドパターン２２ｂにおけるフィルドビア２２ｅが複数形成されているところに特徴がある。これにより、ＬＥＤ素子３の放熱性をＬＥＤ１やＬＥＤ１１よりも更に向上させることができる。
本発明の第１の実施の形態であるＬＥＤの断面図である。 本発明の第２の実施の形態であるＬＥＤの断面図である。 本発明の第３の実施の形態であるＬＥＤの断面図である。 従来のＬＥＤを示す断面図である。 他の従来のＬＥＤの２ｎｄボンディングを示す断面図である。
符号の説明
１、１１、２１ ＬＥＤ
２、１２、２２ 基板
２ａ、１２ａ、２２ａ 絶縁層
２ｂ、１２ｂ、２２ｂ ダイボンドパターン
２ｃ、１２ｃ、２２ｃ ２ｎｄボンディングパターン
２ｄ、１２ｄ、２２ｄ 端子電極
２ｅ、１２ｅ、２２ｅ フィルドビア
３ ＬＥＤ素子
４ 金ワイヤ
５ 封止樹脂

Claims (1)

  1. 絶縁層の両面に銅箔が張られ、表面側には半導体素子を実装するダイボンドパターンと前記半導体素子とワイヤボンディングされる２ｎｄボンディングパターンとを有し、裏面側には前記両パターンの端子電極となる裏パターンを有し、前記裏パターン側から前記ダイボンドパターンあるいは前記２ｎｄボンディングパターンの銅箔に達する穴をレーザー処理により設け、メッキにより表裏のパターンを導通し、さらに前記穴全体を塞いでワイヤボンディングのキャピラリの先端径よりも小さい径を有するフィルドビアを形成し、表裏の前記パターンがこのフィルドビアによって前記絶縁層を貫通して導通している実装基板の、前記ダイボンドパターン上に前記半導体素子を接合し、この半導体素子と前記２ｎｄボンディングパターンとを金属細線によってボールボンディングしたのち、前記半導体素子および前記金属細線を封止する透光性樹脂で前記実装基板の表面側全面を覆うチップ型半導体素子の製造方法において、前記フィルドビアと前記キャピラリ先端とが垂直方向に重ならないように、２ｎｄボンディングがなされることを特徴とするチップ型半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4747265B2 (ja) * 2009-11-12 2011-08-17 電気化学工業株式会社 発光素子搭載用基板およびその製造方法
KR101646262B1 (ko) * 2010-03-25 2016-08-12 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 라이트 유닛
JP5598054B2 (ja) * 2010-03-30 2014-10-01 株式会社村田製作所 フレキシブル基板及び該フレキシブル基板を備える回路モジュール
CN102064268B (zh) * 2010-11-10 2014-04-16 瑞声声学科技(深圳)有限公司 发光二极体封装构造
KR101797595B1 (ko) * 2010-12-10 2017-11-15 엘지이노텍 주식회사 발광 소자 패키지
KR101847938B1 (ko) 2011-03-14 2018-04-13 삼성전자주식회사 발광소자 패키지 및 그 제조 방법
JP2014011396A (ja) * 2012-07-02 2014-01-20 Aoi Electronics Co Ltd 半導体装置の実装構造および半導体装置の実装方法
JP2014067959A (ja) * 2012-09-27 2014-04-17 Stanley Electric Co Ltd 面実装型光半導体装置
JP6136701B2 (ja) 2013-07-24 2017-05-31 日亜化学工業株式会社 発光装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4737842B2 (ja) * 2001-01-30 2011-08-03 京セラ株式会社 発光素子収納用パッケージの製造方法
JP3861015B2 (ja) * 2001-03-05 2006-12-20 松下電器産業株式会社 記録装置および記録方法
JP2003133372A (ja) * 2001-10-26 2003-05-09 Toppan Printing Co Ltd 配線回路基板
JP4336136B2 (ja) * 2003-03-12 2009-09-30 京セラ株式会社 発光素子収納用パッケージおよび発光装置
JP2007012646A (ja) * 2005-06-28 2007-01-18 Rohm Co Ltd 半導体集積回路装置

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