TW201438155A - 具有傾斜結構之半導體元件封裝 - Google Patents

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Abstract

一種半導體元件封裝，包含基板，上述基板具有一介層接觸墊於基板之一上表面之上、一終端墊於基板之一底部表面之上，一導電穿孔結構貫穿基板，其中導電穿孔結構係電性連接至基板上之介層接觸墊與終端墊；一晶粒，上述晶粒具有複數個焊墊形成於其上，其中複數個焊墊係形成基板之上；一傾斜結構，形成於鄰近上述晶粒之至少一側，用以支撐導電線路；導電線路，形成於上述傾斜結構之上表面上，以在複數個焊墊與介層接觸墊之間提供導電路徑。

Description

具有傾斜結構之半導體元件封裝
本發明有關於半導體元件封裝，特定而言係有關於具有鄰近於晶粒的傾斜結構之半導體元件封裝。
在半導體元件的領域中，元件密度的增加並且元件的尺寸縮小一直持續著。在這樣的高密度元件的封裝或內連線技術的需求也隨之增加，以適應上述情況。扁平無引線封裝，例如方形扁平無引線(QFN：quad-flat no-leads：QFN)與雙扁平無引線(DFN)，物理與電性連接積體電路至印刷電路板。扁平無引線，也被稱為微型引線架與小型無引線(small-outline no leads：SON)，係一種表面貼合技術，多種封裝技術之一，其連接積體電路至印刷電路板的表面而無需通孔(through-holes)。扁平無引線係接近晶片級封裝、塑膠封裝，藉由平面銅導線架基板而形成。位於封裝底部的周邊端子區域提供電性連接到印刷電路板(PCB)。方形扁平無引線包括裸露的散熱焊墊以提高IC(進入PCB)的傳熱。在散熱墊的金屬介層可以進一步促進傳熱。方形扁平無引線封裝是類似於四方扁平封裝與球柵陣列。
常見的兩種類型的QFN封裝，包括氣腔QFN封裝，具有空氣腔設計於封裝之中，以及塑膠成型QFN封裝具有最小化的空氣於封裝之中。不太昂貴的塑膠成型QFN封裝通常只限於大約2-3GHz的應用。其通常包括2個部分，塑膠化合物與銅導線架，而不伴隨上蓋。相較而言，氣腔QFN通常由3個部分組成：銅導線架、塑膠成型體(開放的，而不密封)以及陶瓷或塑膠蓋。基於其結構，它通常是較昂貴的，可用於微波應用到20-25GHz。QFN封裝可以具有單列接觸或雙列接觸。QFN封裝，類似的四方扁平封裝，但不延長引線從封裝側邊。所以這是很難手動焊接QFN封裝。QFN封裝非常相似球柵陣列(BGA)，除了QFN使用連接墊(landing pads)，也需要焊錫膏黏附一個QFN封裝到PCB。BGA封裝不需要任何焊料，當焊接球融化並與PCB接觸。
對於此封裝，不同的廠商採用不同的名稱，包括ML(微導線架)與FN(扁平無引線)，此外還包括具有所有四邊(四周)上的焊墊以及只有兩邊(雙側)上的焊墊之變形結構，以及各種厚度於0.9-1.0毫米之間變化以用於正常封裝與0.4毫米極致輕薄的封裝。
舉例而言，微型導線架封裝(MLP)是積體電路QFN封裝的一個家族，用於表面黏著電子電路設計。它有3種變形結構，包括MLPQ(Q代表四)，MLPM(M代表微)，MLPD(D代表雙)。這些封裝一般都具有裸露晶粒固定墊，以提高散熱性能。這種封裝的結構是類似於晶片級封裝(CSP)。MLPD係設計以提供封裝底面積相容的替代於小型積體電路(SOIC)封裝。
微導線架(QFN：四方扁平無引線封裝)是接近CSP塑膠封裝，其具有銅導線架基板。此類封裝使用封裝底部的周邊端子區域，以提供電性接觸到印刷電路板。晶粒附著焊盤係暴露在封裝表面的底部提供一有效率的熱路徑，當其直接焊接到電路板時。這也使得朝下焊接或藉由導電晶片黏著材料以電性連接得以穩定的接地。基於此封裝結構，其仍然具有形成於晶粒背面以及導線架之間的晶粒黏著材料，而其高熱阻來自於晶粒黏著材料本身。
一個最近的設計變化，從而允許更高密度的連接係為雙列微導線架(DRMLF)的封裝。這是一個MLF封裝，具有2列的連接墊(lands)用於元件所需的高達164 I/O。典型的應用包括硬碟驅動器、USB控制器以及無線區域網路。
本發明之一目的係提供一種具有傾斜結構之半導體元件封裝，因而提升封裝形狀因數以降低封裝體的厚度，並且由於利用重分佈層方法取代焊線方法而無需打線，使其厚度比0.4微米更薄。
本發明之另一目的係提供一種具有從基板之上表面至下表面的導電型通孔之半導體元件封裝，藉此改善效率及縮小元件尺寸。
本發明之又一目的係提供一種具有導熱金屬墊之半導體元件封裝，其直接接觸晶粒的背面而無需任何晶粒黏著材料，藉此提升熱傳導性以降低熱阻以及降低元件接面溫度，尤其是對於高功率元件。
於一觀點中，本發明提供一種半導體元件封裝，包含基板，上述基板具有一介層接觸墊於基板之一上表面之上、一終端墊於基板之一底部表面 之上，一導電穿孔結構貫穿基板，其中導電穿孔結構係電性連接至基板上之介層接觸墊與終端墊；一晶粒，上述晶粒具有複數個焊墊形成於其上，其中複數個焊墊係形成基板之上；一傾斜結構，形成於鄰近上述晶粒之至少一側，用以支撐導電線路；導電線路，形成於上述傾斜結構之上表面上，以在複數個焊墊與介層接觸墊之間提供導電路徑。
於另一觀點中，本發明提供一種半導體元件封裝，包含基板，具有一介層接觸墊於基板之一上表面之上、一介層穿孔貫穿基板、一終端墊於基板之一底部表面之上以及一裸露型穿孔貫穿基板；一晶粒，具有複數個焊墊形成於其上，以及一裸露型焊墊形成於晶粒之一底部表面之上，其中裸露型焊墊係對準裸露型穿孔，其中晶粒係形成基板之一上表面之上；一反射層，形成於基板之上表面之上；一傾斜結構，形成於鄰近晶粒之至少一側；一導電線路，形成於傾斜結構之一上表面之上，以在複數個焊墊與介層接觸墊之間提供導電路徑，其中傾斜結構用以支撐導電線路。
上述封裝結構更包括第一填充材料，於介層穿孔之內以形成導電穿孔結構，其中導電穿孔結構電性連接至基板之上的介層接觸墊與終端墊；一第二填充材料，於裸露型穿孔之內以形成接觸結構；一裸露型焊墊，形成於晶粒之一背部表面與接觸結構之一上表面之間；第二接觸焊墊，形成於接觸結構之一背部表面之上。
10、20、30‧‧‧半導體元件封裝
100、200‧‧‧基板
102、104、202‧‧‧通孔
106、108、204‧‧‧終端墊
110、208‧‧‧黏著層
112、210‧‧‧晶粒
114、212‧‧‧介電層
116、214‧‧‧焊墊
118、216‧‧‧傾斜結構
120、218‧‧‧導電線路
122、124、220‧‧‧介層接觸墊
126、222‧‧‧覆蓋層
206A‧‧‧空腔
206‧‧‧接觸結構
230‧‧‧反射層
232‧‧‧接觸墊
234‧‧‧導電穿孔結構
236‧‧‧裸露型焊墊
此些優點及其他優點從以下較佳實施例之敘述及申請專利範圍將使讀者得以清楚瞭解本發明。
第一圖係顯示根據本發明之一實施例之半導體元件封裝之橫切面示意圖。
第二圖係顯示根據本發明之另一實施例之半導體元件封裝之橫切面示意圖。
第三圖係顯示根據本發明之又一實施例之半導體元件封裝之橫切面示意圖。
本發明將以本發明之較佳實施例及後附圖式加以詳細描述。然而，本領域中具通常知識者應得以領會，本發明之較佳實施例係用以說明之用。除此處所述之較佳實施例以外，本發明亦可廣泛施行於其他不同的實施例中。 本發明之範圍除了後附申請專利範圍所指定之外在文義上並不受限制。
第一圖係為半導體元件封裝10之橫切面示意圖，用於方形扁平無引線(QFN：quad-flat no-leads)封裝。上述半導體元件封裝10具有基板100，基板100包含形成於其中之預定通孔102及104。基板100之材料可為金屬、玻璃、陶瓷、矽、塑膠、雙馬來醯亞胺三氮雜苯樹脂(BT，Bismaleimide Triacine)、玻璃纖維板(FR4)、耐高溫玻璃纖維板(FR5)或聚醯亞胺(Polyimide，PI)等。基板100之厚度約為40至200微米。其可為單層或多層(配線電路(wiring circuit))基板。反射層112可將晶粒所發射出之光加以反射。故本發明可改善光發射效率。
具有焊墊116形成於其上的晶粒112係接著藉由黏著層110而黏著於基板100之上表面上。黏著層110可能僅覆蓋晶粒尺寸區域。焊墊116形成於晶粒112的上表面之上，鄰接晶粒112的側邊(就申請人觀點而言，晶片的焊墊可以形成於晶片之上表面的任何位置)。在一實施例中，焊墊116的材料可以為合金或金屬，例如鋁。一介電層114形成於除了焊墊116區域之外的晶粒112的上表面之上。介層接觸墊122、124形成於基板100的上表面之上，終端墊106與終端墊108形成於基板100的下表面之上。在一實施例中，終端墊106與終端墊108的材料可以為合金或金屬，例如銅/鎳/金。在一實施例中，終端墊108可以對準晶粒112。
一光阻層(未顯示)係藉由光微影蝕刻程式加以圖案化，以在基板100之背側表面上形成期望之電路圖案，用以作為散熱墊或終端墊106、108。填充材料係形成於通孔102、104之內，以形成導電通孔結構。在一實施例中，填充材料可以為鋁、鈦、銅、鎳、銀或其組合。如第一圖所示，某些終端墊106與108可連接至填充於通孔102、104之填充材料。在定義導線之後，光阻層係藉由溶液剝除。沈積於通孔102、104之填充材料較佳係藉由本領域所熟知之電鍍程式形成。
通孔可利用雷射、機械鑽孔或蝕刻形成於基板100之內。焊墊116可透過導線120(將於底下敘述)、介層接觸墊122、124以及填充於通孔102、104之填充材料耦合至終端墊106與108。如圖一所示，填充於通孔(亦稱為互連結構)102與104之填充材料係分別耦合至終端墊108與106。導電線路(未顯示)可設置於基板100之下表面或上表面上。本發明可壓縮封裝尺寸。通孔102之開口尺寸係小於晶粒尺寸。晶粒一般係取放於基板上，且藉由工具使晶粒面朝 上設置於黏著層110之上，接著固化黏著層110。
請參照第一圖，傾斜結構118係形成於鄰近晶粒112的至少一側，以支撐導電線路。在本發明之一實施例中，傾斜結構118係形成於鄰近晶粒112的兩側(或四側)。導電線路(重佈層)120係形成於傾斜結構118之上表面上，以在焊墊116以及填充於通孔102與104之填充材料上之介層接觸墊122、124之間提供較平滑之路徑。傾斜結構118之厚度係從晶粒112之側邊而逐漸減少，且傾斜結構118與基板100之間的角度約略為15~75度以提供較平滑的表面，一提升形成於其上的導電線路120的物理強度，並防止封裝形成(例如覆蓋層126的形成)的期間導電線路120受到外力而發生形變。在一實施例中，導電線路120的材料可以為合金或金屬，例如銅。焊墊116係形成於晶粒112之上，且係透過傾斜結構118上方之導電線路120而連接於介層接觸墊122、124，而介層接觸墊122、124再透過填充於通孔102與104之填充材料分別耦合至終端墊108與106。在本發明之一實施例中，介層接觸墊122係透過填充於通孔102之填充材料耦合至終端墊108。在本發明之一實施例中，介層接觸墊124係透過填充於通孔104之填充材料耦合至終端墊106。覆蓋層126係形成於介電層114、導電線路120、介層接觸墊122、124以及基板100之上以保護半導體元件封裝。
請參考第二圖，其為本發明之另一實施例，本發明提供另一半導體封裝20，其仲介層接觸墊220係透過填充於通孔202之填充材料耦合至終端墊204。第二圖所示之半導體元件封裝可以應用於高功率的例子。第二圖所示之基板200、終端墊204、黏著層208、晶粒210、介電層212、焊墊214、傾斜結構216、導電線路218、介層接觸墊220以及覆蓋層222，類似於上一實施例第一圖所對應的元件基板100、終端墊106、黏著層110、晶粒112、介電層114、焊墊116、傾斜結構118、導電線路120、介層接觸墊122、124以及覆蓋層126。因此，省略其中的詳細敘述，可以參考第一圖中的敘述。如第二圖所示，一空腔206A係形成從基板200之底部表面至基板200之上表面，以裸露晶粒210之背部表面。一接觸結構206形成於空腔206A的內部，沿著空腔206A的表面，以接觸黏著層208而直接接觸晶粒210的下(背部)表面，藉以傳導由晶粒210所產生的熱，因此降低了熱阻並提升了散熱效果。在一實施例中，接觸結構206可以藉由濺鍍及/或電鍍製程來形成。在一實施例中，接觸結構206之材料可以為金屬，例如銅，其提供了較佳的熱傳導率以及導電性。
請參考第三圖，其為本發明之又一實施例，本發明提供另一半導體封裝30，其仲介層接觸墊220係透過填充於通孔202之填充材料耦合至終端墊204。第三圖所示之半導體元件封裝可以應用於高功率的例子，其包括發光二極體(LED)光學元件。第三圖所示之基板200、填充於通孔202之填充材料、終端墊204、晶粒210、介電層212(對於發光二極體元件可能無需該層)、焊墊214、傾斜結構216、導電線路218、介層接觸墊220以及覆蓋層222(對於發光二極體元件，具有螢光粉的透鏡結構將取代覆蓋層222)係相同於第二圖所對應的元件。因此，省略其中的詳細敘述，可以參考第二圖中的敘述。在一實施例中，一反射層230係形成於基板200之上表面，以用於發光二極體光學元件。一填充材料係填入於介層穿孔內部以形成填充材料通孔結構202。填充材料通孔結構202係形成以穿過基板200以及反射層230。發光二極體晶粒的基板可以為藍寶石基板，則需反射層形成於裸露型焊墊236內側。在本實施例中，基板200具有一接觸墊232與一裸露型穿孔穿過基板200以及反射層230，而終端墊204形成於基板200的底部表面之上。一填充材料係填入裸露型穿孔以形成一導電穿孔結構234以作為穿過基板200以及反射層230的接觸結構，其中導電穿孔結構234係電性連接至基板200之底部表面上的接觸墊232以及裸露型焊墊236。裸露型焊墊236可以作為熱接觸墊。接觸墊232係比介層接觸墊220來得大。LED晶粒210具有焊墊(P與N)214形成於LED晶粒210的上表面之上，裸露型焊墊236形成於LED晶粒210的底部表面之上，其中裸露型焊墊236係對準導電穿孔結構234。如第三圖所示，另一穿孔係形成於從基板200的底部表面至裸露型焊墊236的底部表面以裸露此裸露型焊墊236之背部表面。導電穿孔結構234係藉由濺鍍種子金屬(例如鈦/銅)於通孔之內而形成以接觸裸露型焊墊236，其直接與晶粒210的下(背部)表面接觸，因此可以傳導由晶粒210所產生的熱，因而降低熱阻與提升散熱效果。在一實施例中，導電穿孔結構234可以藉由濺鍍金屬及/或電鍍製程來形成。在一實施例中，導電穿孔結構234之材料最好是選用為較佳的熱傳導率以及導電性的材料。
本發明之結構上的排列及設置可提供較簡易且較平滑之晶片用訊號導(跡)線，藉此改善半導體元件的效能。具有重佈層120、218之傾斜結構118、216可替代習知之接合線結構，以提供較佳之強度且在熱應力情況下提供較佳之可靠度。用於傾斜結構之介電層係為乾膜類型(dry film type)，且係在真 空、高溫及接合條件情況下形成。例如，晶粒厚度可約為100微米，乾膜厚度約為35微米。一旦乾膜在高度真空及高溫情況下形成於晶粒之上方時，則乾膜將會利用材料的彈性特性流動至晶粒邊緣，迫使乾膜填滿鄰近晶粒之傾斜區域。上述條件(情況)如下：真空1E-1至1E-2托(torr)；溫度約攝氏70至110度。
通孔及終端墊中之填充材料可提供較短距離以用於訊號傳輸及較佳之熱導率。散熱金屬墊易於形成；其提供最低之熱阻。另則，填充材料可以濺鍍、電鍍銅/鎳/金而形成。
對熟悉此領域技藝者，本發明雖以實例闡明如上，然其並非用以限定本發明之精神。在不脫離本發明之精神與範圍內所作之修改與類似的配置，均應包含在下述之申請專利範圍內，此範圍應覆蓋所有類似修改與類似結構，且應做最寬廣的詮釋。
30‧‧‧半導體元件封裝
200‧‧‧基板
202‧‧‧通孔
204‧‧‧終端墊
208‧‧‧黏著層
210‧‧‧晶粒
212‧‧‧介電層
214‧‧‧焊墊
216‧‧‧傾斜結構
218‧‧‧導電線路
220‧‧‧介層接觸墊
222‧‧‧覆蓋層
230‧‧‧反射層
232‧‧‧接觸墊
234‧‧‧導電穿孔結構
236‧‧‧裸露型焊墊

Claims (12)

  1. 一種半導體元件封裝結構，包含：一基板，具有一介層接觸墊於該基板之一上表面之上、一終端墊於該基板之一底部表面之上，一導電穿孔結構貫穿該基板，其中該導電穿孔結構係電性連接至該基板上之該介層接觸墊與該終端墊；一晶粒，具有複數個焊墊形成於其上，其中該複數個焊墊係形成該基板之上；一傾斜結構，形成於鄰近該晶粒之至少一側；以及一導電線路，形成於該傾斜結構之一上表面之上，以在該複數個焊墊與該介層接觸墊之間提供導電路徑，其中該傾斜結構用以支撐該導電線路。
  2. 如請求項1所述之半導體元件封裝結構，更包含一黏著層，形成於該晶粒之一背部表面與該基板之該上表面之間。
  3. 如請求項2所述之半導體元件封裝結構，更包含一空腔，係形成從該基板之該底部表面至該基板之該上表面，以及一接觸結構係沿著該空腔的一表面而形成，以接觸該晶粒之該背部表面。
  4. 如請求項1所述之半導體元件封裝結構，更包含一介電層，形成於該晶粒之一上表面之上。
  5. 如請求項4所述之半導體元件封裝結構，更包括一覆蓋層，形成於該介電層、該導電線路、該介層接觸墊以及該基板之上。
  6. 一種半導體元件封裝結構，包含：一基板，具有一介層接觸墊於該基板之一上表面之上、一介層穿孔貫穿該基板、一終端墊於該基板之一底部表面之上以及一裸露型穿孔貫穿該基板；一晶粒，具有複數個焊墊形成於其上，以及一裸露型焊墊形成於該晶粒之一底部表面之上，其中該裸露型焊墊係對準該裸露型穿孔，其中該晶粒係形成 該基板之一上表面之上；一反射層，形成於該基板之上表面之上；一傾斜結構，形成於鄰近該晶粒之至少一側；以及一導電線路，形成於該傾斜結構之一上表面之上，以在該複數個焊墊與該介層接觸墊之間提供導電路徑，其中該傾斜結構用以支撐該導電線路。
  7. 如請求項6所述之半導體元件封裝結構，更包含一第一填充材料，於該介層穿孔之內以形成導電穿孔結構，其中該導電穿孔結構電性連接至該基板之上的該介層接觸墊與該終端墊。
  8. 如請求項7所述之半導體元件封裝結構，更包含一第二填充材料，於該裸露型穿孔之內以形成接觸結構。
  9. 如請求項8所述之半導體元件封裝結構，更包含一裸露型焊墊，形成於該晶粒之一背部表面與該接觸結構之一上表面之間。
  10. 如請求項9所述之半導體元件封裝結構，更包含一第二接觸焊墊，形成於該接觸結構之一背部表面之上。
  11. 如請求項6所述之半導體元件封裝結構，更包含一介電層，形成於該晶粒之一上表面之上。
  12. 如請求項11所述之半導體元件封裝結構，更包括一覆蓋層，形成於該介電層、該導電線路、該介層接觸墊以及該基板之上。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI584504B (zh) * 2015-03-23 2017-05-21 立華開發有限公司 發光二極體裝置
KR20200028031A (ko) * 2017-08-03 2020-03-13 제네럴 일렉트릭 컴퍼니 통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법
TWI765352B (zh) * 2020-03-27 2022-05-21 璦司柏電子股份有限公司 具有保護接墊的高導熱陶瓷基板及具有該基板的大功率模組

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI584504B (zh) * 2015-03-23 2017-05-21 立華開發有限公司 發光二極體裝置
KR20200028031A (ko) * 2017-08-03 2020-03-13 제네럴 일렉트릭 컴퍼니 통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법
EP3662507A4 (en) * 2017-08-03 2021-09-29 General Electric Company ELECTRONIC HOUSING WITH INTEGRATED CONNECTION STRUCTURE AND METHOD FOR MANUFACTURING IT
KR102622109B1 (ko) * 2017-08-03 2024-01-09 제네럴 일렉트릭 컴퍼니 통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법
TWI765352B (zh) * 2020-03-27 2022-05-21 璦司柏電子股份有限公司 具有保護接墊的高導熱陶瓷基板及具有該基板的大功率模組

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