KR102622109B1 - 통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법 - Google Patents

통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법 Download PDF

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    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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Abstract

전자 패키지는 절연 기판, 절연 기판의 제1 표면에 결합된 후면을 갖는 전기 구성 요소, 및 전기 구성 요소의 외주의 적어도 일부를 둘러싸는 절연 구조물을 포함한다. 제1 배선층은 절연 기판의 제1 표면으로부터 절연 구조물의 경사진 측면 위로 연장되어 전기 구성 요소의 활성 표면 상의 적어도 하나의 접점 패드와 전기적으로 결합된다. 제2 배선층은 절연 기판의 제2 표면 상에 형성되어 내부의 적어도 하나의 비아를 통해 연장되어 제1 배선층과 전기적으로 결합된다.

Description

통합 상호 연결 구조를 갖는 전자 패키지 및 그 제조 방법
본 발명의 실시예는 일반적으로 반도체 소자 패키지 또는 전자 패키지에 관한 것으로, 보다 상세하게는 전자 패키지의 본체를 통해 연장되어 다이 상의 접점 패드를 전자 패키지의 대향 측의 접점 단자에 전기적으로 연결하는, 하나 이상의 전기 트레이스를 포함하도록 금속화된 절연 재료로 형성된 통합 상호 연결 구조를 포함하는 전자 패키지에 관한 것이다.
최신 전자 패키징은 와이어 본드 모듈로부터 플립 칩 모듈 및 내장된 칩 모듈에 이르는 광범위한 방법, 구조 및 접근법을 포괄한다. 와이어 본딩 모듈은 비용은 낮지만 전기 성능이 제한적인 새로운 포장 방식이다. 이 모듈은 칩 패드에 본딩된 전선을 사용하여 전력 장치의 상단 I/O 패드를 상단과 하단에 패턴화된 금속을 가지는 세라믹, 알루미늄 질화물(AlN) 또는 실리콘 카바이드(SiC) 기판 등의 금속 절연체 금속 기판과 같은 상호 연결 구조에 연결한다. 와이어 본드는 본질적으로 높은 인덕턴스, 일반적으로 높은 직렬 저항, 본드 패드에서의 전류 밀집 및 본딩 위치 근처의 반도체 소자 내에서 미세 균열을 갖는다. 종래의 와이어 본드 전자 패키지(10)의 예시적인 구성이 도 1에 도시되어 있으며, 이 도면에서는 두 개의 전력 반도체 소자(12)가 다이 접합 재료(16)을 이용하여 리드프레임(14)에 장착되어 있다. 리드프레임(14)의 일부는 몰딩 수지(26)를 지나 연장되어 단자(18)를 형성한다. 와이어 본드(20)는 반도체 소자(12)의 활성 표면(24)에 위치한 다이 패드(22)를 리드프레임(14)의 선택된 영역에 연결한다. 몰딩 수지(26)는 반도체 소자(12), 와이어 본드(20) 및 리드 프레임(14)의 노출 부분을 캡슐화한다. PowerRibbonⓒ 본딩(K & S)은 Al 와이어 본드를 열 압축을 사용하여 칩 패드에 접착하는 Al 리본으로 대체하는 전력 모듈 와이어 본딩의 수정된 버전이다. 유리하게, PowerRibbonⓒ 본딩은 저항이 낮으므로 더 높은 전류 모듈을 대상으로 한다. 그러나 PowerRibbonⓒ 본딩은 인덕턴스가 높고 기판 미세 균열을 일으킬 수 있다.
종래의 플립 칩 모듈은 와이어 본드보다 더 큰 전류 이송 단면을 갖는 솔더 범프의 사용을 통해, 와이어 본드 패키지와 비교하여 반도체 모듈 손상이 감소된다. 종래 기술의 플립 칩 전자 패키지(28)의 일반적인 구성이 플립 칩 솔더 범프(34)에 의해 기판(32)의 상부 금속 층(30)에 부착된 두 개의 반도체 소자(12)를 구비한 도 2에 도시된다. 열 냉각은 반도체 소자(12)의 후면(38) 상에 형성된 열 연결부(36)에 의해 달성된다. 몰딩 수지(26)는 반도체 소자(12)를 포함하며, 상부 측 금속층(30)의 일부는 몰딩 수지(26)를 지나 연장되어 단자(18)를 형성한다. 도 2에 도시한 것과 같은 플리 칩 모듈은 와이어 본드 기술에 비해 몇 가지 장점을 제공하지만, 플립 칩 솔더 범프는 전기 전도성이 좋지 않으며 솔더 범프를 적용하기 위해 추가의 패드 금속화 층이 필요하며, 솔더 내성에 취약하며, 열악한 열 냉각 경로를 제공한다.
제너럴 일렉트릭 사의 파워 오버레이(POL) 기술을 사용하여 제조된, 도 3에 도시된 내장형 장치 모듈(40)과 같은 종래의 내장형 장치 모듈은 와이어 본드 및 솔더 범프를 제거하고 이들을 직접 금속화 접점으로 교체하여 와이어 본드 및 플립 칩 패키지의 한계를 해결한다. 내장형 장치 모듈(40)에서, 반도체 소자(12)는 유전체 필름(42) 상에 장착된다. 포스트 커넥터(44)는 또한 모듈(40)에 대한 상부-하부 전기 연결을 제공하기 위해 유전체 필름(42)에 부착된다. 마이크로비아(46)는 유전체 층(42)을 통해 반도체 소자(12)의 입력/출력(I/O) 접점 패드(22) 및 포스트 커넥터(44)에 연결된다. 금속화 층(48)은 유전체 필름(42)의 외부 표면, 마이크로비아(46) 및 노출된 표면에 도포되어 반도체 소자(12)의 전기적 접속을 형성한다. 반도체 소자(12)와 포스트 커넥터(44)가 부착된 유전체 막(42)은 땜납과 같은 전기 전도성 다이 부착 재료(50)를 사용하여 전력 기판(32)에 접합된다. 반도체 소자(12)와 포스트 커넥터(44) 사이의 갭은 성형 수지(26)로 채워진다. 내장형 장치 모듈(40)은 와이어 본드 모듈 또는 플립 칩 모듈에 비해 기생 특성 (예를 들어, 저항, 캐패시턴스 및 인덕턴스)이 감소되고 열 성능이 우수하다.
내장된 장치 모듈 구조의 장점에도 불구하고, POL 기술은 와이어 본드 및 플립 칩 접근법보다 더 복잡하고 덜 발달하며 비용도 많이 들어간다. 모듈(40) 내의 전기적 연결은 전형적으로 레이저 드릴링 및 홀 금속화를 사용하여 모듈(40)에 관통 홀을 형성하거나 수직 연결을 제공하는 장치에 인접한 삽입된 I/O 구조 또는 프레임에 비아를 형성함으로써 형성된다. 이러한 접근 방식은 모듈의 복잡성과 비용을 증가시키고 모듈 풋프린트를 증가시킬 수 있다.
따라서, 많은 피치 수 또는 많은 핀 수의 적용을 허용하고 전자 패키지의 하부 표면과 반도체 소자의 상부 또는 전자 패키지의 상부 층 사이에 전기적 연결을 제공하는 고도로 소형화된 전자 패키지의 구성을 허용하는 새로운 전자 패키징 기술을 제공하는 것이 바람직할 것이다. 또한, 내장형 칩 모듈의 성능과 신뢰성 이점 및 와이어 본드 또는 플립 칩 모듈의 저렴한 비용을 갖는 패키징 접근법을 갖는 것이 바람직할 것이다.
본 발명의 일 측면에 따르면, 전자 패키지는 절연 기판, 절연 기판의 제1 표면에 결합된 후면을 갖는 전기 구성 요소, 및 전기 구성 요소의 외주의 적어도 일부를 둘러싸는 절연 구조물을 포함한다. 제1 배선층은 절연 기판의 제1 표면으로부터 절연 구조물의 경사진 측면 위로 연장되어 전기 구성 요소의 활성 표면 상의 적어도 하나의 접점 패드와 전기적으로 결합된다. 제2 배선층은 절연 기판의 제2 표면 상에 형성되고, 적어도 하나의 비아를 통해 연장되어 제1 배선층과 전기적으로 결합된다.
본 발명의 다른 양태에 따르면, 전자 패키지를 제조하는 방법은 전기 구성 요소의 후면을 절연 기판의 제1 표면에 결합시키고 전기 구성 요소의 외주의 적어도 일부 주위에 절연 구조물을 형성하는 단계를 포함한다. 이 방법은 또한 절연 기판의 제1 표면의 일부 상에 절연 구조물의 경사진 측면 위에 제1 배선층을 형성하여 전기 구성 요소의 활성 표면상의 적어도 하나의 접점 패드와 전기적으로 결합하는 단계를 포함한다. 방법은 절연 기판을 통해 형성된 적어도 하나의 비아를 통해 제1 배선층을 절연 기판의 제2 표면 상에 배치된 제2 배선층에 전기적으로 결합시키는 단계를 더 포함한다.
본 발명의 다른 양태에 따르면, 전자 패키지는 절연 기판의 제1 표면에 결합된 후면 및 절연 기판과 반대쪽을 향하는 활성 표면을 갖는 전기 구성 요소를 포함하며, 활성 표면은 이미징 및 광학 기능 중 적어도 하나를 구비한다. 전자 패키지는 또한 전기 구성 요소의 외주를 둘러싸고 그 활성 표면의 일부를 덮는 절연 구조물을 포함한다. 제1 배선층은 절연 구조물의 경사진 측벽 상에 형성되고 전기 구성 요소의 활성 표면상의 적어도 하나의 접점 패드에 전기적으로 결합된다. 제2 배선층은 절연 기판의 제2 표면 상에 형성되고 절연 기판에 형성된 적어도 하나의 비아를 통해 제1 배선층에 전기적으로 결합된다.
이들 및 다른 장점 및 특징은 첨부 도면과 관련하여 제공되는 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명으로부터 보다 쉽게 이해될 것이다.
도면들은 본 발명을 수행하기 위해 현재 고려되는 실시예들을 도시한다. 도면에서:
도 1은 예시적인 종래 기술의 와이어 본드 전자 패키지의 개략적인 단면도이다.
도 2는 예시적인 종래 기술의 플립 칩 전자 패키지의 개략적인 단면도이다.
도 3은 예시적인 종래 기술의 내장 칩 전자 패키지의 개략적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 패키지의 개략적인 단면도이다.
도 5는 절연 재료가 생략된 도 4의 전자 패키지의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 전자 패키지의 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 지지 기판을 포함하는 전자 패키지의 개략적인 단면도이다.
도 8은 도 7의 전자 패키지의 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 열 구조를 포함하는 전자 패키지의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 전자 패키지의 개략적인 단면도이다.
도 11은 본 발명의 일 실시예에 따른 수동 구성 요소을 포함하는 전자 패키지의 개략적인 단면도이다.
도 12a는 본 발명의 다른 실시예에 따른 수동 구성 요소을 포함하는 전자 패키지의 개략적인 단면도이다.
도 12b는 본 발명의 다른 실시예에 따른 수동 구성 요소을 포함하는 전자 패키지의 개략적인 단면도이다.
도 13, 14, 15, 16, 17, 18 및 19는 도 4의 전자 패키지를 본 발명의 일 실시예에 따른 제조/빌드-업 공정의 여러 단계들 동안 나타낸 개략적인 측단면도이다
도 20 및 21은 도 4의 전자 패키지를 도 13 내지 19에 도시된 제조/빌드-업 공정의 선택 단계 동안 나타낸 개략적인 평면도이다.
도 22는 절연 기판의 하면에 형성된 배선층의 구성 예를 나타내는, 도 4의 전자 패키지의 저면도이다.
도 23, 24, 25 및 26은 도 9의 전자 패키지를 본 발명의 일 실시예에 따른 제조/빌드-업 공정의 여러 단계들 동안 나타낸 개략적인 측 단면도이다.
도 27, 28 및 29는 도 10의 전자 패키지를 본 발명의 일 실시예에 따른 제조/빌드-업 공정의 다양한 단계 동안 나타낸 개략적인 측단면도이다.
도 30은 본 발명의 일 실시예에 따른, 광학 구성 요소를 포함하는 전자 패키지의 개략적인 단면도이다.
도 31은 본 발명의 다른 실시예에 따른 이미징 구성 요소를 포함하는 전자 패키지의 개략적인 단면도이다.
도 32는 본 발명의 다른 실시예에 따른 이중 경사진 절연 구조물을 포함하는 전자 패키지의 개략적인 단면도이다.
도 33은 본 발명의 다른 실시예에 따른 이중 경사진 절연 구조물을 포함하는 전자 패키지의 개략적인 단면도이다.
도 34는 본 발명의 다른 실시예에 따른 이중 경사진 절연 구조물을 포함하는 전자 패키지의 평면도이다.
본 발명의 실시예는 전기 구성 요소의 접점 패드 사이의 전기 상호 연결(들)이 전자 패키지의 일측으로부터 전자 패키지의 본체를 통해 국부적 절연 구조 또는 캡슐화 재료의 하나 이상의 경사진 측벽을 따라 전자 패키지의 다른 측으로 라우팅되게 하여, 종래의 관통 홀 구조의 필요성을 제거할 수 전자 패키지 또는 모듈을 제공한다. 이 국부화된 절연 구조물의 외부 표면에 복잡한 라우팅이 패터닝되어 전기 구성 요소의 I/O 패드와 전자 패키지의 후면 연결 사이에 전기적 상호 연결을 제공할 수 있다. 따라서, 본 발명의 실시예는 낮은 열 전도성을 갖는 직접적 열 경로로 반도체 소자로부터 전자 패키지의 단자로의 높은 전기 전도성 연결을 포함하는 전자 패키지를 제공한다. 그 결과 전자 패키지는 기판에 표면 실장되거나 복잡한 회로를 위한 다중 구성 요소 모듈 내에 배치될 수 있다.
본원에서 사용되는 용어 "반도체 소자"는 비제한적인 예로서 전력 트랜지스터, 전력 다이오드, 아날로그 증폭기, RF 요소와 같은 특정 기능을 수행하는 반도체 구성 요소, 장치, 다이 또는 칩을 지칭한다. 전형적인 반도체 소자는 본 명세서에서 접점 또는 접점 패드로 지칭되는 입력/출력(I/O) 상호 연결을 포함하며, 이는 반도체 소자를 외부 회로에 연결하는 데에 이용되고 반도체 소자 내의 내부 요소에 전기적으로 연결된다. 본 명세서에 기술된 반도체 소자는 예를 들어, 스위치 모드 전원 장치와 같은 전력 전자 회로에서 전기적으로 제어 가능한 스위치 또는 정류기로서 사용되는 전력 반도체 소자일 수 있다. 전력 반도체 소자의 비제한적 예는 절연 게이트 바이폴라 트랜지스터(IGBT), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 바이폴라 접합 트랜지스터(BJT), 통합 게이트 정류 사이리스터(IGCT), 게이트 턴오프(GTO) 사이리스터, 실리콘 제어 정류기(SCR), 다이오드 또는 기타 장치 또는 실리콘(Si), 실리콘 카바이드(SiC), 질화 갈륨(GaN) 및 갈륨 비소(GaAs)와 같은 재료를 포함한 장치의 조합을 포함한다. 반도체 소자는 또한 비제한적인 예로서 마이크로 프로세서, 마이크로 컨트롤러, 메모리 디바이스, 비디오 프로세서 또는 주문형 집적 회로 (ASIC)와 같은 디지털 로직 디바이스일 수 있다.
이하에서 참조되는 전자 패키지의 다양한 실시예가 반도체 소자, 상호 연결 배선 및 전자 패키지 단자의 특정 구성을 포함하는 것으로 도시되고 설명되었지만, 대안적인 구성이 또한 구현되므로 본 발명의 실시예는 구체적으로 예시된 장치 및 그 구성에 한정되지 않는다는 것이 이해된다. 즉, 이하에 설명되는 전자 패키지 실시예는 또한 추가 전자 구성 요소 및/또는 음향 장치, 마이크로파 장치, 밀리미터 장치, RF 통신 장치 및 마이크로 기계식(MEMS) 장치를 포함하는 하나 이상의 대안 장치 유형의 반도체 소자를 포함할 수 있는 전자 패키지를 포함하는 것으로 이해되어야 한다. 본 명세서에 기술된 전자 패키지는 또한 하나 이상의 저항기, 커패시터, 인덕터, 필터 및 유사한 장치 및 이들의 조합을 포함할 수 있다. 본 명세서에서 사용되는 용어 "전기 구성 요소" 및 "전자 구성 요소"는 저항, 커패시터, 인덕터, 필터 및 유사한 수동 장치, 및 에너지 저장 구성 요소 뿐만 아니라 상술한 다양한 유형의 반도체 소자를 포함하는 것으로 이해될 수 있다.
도 4 및 6은 본 발명의 대안적인 실시예에 따른 전자 패키지(52, 54)를 도시한다. 패키지(52, 54)는 활성 표면(58) 및 후면(60) 또는 후방측 표면 뿐만 아니라 적절하게 공통 부품 번호로 참조되는 다수의 유사한 구성 요소를 갖는 반도체 소자(56)를 포함한다. 각각의 패키지(52, 54)는 단지 하나의 내장된 반도체 소자(56)와 함께 도시되어 있지만, 대안적인 실시예는 다수의 반도체 소자 뿐만 아니라 커패시터, 저항기 및/또는 인덕터와 같은 하나 이상의 수동 소자를 포함할 수 있는 것으로 고려되며, 이들은 도 11 및 도 12에 도시된 것을 포함하여 다수의 상이한 구성으로 패키지(52, 54)에 통합될 수 있다.
이제 도 4에 도시된 전자 패키지(52)를 참조하면, 반도체 소자(56)의 후면(60)은 구성 요소 부착 재료(66)를 사용하여 절연 기판(64)의 제1 표면(62)에 결합된다. 다양한 실시예에 따르면, 절연 기판(64)은 예를 들어 Kapton® 라미네이트 플렉스와 같은, 절연막 또는 유전체 기판의 형태로 제공될 수 있으며, 다른 적절한 전기 절연 재료, 예컨대 Ultem®, 폴리 테트라 플루오로 에틸렌(PTFE), 또는 액정 중합체(LCP) 또는 폴리이미드 기판과 같은 다른 중합체 필름, 또는 세라믹 또는 유리와 같은 무기 필름이 비제한적인 예로서 이용될 수 있다. 구성 요소 부착 재료(66)는 비제한적인 예로서 중합체 재료 (예를 들어, 에폭시, 실리콘, 액정 중합체, 또는 세라믹, 실리카 또는 금속 충전 중합체) 또는 다른 유기 재료와 같은 전자 패키지(52)의 주변 구성 요소에 접착되는 전기 절연 재료이다. 일부 실시예에서, 구성 요소 부착 재료(66)는 비경화 또는 부분 경화 (즉, B- 스테이지) 형태로 절연 기판(64) 상에 제공된다. 대안적으로, 구성 요소 부착 재료(66)는 절연 기판(64) 상에 배치되기 전에 반도체 소자(56)에 적용될 수 있다. 대안적인 실시예에서, 반도체 소자(56)는 절연 기판(64) 자체의 접착 특성에 의해 절연 기판(64)에 부착될 수 있다. 이러한 실시예에서, 구성 요소 부착 재료(66)는 생략되고 절연성 기판(64)은 접착 특성을 갖는 단일 유전체 층의 형태로 제공된다. 이러한 접착제 유전체 층의 비제한적인 예는 폴리이미드 또는 폴리벤즈옥사졸(PBO)과 같은 스핀-온 유전체를 포함한다.
적어도 하나의 경사진 측면 또는 경사진 측벽(70)을 갖는 절연 구조물(68)은 절연 기판(64)의 제1 표면(62)에 결합된다. 대안적인 실시예에 따르면, 절연 구조물(68)은 경화된 광-패턴 가능 수지, 예를 들어 에폭시 재료, 프리프레그(pre-preg) 재료, 무기 재료, 복합 유전체 재료, 또는 임의의 다른 전기 절연성 유기 또는 무기 재료와 같은 중합체일 수 있다. 도시된 실시예에서, 절연 구조물(68)은 도 5에 도시된 바와 같이 반도체 소자(56)의 외주(152)를 완전히 둘러싸도록 형성된다. 대안적인 실시예에서, 절연 구조체(68)는 반도체 소자(56)의 모든 네 개 측벽(72)이 아닌 하나를 덮도록 형성될 수 있다.
절연 구조물(68) 상에 제1 배선층(74)이 배치된다. 제1 배선층(74)은 비제한적인 예로서 알루미늄, 구리, 금, 은, 니켈 또는 이들의 조합과 같은 패턴화된 금속층인 것이 바람직하다. 대안적으로, 제1 배선층(74)은 전기 전도성 중합체일 수 있다. 도시된 바와 같이, 제1 배선층(74)은 절연 구조물(68)의 외부 표면(70) 상에 위치되고 반도체 소자(56)의 활성 표면(58) 상에 위치된 접점 패드(78, 80)와 전기적 접속을 형성한다. 접점 패드(78, 80)는 반도체 소자(56) 내의 내부 접점로의 전도성 경로(I)를 제공한다. 접점 패드(78, 80)는 비제한적인 예로서 알루미늄, 구리, 금, 은, 니켈 또는 이들의 조합과 같은 다양한 전기 전도성 재료를 포함하는 조성물을 가질 수 있다. 반도체 소자(56)의 활성 표면(58)으로부터 바깥쪽으로 돌출하는 구조로서 도시되어 있지만, 접점 패드(78, 80)는 또한 반도체 소자(56)의 활성 표면(58)과 실질적으로 동일한 높이에 위치된 접점 단자일 수 있다. 제1 배선층(74)은 경사진 측벽(70) 아래에 연장되어 절연 기판(64)의 제1 표면(62)의 일부를 덮는다.
전기 절연 재료(82)는 반도체 소자(56), 절연 구조물(68), 제1 배선층(74), 및 절연 기판(64)의 제1 표면(62)의 노출된 부분을 덮어씌운다. 절연 재료(82)는 대안적인 실시예에서, 반도체 소자(56)의 모두 또는 그 일부를 캡슐화할 수 있다. 예를 들어, 반도체 소자(56)가 광학 구성 요소이고 활성 표면(58)이 광학 기능을 갖는 실시예에서, 선택적인 개구(84) (점선으로 도시됨)는 반도체 소자(56)의 활성 표면(58)의 일부 위의 절연 재료(82) 내에 형성된다. 대안적인 실시예에서, 광학적으로 투명한 재료를 사용하여 모든 절연 재료(82) 또는 도 4에 도시된 영역 내에 위치한 절연 재료(82)의 일부만을 형성할 수 있다. 유사한 개구 또는 광학적으로 투명한 재료가 본 명세서에 개시된 전자 패키지의 다른 실시예 내에 유사한 방식으로 통합될 수 있는 것으로 고려된다.
전자 패키지(52)의 상면도가 도 5에 제공되며, 이 도면에서는 제1 배선층(74)의 예시의 구성을 명확하게 설명하기 위해 절연 재료(82)는 생략되어 있다. 도시된 바와 같이, 제1 배선층(74)은 각각 절연 구조물(68)의 최부 측면(74)에 위치된 상부측 단자 패드(88) 및 절연 기판(64)의 제1 표면(62) 상의 저부 단자 패드(90)를 각각 포함하는 다수의 전기 트레이스(86)를 포함한다. 이들 전기 트레이스(86) 각각은 전자 패키지(52)의 상부 측에서 반도체 소자(56)의 각각의 접점 패드(78, 80)에 대한 연결부를 생성하도록 구성될 수 있다. 당업자는 전기 트레이스(86)의 배열이 도 5에 도시된 것에 제한되지 않고 전기 트레이스(86)가 반도체 소자(56)의 접점 패드 구성과 최종 전자 패키지 내의 I/O의 원하는 위치에 기초하여 다수의 대안적인 구성으로 형성될 수 있다는 것을 이해할 것이다. 또한, 전기 트레이스(86)의 폭 및/또는 두께는 전류 운반 요건 및 연관된 접점 패드(78, 80)의 특정 기능에 따라 전자 패키지(52) 내에서 트레이스 마다 변경될 수 있는데, 더 넓고 더 두꺼운 트레이스(86)가 적절하게 더 높은 전류 운반 요건을 갖는 접점 패드로 형성될 수 있다.
다시 도 4 및 도 5를 참조하면, 절연 기판(64)의 제2 표면(94) 상에 제2 배선층(92) 또는 금속화 층이 배치된다. 제2 배선층(92)은 절연 기판(64)을 통해 생성된 비아(96, 98) 내로 연장되어, 비아(96, 98)를 통해 연장된 관통 접점(100, 102)를 형성하여 제1 배선층(74)의 선택 부분이나 트레이스를 제2 배선층(92)에 전기적으로 연결할 수 있다. 도시된 비 제한적인 예에서, 관통 접점(100)는 제2 배선층(92)을 반도체 소자(56)의 전기 트레이스(86a) 및 접점 패드(78)에 전기적으로 연결한다. 관통 접점(102)는 제2 배선층(92)을 반도체 소자(56)의 전기 트레이스(86b) 및 접점 패드(80)에 전기적으로 연결한다. 대안적 실시예는 반도체 소자(56)의 설계에 따라 도 4에 도시된 것 보다 많거나 적은 관통 접점를 포함할 수 있다. 선택적으로, 관통 접점(104) (점선으로 도시됨)은 반도체 소자(56) 아래에 위치한 선택적 비아(106) (점선으로 도시됨)를 통해 연장되어 반도체 소자의 후면(60)과의 전기적 연결을 형성한다. 관통 접점(104)은 구성 요소 부착 재료(66)가 전기 전도성 재료로서 제공되는 실시예에서 반도체 소자(56)의 후면(60)과 직접 물리적으로 접촉하거나 구성 요소 부착 재료(66)를 통해 후면(60)과 전기적으로 결합될 수 있다.
이제 도 6을 참조하면, 전자 패키지(54)가 본 발명의 다른 실시예에 따라 도시되어 있다. 전자 패키지(52)와 유사하게, 전자 패키지(54)의 반도체 소자(56)는 후면(60)이 구성 요소 부착 재료(66)로 절연 기판(64)에 결합된 상태로 절연 기판(64) 상에 장착된다. 제1 배선층(74)은 전자 패키지(52)에 대해 전술한 바와 유사한 방식으로 형성되며 도 5에 도시된 것과 유사한 방식으로 또는 반도체 소자(56)의 활성 표면 상의 접점 패드의 특정 구성에 기초한 다른 구성으로 배열된 전기 트레이스를 포함할 수 있다. 제2 배선층(92)은 절연 기판(64)의 제2 표면(94) 상에 형성되고 비아(96, 98) 내에 관통 접점(100, 102)를 생성한다. 제2 배선층(92)은 또한 더 큰 관통 홀 또는 비아(110)를 통해 연장되는 후측 열 구조물(108)을 포함한다. 후측 열 구조물(108)은 반도체 소자(56)가 측면 장치인 실시예에서 반도체 소자(56)로부터의 열 전달을 돕는다. 반도체 소자(56)가 수직 전력 반도체 다이인 대안적인 실시예에서, 이 구조물(108)은 열 구조 및 전기 상호 연결부, 특히 드레인 연결부로서 기능한다. 일 실시예에서, 후측 열 구조물(108)은 반도체 소자(56)의 후면(60)에 직접 도금된다. 당업자라면 본 명세서에 개시된 임의의 전자 패키지가 후측 열 구조물(108)(도 6), 하나 이상의 관통 접점(104)(도 4)을 포함하거나, 특정 전자 패키지의 설계 사양에 기초하여 반도체 소자(56)의 후면(60)에 대해 어떤 연결부도 형성되지 않을 수도 있다는 것을 이해할 수 있을 것이다.
일 실시예에서,(점선으로 도시된) 선택적인 제2 절연 기판(112)은 절연 재료(82)의 상부 표면(124)에 적용된다. 제2 절연 기판(112)은 절연 기판(64)에 대해 설명된 것과 동일한 재료들 중 임의의 것으로 형성되며 본 명세서에 개시된 다른 전자 패키지 내에 유사한 방식으로 통합될 수 있다.
전자 패키지(114)가 본 발명의 또 다른 실시예에 따라서 도 7에 도시된다. 전자 패키지(114)는 공통 부품의 번호가 도시된, 도 4의 전자 패키지(52)와 동일한 많은 구성 요소를 포함한다. 전자 패키지(114)는 또한 전자 패키지(54)(도 6)와 유사한 후측 열 구조물(108)를 포함한다. 전자 패키지(52) 및 전자 패키지(54)에 공통인 구성 요소에 더하여, 전자 패키지(114)는 전자 패키지(114)에 추가적인 치수 안정성을 제공하는 지지 기판 또는 코어 구조물(116)를 포함한다. 일 실시예에서, 코어 구조물(116)는 결합 재료 층(118)으로 절연 기판(64)의 제1 표면(62)에 결합된다. 코어 구조물(116)는 예를 들어, 전자 패키지(114)에 기계적 견고성을 제공하는, 유리 섬유 매트를 갖는 에폭시 재료, 프리프레그 재료, 폴리이미드 필름/층, 세라믹 재료, 유리, 알루미늄, 복합 유전체 재료, 또는 기타 유사/적합한 유기 재료 또는 무기 재료과 같은 인쇄 회로 기판(PCB) 코어 재료일 수 있다.
도 8에 도시된 바와 같이, 코어 구조물(116)은 반도체 소자(56) 및 절연 구조물(68)을 둘러싸는 개구(120)를 포함한다. 개구(120)는 예를 들어 기계식 펀치, 레이저 절단, 워터 제트 또는 기계식 밀링에 의해 형성될 수 있다. 절연 재료(82)는 코어 구조물(116)과 절연 기판(64) 사이의 갭을 채우고 제1 배선층(74)을 덮는다. 도시된 실시예에서, 코어 구조물(116)의 상부 표면(122)은 절연 재료(82)의 상부 표면(124)과 동일 평면 상에 있다. 다른 실시예에서, 코어 구조물(116)은 코어 구조물(116)의 상부 표면(122)이 절연 재료(82)로 코팅되도록 절연 재료(82) 내에 전체가 내장될 수 있다. 도 7에 도시되지는 않았지만, 코어 구조물(116)이 배선 회로 기판인 실시예에서, 코어 구조물은 그 상부측 및/또는 하부측에 배선을 가지고 제2 배선층(92)이 결합 재료 층(118) 및 절연 기판(64)의 부가의 마이크로비아를 통해 연장하여 하부 면 코어 구조물(116) 상의 접점 위치와 전기적으로 결합할 수 있다는 것이 고려된다. 코어 구조물이 유사한 방식으로 본 명세서에 기재된 다른 전기적 패키지내에 결합될 수 있다는 것이 고려된다.
전자 패키지(126)의 또 다른 실시예가 도 9에 도시된다. 전자 패키지(126)와 전자 패키지(52, 54)에서 유사한 구성 요소는 적합하게 유사한 부품 부호로 참조된다. 본 실시예에서, 상부측 열 구조물(128)이나 열 전도성 구조물이 도 4의 절연 재료(82) 대신에 제공된다. 상부측 열 구조물(128)은 예를 들어 열 그리스 또는 열 접착제와 같은 열 전도성 결합층 또는 재료 층(130)으로 절연 기판(64)에 결합된다. 이 열 전도성 재료 층(130)은 제1 배선층(74) 및 반도체 소자(56)의 절연 기판(64)의 노출된 영역, 절연 구조물(68) 및 활성 표면(58)을 덮는다. 대안적인 실시예에서, 이 열 전도성 재료 층(130)은 예를 들어 에폭시와 같은 절연 유기 접착제 재료로 대체될 수 있다. 상부측 열 구조물(128)은 비제한적인 예로서, 예를 들어 구리, 실리콘 카바이드, 베릴륨 옥사이드 또는 알루미늄 질화물과 같은 높은 열 전도성을 갖는 금속 또는 무기 재료이다. 대안적인 실시예에서, 상부측 열 구조물(128)은 도 7 및 도 8의 코어 구조물(116)와 유사하게, 반도체 소자(56) 및 절연 구조물(68)의 전부 또는 일부를 둘러싸는 크기의 개구부를 포함할 수 있다.
전자 패키지(54)와 유사하게, 전자 패키지(126)의 제2 배선층(92)은 절연 기판(64)에서 비아(96, 98)를 통해 연장되어 제1 배선층(74)과 연결된다. 전자 패키지(126)는 또한 반도체 소자(56)의 후면(60)과 결합하도록 비아(110)를 통해 연장되는 후측 열 구조물(108)을 포함한다. 일 실시예에서, 전자 패키지(126)는 제2 배선층(92)을 상부측 열 구조물(128)에 결합시키는 하나 이상의 선택적 전도성 관통 홀(132) (점선으로 도시됨)을 또한 포함한다. 관통 홀(들)(132)은 상부측 열 구조물(128)과 접지 연결을 형성하고/하거나 전자 패키지(126)의 상부측과 하부측 사이의 열 전달을 돕는 기능을 한다.
이제 도 10을 참조하면, 전자 장치 패키지(134)의 대안적인 실시예가 도시되어 있으며, 절연 구조물(68)은 반도체 소자(56)의 활성 표면(58) 전체를 덮도록 형성된다. 이 실시예에서, 마이크로비아(136)는 접점 패드(78, 80)와 정렬된 위치에서 절연 구조물(68)을 통해 형성되고 제1 배선층(74)은 접점 패드(78, 80)와 전기적으로 결합하기 위해 이들 마이크로비아(136)를 통해 연장된다. 마이크로비아(136)의 추가는 제1 배선층(74)과 접점 패드(78, 80) 사이의 보다 안정적인 전기적 연결을 제공할 수 있다. 도 4, 도 6, 도 7 및 도 10의 제1 배선층(74)의 구성에 비해, 마이크로비아(136)의 부가는 또한 제1 배선층(74)이 반도체 소자(56)의 활성 표면(58)로부터 더 멀리 떨어져 오프셋되게 하고, 따라서 제1 배선층(74)이 반도체 소자(56)의 활성 표면(58)과 후면(60) 사이에 단락을 형성할 가능성을 방지하게 한다.
수동 구성 요소(138)를 포함하는 전자 패키지(134)의 대안적인 실시예가 도 11에 도시되어 있다. 반도체 소자(56)가 전력 장치인 하나의 비제한적인 예로서, 수동 구성 요소(136)은 커패시터일 수 있다. 도시된 바와 같이, 수동 구성 요소(138)의 장착 표면(140)은 구성 요소 부착 재료(66)에 의해 절연 기판(64)의 제1 표면(62)에 결합된다. 제1 배선층(74)의 일부는 절연 구조물(68)의 비아(142)를 통해 연장되어 수동 소자(138)의 단자(144)와 전기적으로 결합되게 하고 단자(144)를 반도체 소자(56)의 하나 이상의 접점 패드(78)에 선택적으로 전기적으로 연결시킨다. 하나 이상의 수동 구성 요소가 본 명세서에 개시된 다른 전자 패키지 내에 유사한 형태로 통합될 수 있는 것으로 고려된다. 바람직한 실시예에서, 수동 구성 요소(138)의 두께는 반도체 소자(56)에서의 두께와 대략 동일하게 선택될 수 있다. 대안 적으로, 수동 구성 요소는 절연 구조물(68)의 외부의 위치에서 절연 기판(64)의 제1 표면(62)에 결합될 수 있다.
도 12a 및 도 12b에 도시된 또 다른 대안적인 실시예에서, 전자 패키지(134)는 반도체 소자(56) 위에 적층된 수동 구성 요소(138)를 포함하도록 수정될 수 있다. 이들 실시예에서, 수동 구성 요소(138)의 단자(144)는 전기 연결 요소(148)를 통해 제3 배선층(146)에 결합된다. 대안적인 실시예에서, 전기 연결 요소(148)는 예를 들어 땜납 또는 전도성 접착제와 같은 전기 전도성 재료이다. 제3 배선층(146)은 절연 재료(82)의 상부 표면(124)에 형성되고, 배선층(74)에 전기적으로 결합되는, 절연 재료(82)에 형성된 하나 이상의 비아(150, 151)를 통해 연장된다. 제3 배선층(146)은 유사한 재료로 형성되며 제2 배선층(92)에 대해 전술한 바와 유사한 방식으로 패터닝된다.
도 12a에 도시된 실시예에서, 금속화된 마이크로비아(136)는 수동 소자(138)의 양 단자(144)를 반도체 소자(56) 상의 각각의 접점 패드(78, 80)에 전기적으로 연결한다. 도 12b에 도시된 바와 같이, 수동 구성 요소(138)의 하나의 단자(144)는 비아(136, 150)를 통해 반도체 소자(56)의 접점 패드(78)에 연결되는 반면, 수동 구성 요소(138)의 다른 단자(144)는 비아(150)를 통해 배선층(74)에 전기적으로 연결된다. 또 다른 실시예에서, 수동 구성 요소(138)의 양 단자(144)는 접점 패드(78, 80)로부터 전기적으로 절연된 상태를 유지하면서 배선층(74)에 전기적으로 결합된다. 배선층(74) 및 비아(136, 150, 151)의 구성 및 위치를 수정하여 단자(144), 배선층(74), 접점 패드(78, 80), 또는 다른 유형의 구성 요소 접점 사이의 대안적인 연결 구성에 이를 수 있도록 하는 것이 고려된다.
이하 단면을 도시한 도 13 내지 19 및 상면도를 도시한 도 20 내지 22를 참조하여, 도 4의 전자 패키지(52)를 제조하기 위한 기술이 본 발명의 일 실시예에 따라 설명되며, 이 때 각 도면은 빌드-업 공정 동안 전자 패키지(52)의 단면을 도시한다. 당업자는 본 명세서에 설명된 단계에 대한 약간의 수정이 전자 패키지(54, 114, 134) 또는 그 변형을 제조하기 위해 이루어질 수 있음이 이해될 것이다. 한편 도 13 내지 19는 단일 전자 패키지의 제조를 도시하지만, 당업자라면 다수의 전자 패키지가 패널의 수준에서 유사한 방식으로 제조될 수 있고, 원하는대로 개별 전자 패키지로 개별화될 수 있음을 인식할 수 있을 것이다.
먼저 도 13을 참조하면, 전자 패키지(52)의 제조는 구성 요소 부착 재료(66)를 절연 기판(64)의 제1 표면(62)에 적용함으로써 시작된다. 구성 요소 부착 재료(66)는 코팅 다이 부착 위치에 적용되며, 일부 실시예에서는 도 20에서 도시된 바와 같이, 반도체 소자의 외주(152) 외부로 연장된다. 일부 실시예에서, 구성 요소 부착 재료(66)는 스텐실, 스크린 인쇄, 또는 예를 들어 잉크젯과 같은 직접 분사 기술을 사용하여 도포될 수 있다. 구성 요소 부착 재료(66)는 2 내지 50 마이크로 미터 범위의 두께를 가질 수 있다. 대안적인 실시예에서, 구성 요소 부착 재료(66)는 반도체 기판(56)을 절연 기판(64) 상에 위치시키기 전에 반도체 소자(56)에 도포되거나 절연 기판(64)이 접착 특성을 갖는 경우에는 완전히 생략될 수 있다.
반도체 소자(56)는 종래의 픽 앤 플레이스(pick and place) 장비 및 방법을 사용하여 상측 면에서 접점 패드(78, 80)는 위를 향하고 후면(60)은 아래를 향하 게 하여 구성 요소 부착 재료(66) 내로 위치된다. 배치된 후, 반도체 소자(56)는 예로서 열, UV 광 또는 마이크로파 방사선을 사용하여 구성 요소 부착 재료(66)를 완전히 경화시킴으로써 절연 기판(64)에 접합된다. 일 실시예에서, 부분 진공 및/또는 대기압 초과를 사용하여 경화 동안 접착제로부터 휘발성 물질의 제거를 촉진시킬 수 있다. 당업자는 구성 요소 부착 재료(66)를 적용하기 위한 대안적인 기술이 이용될 수 있음을 인식할 것이다. 예를 들어, 구성 요소 부착 재료를 도포하여 절연 구조물(68)의 노출된 표면 전체를 코팅하거나 또는 반도체 소자(56)를 절연 기판(64) 상에 배치하기 전에 구성 요소 부착 재료(66)를 반도체 소자(56)의 후면(60)에 직접 도포할 수 있다.
도 14에 도시된 제조 기술의 다음 단계에서, 절연 구조물(68)은 전체 반도체 소자(56) 위에 광-패턴화 가능 수지 재료 층(154)을 도포하고 절연 기판(64)의 제1 표면(62) 및 반도체 소자(56)를 코팅함으로써 형성된다. 광-패터닝 마스크(156)는 광-패턴화 가능 수지 재료(154)의 상부 표면 위에 놓인 다음에, 마스크(156) 내의 하나 이상의 개구(160)를 통해 광원(158)에 의해 방출된 초점없는 광의 빔을 조사함으로써 패터닝된다. 광 빔의 폭은 광 패턴화 가능 수지 재료(154) 내로 연장되면서 확장되어 개구(160) 아래에서 광 패턴화 가능 수지 재료(154)의 영역을 선택적으로 경화시킨다. 그 후, 용제 린스를 사용하여 미경화 광 패턴화 수지 재료(154)를 제거한다. 이어서, 경화된 수지 재료는 반도체 소자(56)의 활성 표면(58)의 선택 부분 및 접점 패드(78, 80)로부터 제거되어, 도 21에 도시된 경화된 절연 기판(64)을 남긴다. 도시된 바와 같이, 절연 구조물(68)은 반도체 소자(56)의 외주(152)를 둘러싸고 반도체 소자(56)의 활성 표면(58)의 적어도 일부를 코팅한다. 또 다른 실시예에서, 절연 구조물(68)은 레이저와 같은 직접적인 기록 이미징 시스템에 의해 패턴화될 수 있다. 대안적으로, 절연 구조물(68)은 그레이 스케일 마스크를 사용하여 형성될 수 있다.
대안적인 실시예에서, 절연 구조물(68)은 반도체 소자(56)의 외주(152)의 적어도 하나의 가장자리에 절연 수지를 도포함으로써 형성된다. 이 절연 수지는 열 팽창 계수를 감소시키기 위해, 예를 들어 유기 언더필 수지 또는 예를 들어 세라믹 또는 실리카 충전제 입자와 같은 충전제 재료를 갖는 에폭시일 수 있다. 절연 수지의 증착은 비한적인 실시예로서 잉크젯 프린터, 스프레이 시스템, 3D 인쇄 기술 또는 액체 분사 헤드와 같은 직접 분사 도구를 사용하여 달성될 수 있다. 그 후, 열, 자외선, 마이크로파 등을 사용하여 수지 재료를 경화시킨다. 선택적으로, 절연 수지는 절연 기판(64) 및/또는 반도체 기판(56)의 활성 표면(58)을 코팅하는 재료 층을 형성하기 위해 적용될 수 있고 절연 기판(64)상의 도포된 절연 수지의 선택 부분 및/또는 반도체 소자(56)의 활성 표면(58)을 제거하도록 선택적으로 패터닝되어 도 15에 도시된 절연 구조물(68)을 제공한다.
절연 구조물(68)을 형성한 후, 절연 구조물(68)의 외부 표면(74) 및 절연 기판(64)의 제1 표면(62)의 노출된 영역 상에 전도성 재료 층을 도포함으로써 제1 배선층(74)(도 16)이 형성된다. 대안적인 실시예에서, 전도성 재료는 구리, 알루미늄 또는 다른 표준 배선 금속과 같은 금속이고 티타늄과 같은 배리어 금속을 함유 할 수 있고 스퍼터링, 증발, 무전해 도금, 전기 도금 또는 다른 표준 금속 증착 공정 중 하나 이상에 의해 증착된다. 그 후, 전도성 재료는 제1 배선층(74)을 형성하도록 패턴화된다. 일 실시예에서, 패턴화 단계는 제1 시드 금속 또는 배리어 금속 (예를 들어, 티타늄)이 절연 구조물(68)의 표면(74) 및 절연 기판(64)의 제1 표면(62)의 노출된 영역에 적용되는 반가산성 패터닝 기술을 사용하여 수행될 수 있다. 포토 레지스트(도시되지 않음)가 시드 금속에 도포되고 패터닝되고, 벌크 금속 층(예를 들어, 구리)이 시드 또는 배리어 금속 위에 도금된다. 배리어 층은 0.01 내지 1 미크론의 두께를 가질 수 있고 벌크 금속은 예시적인 비제한적인 실시예에 따라 1 내지 20 미크론의 두께를 가질 수 있다. 포토 레지스트가 제거되고 노출된 시드 층은 에칭에 의해 제거된다. 나머지 시드 금속 및 도금된 금속 층은 도 1에 도시된 제1 배선층(74)을 형성한다. 대안적인 실시예에서, 제1 배선층(74)은 예를 들어 완전 감산 패터닝, 반가산 패턴 플레이트-업 또는 부가 플레이트-업과 같은 다른 공지된 패터닝 기술을 사용하여 형성될 수 있다. 또 다른 실시예에서, 제1 배선층(74)은 비제한적인 예로서 잉크젯 인쇄, 스크린 인쇄 또는 분사와 같은 증착 기술을 사용하여 형성된 인쇄 전도성 물질이다. 제1 배선층(74)은 원하는 전류 운반 능력을 갖는 고밀도 라우팅 패턴을 형성할 수 있는 임의의 공지된 방법을 사용하여 형성될 수 있는 것으로 고려된다.
다음으로 도 17을 참조하면, 레이저 드릴링 또는 연마, 기계적 드릴링, 포토-디피니션, 플라즈마 에칭 또는 화학적 에칭 등을 포함하는 공지된 표준 마이크로비아 공정에 의해, 비아(96, 98) 및 선택적인 비아(106)는 절연 기판(64)을 통해 제1 배선층(74)의 선택 영역 및 선택적으로 반도체 소자(56)의 후면(60)으로 형성되어 있다. 비아(96, 98, 106)가 형성된 후, 제2 도전 재료 층이 절연 기판(64)의 제2 표면(94) 상에 증착되고 그 후에 도 18에 도시된 바와 같이 제2 배선층(92)을 형성하도록 패턴화된다. 증착 및 패터닝은 제1 배선층(74)을 형성하는 데 사용되는 전도성 재료에 대해 전술한 바와 유사한 방식으로 수행될 수 있다. 이 제2 전도성 재료 층은 비아(96, 98, 106)로 연장되어 관통 접점(100, 102, 104)를 형성한다. 전자 패키지(52)의 저면도가 제2 배선층(92)의 일 예시의 비제한적 구성을 나타내도록 도 22에 도시되어 있다. 당업자라면 제2 배선층(92)이 본 명세서에 개시된 전자 패키지의 다른 실시예들에서 다수의 상이한 트레이스를 갖도록 유사하게 구성될 수 있다는 것을 인식할 것이다.
제조 공정은 반도체 소자(56), 절연 구조물(68), 및 절연 기판(64)의 노출 부분 위에 절연 재료(82)를 도포하여 전자 패키지(52)의 본체를 형성하는 것으로 도 19에서 이어진다. 대안적이고 비제한적인 실시예들에 따르면, 절연 재료(82)는 푸어 성형, 트랜스퍼 성형, 사출 성형 또는 압축 성형 공정을 이용하여 적용된다. 제조 공정의 이 단계에서, 마이크로비아는 절연 재료(82) 및 절연 재료(82) 상에 증착된 제3 도전 재료 층을 통해 형성될 수 있고, 그 후 도 12에 도시된 제3 배선층(146)을 형성하도록 패터닝될 수 있다. 대안적으로, 절연 재료(82)의 상부 표면(124)은 절연 재료(82)의 상부 부분(162)을 제거하고 제1 배선층(74)의 일부를 노출시키기 위해 이면 접지될 수 있다.
당업자라면 도 13 내지 도 19 및 도 20 내지 22와 관련하여 설명된 것과 유사한 제조 공정을 사용하여 비아(96, 98)와 동시에 그리고 동일한 방법으로 비아(106) 대신에 도 6에 도시된 더 큰 열 비아(110)를 형성함으로써 전자 패키지(54)(도 6)를 제조할 수 있다는 것을 이해할 것이다. 전도성 물질의 제2 층은 비아(110)에 충전되어 반도체 소자(56)가 전력 장치인 실시예들과 같은, 특정 실시예에서, 반도체를 열적으로 냉각시켜 전기적 상호 연결부로 작용하는 경로를 제공하는 후측 열 구조물(108)을 형성할 것이다.
도 7의 전자 패키지(114)의 제조는 제2 배선층(92)의 일부로 후측 열 구조물(108)을 형성하는 단계를 포함하는 이전의 단락에서 설명한 바와 같이 수정된 도 13 내지 18의 제조 단계로 시작한다. 제2 배선층(92)이 형성된 후, 코어 구조물(116)(도 7)은 접합 재료(118)를 갖는 절연 기판(64)의 제1 표면(62)에 결합된다. 그 후, 절연 재료(82)는 코어 구조물(116)의 개구부(120)에 도포되어 반도체 소자(56), 제1 배선층(74), 및 절연 구조물(68)을 캡슐화하여 도 7에 도시된 전자 패키지(114)를 형성한다.
도 10의 전자 패키지(126)의 제조는 도 13 내지 도 16과 관련하여 설명된 것과 유사한 방식으로 반도체 소자(56)를 절연 기판(64)에 부착하여 절연 구조물(68) 및 제1 배선층(74)을 형성하는 것으로 시작된다. 도 23에 도시된 제조 공정의 다음 단계에서, 열 전도성 재료 층(130)은 제1 배선층(74), 반도체 소자(56)의 활성 표면(58)의 노출된 부분 및 절연 기판(64)의 노출된 부분 위에 도포된다. 열 전도성 재료 층(130)은 스프레이 코팅, 잉크 젯팅 또는 다른 알려진 증착 공정에 의해 도포될 수 있다. 다음으로, 상부측 열 구조물(128)은 도 24에 도시된 바와 같이 열 전도성 재료 층(130) 내에 위치된다.
상부측 열 구조물(128)이 제자리에 배치된 후, 비아(96, 98, 110) 및 선택적 관통 홀(132) (점선으로 도시됨)은 도 25에 도시된 바와 같이, 절연 기판(64)을 통해, 그리고 관통 홀(132)의 경우에는 열 전도성 재료 층(130)의 일부를 통해 형성된다. 이어서, 전도성 재료 층은 절연 기판(64)의 제2 표면(94) 상에 그리고 비아(96, 98, 110) 및 관통 홀(132)내로 증착된다. 전도성 재료 층은 도 26에 도시된 바와 같이 제2 배선층(92)을 형성하도록 패턴화된다. 이 증착 및 패터닝 단계는 도 18과 관련하여 설명된 것과 유사한 방식으로 수행된다.
도 10의 전자 패키지(134)의 제조는 도 13에 도시된 것과 유사한 방식으로 반도체 소자(56)를 절연 기판(64)에 적용함으로써 시작될 것이다. 공정은 반도체 소자(56)의 활성 표면(58), 반도체 소자(56)의 적어도 하나의 측벽, 반도체 소자(56)의 외주(152)를 둘러싸는 절연 기판(64)의 선택 부분을 완전히 코팅하기 위해 절연 수지를 적용하여, 도 27에 나타낸 절연 구조물(68)를 형성할 수 있다. 절연 수지의 증착은 도 14와 관련하여 설명된 임의의 기술을 사용하여 달성될 수 있다.
도 28을 참조하면, 절연 수지가 경화되어 절연 구조물(68)를 형성한 후, 하나 이상의 마이크로비아(136)가 절연 구조물(68)를 통해 반도체 소자(56)의 활성 표면(58)상의 접점 패드(78, 80)에 형성된다. 마이크로비아(136)는 비아(96, 98)에 대해 상술한 바와 유사한 기술을 사용하여 형성된다. 도 29에 도시된 바와 같이, 제1 배선층(74)은 전술한 기술 중 임의의 것을 사용하여 절연 구조물(68)의 외부 표면(74) 상에 전도성 재료 층을 증착하고 패터닝함으로써 형성된다. 전자 패키지(134)의 제조는 전자 패키지(54)에 대해 설명된 방식으로 후측 열 구조물(108)를 형성하도록 변형된 바와 같이 도 17 내지 도 19에 도시된 단계에 따라 계속된다.
이하 도 30을 참조하면, 발광 다이오드(LED) 반도체 소자(166)를 포함하는 전자 패키지(164)가 본 발명의 대안적인 실시예에 따라 도시되어 있다. 전자 패키지(164) 및 전자 패키지(52)(도 4) 내의 유사한 구성 요소는 적절하게 공통 구성 요소 번호로 나타낸다. LED 반도체 소자(166)는 구성 요소 부착 재료(66)에 의해 그 후면(168)이 절연 기판(64)의 제1 표면(62)에 장착되어 있는 절연 기판(64) 상에 배열된다. 절연 기판(68)은 절연 기판(64)의 제1 표면(62)의 일부뿐만 아니라 LED 반도체 소자(166)의 측벽(170) 및 활성 표면(172)의 일부를 캡슐화한다.
제1 배선층(74)은 절연 구조물(68)의 외부 표면(74) 상에 배치되고 LED 반도체 소자(166)의 접점 패드(174)에 결합된다. 제2 배선층(92)은 절연 기판(64)의 제2 표면(94) 상에 배치되고 비아(96, 98)을 통해 제1 배선층(74)에 결합된다. 도시된 실시예에서, 제2 배선층(92)은 또한 후측 열 구조물(108)을 포함한다. 그러나, 후측 열 구조물(108)는 대안적인 실시예에서 생략되거나 관통 접점(104)과 유사한 LED 반도체 소자(166)의 후면(168)에 대한 전기적 연결로 대체될 수 있다.
도 30에 도시된 바와 같이, 절연 재료(82)는 제1 배선층(74), 절연 구조체(68)의 노출된 부분 및 절연 기판(64)의 노출된 부분을 덮는다. 인광체 층(176)은 광학적 기능을 갖는 LED 반도체 소자(166)의 활성 표면(172)의 노출된 부분을 덮는다. 형광체 층(176) 위에 렌즈(178)가 형성된다.
본 발명의 또 다른 실시예에서, 전자 패키지(180)는 도 31에 도시된 바와 같이 반도체 이미저 칩(182)을 포함한다. 전자 패키지(180)는 공통 참조 번호로 지칭되는 전자 패키지(52)(도 4)와 수많은 유사한 구성 요소를 포함한다. 전자 패키지(52)의 반도체 소자(56)와 유사하게, 반도체 이미저 칩(182)의 후면(184)은 구성 요소 부착 재료(66)로 절연 기판(64)의 제1 표면(62)에 결합된다. 절연 구조물(68)은 반도체 이미저 칩(182)의 측벽(186), 반도체 이미저 칩(182)의 활성 표면(188) 부분, 및 반도체 이미저 칩(182)을 둘러싸는 영역에서의 절연 기판(64)의 부분을 캡슐화하도록 형성된다. 제1 배선층(74)은 절연 구조물(68)의 외부 표면(74) 상에 배치되고 반도체 이미저 칩(182)의 활성 표면(188)상의 접점 패드(190)에 전기적으로 결합된다. 제2 배선층(92)은 절연 기판(64)의 제2 표면(94) 상에 증착되어 반도체 이미저 칩(182)의 후면(184) 및 절연 기판(64)에 결합된 후측 열 구조물(108)을 통해 관통 접점(100, 102)를 형성한다. 절연 재료(82)는 제1 배선층(74), 절연 구조물(68)의 노출된 부분 및 절연 기판(64)의 노출된 부분을 덮는다.
전자 패키지(180)는 또한 절연 재료(82)의 상부 표면(124)에 결합되어 이미징 기능을 갖는 반도체 이미저 칩(182)의 활성 표면(188)의 노출된 부분(194)에 걸친 렌즈 구조물(192)를 포함한다. 렌즈 구조물(192)은 대안적인 실시예에 따라 단일 렌즈 또는 다중 렌즈, 또는 다중 렌즈와 필터의 조합을 포함할 수 있다.
전자 패키지(200, 202)의 두 개의 대안적인 실시예가 도 32 및 33에 도시되어 있다. 전자 패키지(200 및 202) 각각은 전자 패키지(54)(도 6)와 같은 다수의 공통 구조물을 포함하며, 이는 적절하게 공통의 구성 요소 번호로 지칭된다. 도시된 실시예에서, 배선층(74)은 도 6과 관련하여 설명된 것과 유사한 방식으로 형성되며 도 5에 도시된 것과 유사한 방식으로 또는 반도체 소자(56)의 활성 표면상의 접점 패드의 특정 배열에 기초한 임의의 수의 대안적인 구성으로 배열된 전기 트레이스를 포함할 수 있다.
전자 패키지(200, 202 및 54)에 공통인 구조에 더하여, 전자 패키지(200, 202)는 각각 절연 구조물(68)의 적어도 일부 위에 또는 바로 인접하여 형성되는 제2 절연 구조물(204)를 포함한다. 제2 절연 구조물(204)은 절연 구조물(68)에 관련하여 설명된 것과 동일한 재료 및 명세서에 기재된 기술을 이용하여 형성될 수 있다. 제2 절연 구조물(204)은 도 32에 도시된 바와 같이, 절연 구조물(68)의 상부에 하나 이상의 개별 위치에 형성되거나, 도 33에 도시된 바와 같이 절연 구조물(68)을 완전히 둘러쌀 수 있다.
배선층(206)은 배선층(74)과 관련하여 설명된 것과 동일한 재료 및 기술 중 임의의 것을 사용하여 제2 절연 구조물(204)의 경사면(208) 상에 형성된다. 배선층(206)은 절연 기판(64)을 통해 연장되는 하나 이상의 관통 접점(210)에 의해 배선층(92)에 전기적으로 결합된다. 도 32에 도시된 바와 같이, 일 실시예에서, 다른 관통 접점(212)은 제2 절연 기판(112)을 통해 연장되어 배선층(206)을 제2 절연 기판(112) 위에 형성된 제3 배선층(214)에 유사하게 전기적으로 결합시킬 수 있다. 전자 패키지(200)에서, 제2 절연 구조물(204)은 배선층(92, 214) 사이의 연결을 원활하게 하도록 절연 구조물(68) 보다 높이가 더 높도록 형성된다. 전자 패키지(202)에서, 제2 절연 구조물(204)은 절연 구조물(68)보다 낮은 높이를 갖도록 형성되어 배선층(206)은 배선층(74, 92) 사이의 전기적 연결을 형성한다.
배선층(74 및 206)의 예시적인 구성이 도 34에 도시되어 있다. 당업자는 배선층(74 및 206)이 반도체 소자(56)의 접점 패드 구성 및 최종 전자 패키지 내의 I/O의 원하는 위치에 기초하여 다수의 대안적인 구성으로 형성될 수 있음을 인식할 것이다. 절연 구조물(68, 204)의 형상은 마찬가지로 설계 사양에 기초하여 도 32 및 33에 도시된 것과 다를 수 있다. 이와 같이, 절연 구조물(68, 204)의 기하학적 구조 및 배선층(74 및 206)의 배열은 도 32 내지 34에 도시된 것에 제한되지 않는다. 절연 기판(68, 204)과 그와 관련된 배선층(74, 206)의 조합으로 인한 "이중-경사(double-sloped)" 표면 구성은 본 명세서에 기술된 다른 전자 패키지 실시예들 중 임의의 것에 통합될 수 있다. 또한, 이중 경사 표면 구성은 3개 이상의 절연 기판/배선층 스택 업 층을 포함하도록 연장될 수 있는 것으로 고려된다.
전술한 각각의 전자 패키지에서, 제1 배선층(74)은 절연 구조물(68)의 적어도 하나의 경사진 측벽(70)을 따라 연장되도록 형성된다. 이 제1 배선층(74)은 종래의 내장된 반도체 제조 기술보다 더 적고 덜 복잡한 처리 단계를 포함하는 방식으로 각각의 전기 구성 요소(56, 166, 182)의 접점 패드(78, 80, 174, 190)과 전자 패키지의 대향 표면 사이에 전기적 연결을 형성한다. 경사진 측벽(70)을 사용함으로써, 결과적인 제1 배선층(74)의 전기 트레이스가 종래의 관통 홀 구조보다 적은 면적을 차지하기 때문에 종래의 관통 홀 구조보다 더 높은 레벨의 라우팅 밀도가 달성될 수 있다. 결과적으로, 전자 패키지의 전체 크기는 종래 기술의 내장형 장치 기술에 비해 감소될 수 있다. 제1 배선층(74)은 또한 종래의 패키징 기술보다 낮은 인덕턴스 및 기생 또는 상호 연결 저항을 갖는 연결을 제공한다. 제1 배선층(74)의 개별 트레이스 및 단자 패드의 크기 및 제1 배선층(74)을 제2 배선층(92)에 결합시키는 대응하는 관통 접점은 전자 패키지 내에서 쉽게 변경될 수 있다. 절연 구조물(68)을 이용하면 또한 최종 전자 패키지 내에서 개선된 열 소산을 제공한다.
전술한 전자 패키지의 제조 또는 빌드 업 기술과 관련된 공정 또는 방법 단계의 순서는 여전히 동등하거나 실질적으로 동등한 엔드 구조에 도달하면서 본 명세서에 기술된 것에서 수정될 수 있다. 비제한적인 예로서, 제2 절연 기판(112)을 포함하는 실시예에서, 절연 기판(112)이 전자 패키지 내에 통합된 후 언더필 기술을 사용하여 절연 재료(82)가 적용될 수 있다. 또한, 비아(96, 98, 110)의 일부 또는 전부는 반도체 소자(56)가 절연 기판(64)에 결합되기 전에 형성될 수 있고, 제1 및 제2 배선층의 형성 및 패터닝은 본 명세서에서 앞서 설명된 것과 동시에 또는 반대 순서로 발생할 수 있다.
유리하게, 본 발명의 실시예는 종래 기술의 와이어 본딩 패키지와 비교하여 더 높은 전력 처리와 성능 및 더 작은 형태 인자를 제공하고 종래 기술의 플립 칩 패키지에 비해 더 높은 열 성능 및 더 낮은 비용을 제공한다. 본 명세서에 개시된 본 발명의 실시예는 또한 기존 종래 기술의 내장형 전력 패키지보다 더 저렴하고 더 빠른 턴 타임(turn time) 공정을 제공한다. 따라서, 본 명세서에 기술된 실시예는 종래 기술의 접근법과 비교하여 더 높은 성능의 저비용 솔루션을 제공한다.
따라서, 본 발명의 일 실시예에 따르면, 전자 패키지는 절연 기판, 절연 기판의 제1 표면에 결합된 후면을 갖는 전기 구성 요소, 및 전기 구성 요소의 외주의 적어도 일부를 둘러싸는 절연 구조물을 포함한다. 제1 배선층은 절연 기판의 제1 표면으로부터 절연 구조물의 경사진 측면 위로 연장되어 전기 구성 요소의 활성 표면 상의 적어도 하나의 접점 패드와 전기적으로 결합된다. 제2 배선층은 절연 기판의 제2 표면 상에 형성되고 내부의 적어도 하나의 비아를 통해 연장되어 제1 배선층과 전기적으로 결합된다.
본 발명의 다른 실시예에 따르면, 전자 패키지를 제조하는 방법은 전기 구성 요소의 후면을 절연 기판의 제1 표면에 결합시키는 단계 및 상기 전기 구성 요소의 외주의 적어도 일부 주위에 절연 구조물을 형성하는 단계를 포함한다. 이 방법은 또한 전기 구성 요소의 활성 표면상의 적어도 하나의 접점 패드와 전기적으로 결합하기 위해 절연 기판의 제1 표면의 일부 상에 그리고 절연 구조물의 경사진 측면 위에 제1 배선층을 형성하는 단계를 포함한다. 방법은 절연 기판을 통해 형성된 적어도 하나의 비아를 통해 제1 배선층을 절연 기판의 제2 표면 상에 배치된 제2 배선층에 전기적으로 결합시키는 단계를 더 포함한다.
본 발명의 또 다른 실시예에 따르면, 전자 패키지는 절연 기판의 제1 표면에 결합된 후면 및 절연 기판과 반대쪽을 향하는 활성 표면을 갖는 전기 구성 요소를 포함하고, 상기 활성 표면은 이미징 및 광학 기능 중 적어도 하나를 구비한다. 전자 패키지는 또한 전기 구성 요소의 외주를 둘러싸고 그 활성 표면의 일부를 덮는 절연 구조물을 포함한다. 제1 배선층은 절연 구조물의 경사진 측벽 상에 형성되고 전기 구성 요소의 활성 표면상의 적어도 하나의 접점 패드에 전기적으로 결합된다. 제2 배선층은 절연 기판의 제2 표면 상에 형성되고, 절연 기판에 형성된 적어도 하나의 비아를 통해 제1 배선층에 전기적으로 결합된다.
본 발명은 제한된 수의 실시예와 관련하여 상세하게 설명되었지만, 본 발명은 이러한 개시된 실시예로 제한되지 않음을 쉽게 이해해야 한다. 오히려, 본 발명은 지금까지 설명되지 않았지만 본 발명의 사상 및 범위에 상응하는 임의의 수의 변형, 변경, 대체 또는 동등한 배열을 포함하도록 변형될 수 있다. 또한, 본 발명의 다양한 실시예가 설명되었지만, 본 발명의 양태는 설명된 실시예 중 일부만을 포함할 수 있음을 이해해야 한다. 따라서, 본 발명은 전술한 설명에 의해 제한되는 것이 아니라 첨부된 청구 범위의 범주에 의해서만 제한된다.

Claims (20)

  1. 전자 패키지에 있어서:
    제1 절연 기판;
    상기 제1 절연 기판의 제1 표면에 결합되는 후면을 갖는 전기 구성 요소(electrical component);
    상기 전기 구성 요소의 외주의 적어도 일부를 둘러싸는 절연 구조물;
    상기 제1 절연 기판의 상기 제1 표면으로부터 상기 절연 구조물의 경사진 측면 위로 연장되어 상기 전기 구성 요소의 활성 표면(active surface) 상의 적어도 하나의 접점 패드와 전기적으로 결합하는 제1 배선층;
    상기 제1 절연 기판의 제2 표면 상에 형성되고 내부의 적어도 하나의 비아를 통해 연장되어 상기 제1 배선층과 전기적으로 결합하는 제2 배선층;
    상기 제1 절연 기판의 일부 상에 형성되고 상기 제1 배선층 및 상기 절연 구조물을 둘러싸는 절연 재료;
    상기 절연 재료의 상부 표면 상에 위치된 제2 절연 기판;
    상기 제2 절연 기판 상에 형성되고 상기 제2 절연 기판을 통해 연장되는 하나 이상의 관통 접점에 의해 상기 제2 배선층에 전기적으로 결합된 제3 배선층; 및
    상기 전기 구성 요소의 상기 활성 표면의 일부 위의 상기 절연 재료 내에 형성된 개구
    를 포함하는, 전자 패키지.
  2. 제1 항에 있어서,
    상기 절연 구조물은 상기 전기 구성 요소의 상기 외주를 완전히 둘러싸고 상기 활성 표면의 적어도 일부를 덮는, 전자 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 전기 구성 요소 및 상기 절연 재료는 상기 제1 절연 기판과 상기 제2 절연 기판 사이에 위치되는, 전자 패키지.
  5. 제1 항에 있어서,
    제1 배선층은 상기 전기 구성 요소의 상기 적어도 하나의 접점 패드의 복수의 접점 패드들에 전기적으로 결합되는 복수의 전기 트레이스들(a plurality of electrical traces)을 포함하는, 전자 패키지.
  6. 제5 항에 있어서,
    상기 제2 배선층은:
    상기 제1 절연 기판에서 제1 비아를 통해 연장되어 상기 복수의 전기 트레이스들의 제1 전기 트레이스와 전기적으로 결합하는 제1 전기 트레이스; 및
    상기 제1 절연 기판에서 제2 비아를 통해 연장되어 상기 복수의 전기 트레이스들의 제2 전기 트레이스와 전기적으로 결합하는 제2 전기 트레이스
    를 포함하는, 전자 패키지.
  7. 제6 항에 있어서,
    상기 제2 전기 트레이스는 상기 제1 절연 기판에서 제3 비아를 통해 상기 전기 구성 요소의 상기 후면에 전기적으로 결합되는, 전자 패키지.
  8. 제1 항에 있어서,
    상기 제1 배선층은 상기 절연 구조물에서 적어도 하나의 비아를 통해 연장되어 상기 전기 구성 요소의 상기 적어도 하나의 접점 패드와 전기적으로 결합되는, 전자 패키지.
  9. 제1 항에 있어서,
    상기 제1 배선층 및 상기 절연 구조물의 노출면에 도포되는 결합층(joining layer); 및
    상기 결합층에 결합되는 제1 표면을 갖는 열 전도성 구조물
    을 더 포함하는, 전자 패키지.
  10. 제1 항에 있어서,
    상기 제1 배선층을 통해 상기 전기 구성 요소에 전기적으로 결합되는 수동 구성 요소를 더 포함하는, 전자 패키지.
  11. 전자 패키지를 제조하는 방법에 있어서:
    전기 구성 요소의 후면을 제1 절연 기판의 제1 표면에 결합시키는 단계;
    상기 전기 구성 요소의 외주의 적어도 일부 주위에 절연 구조물을 형성하는 단계;
    상기 제1 절연 기판의 상기 제1 표면의 일부 상에 및 상기 절연 구조물의 경사진 측면 위에 제1 배선층을 형성하여 상기 전기 구성 요소의 활성 표면 상의 적어도 하나의 접점 패드와 전기적으로 결합하는 단계;
    상기 제1 절연 기판을 통해 형성되는 적어도 하나의 비아를 통해 상기 제1 배선층을 상기 제1 절연 기판의 제2 표면 상에 배치되는 제2 배선층에 전기적으로 결합하는 단계;
    상기 제1 배선층 및 상기 절연 구조물을 절연 재료로 둘러싸는 단계;
    상기 전기 구성 요소의 상기 활성 표면의 일부 위의 상기 절연 재료 내에 개구를 형성하는 단계;
    제2 절연 기판을 상기 절연 재료의 상부 표면에 위치시키는 단계; 및
    상기 제2 절연 기판 상에 제3 배선층을 형성시키고 상기 제2 절연 기판을 통해 연장되는 하나 이상의 관통 접점에 의해 상기 제3 배선층을 상기 제2 배선층에 전기적으로 결합시키는 단계
    를 포함하는, 전자 패키지를 제조하는 방법.
  12. 제11 항에 있어서,
    상기 절연 구조물의 상기 경사진 측면 위로 연장되는 전기 트레이스들의 패턴을 갖는 상기 제1 배선층을 형성하여 상기 전기 구성 요소의 각각의 접점 패드들을 상기 제2 배선층의 각각의 부분들에 전기적으로 결합하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  13. 제11 항에 있어서,
    상기 제1 절연 기판을 통해 복수의 비아들을 형성하는 단계; 및
    상기 제1 절연 기판의 상기 제2 표면 상에 상기 제2 배선층을 배치하여 상기 복수의 비아들 중 적어도 하나의 비아를 통해 연장되어 상기 제1 배선층과 전기적으로 결합하고 상기 복수의 비아들 중 다른 비아를 통해 연장되어 상기 전기 구성 요소의 상기 후면과 전기적으로 및 열적으로 중 적어도 하나로 결합하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  14. 삭제
  15. 제11 항에 있어서,
    지지 기판을 상기 제1 절연 기판에 결합하는 단계로서, 상기 지지 기판은 상기 전기 구성 요소를 둘러싸도록 크기가 형성되는 개구부를 내부에 가지는, 상기 결합하는 단계; 및
    상기 개구 내에 상기 절연 재료를 배치하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법
  16. 제11 항에 있어서,
    상기 절연 구조물의 상기 제1 배선층 및 노출되는 부분 및 상기 제1 절연 기판의 상기 제1 표면을 접합 재료로 코팅하는 단계;
    상기 접합 재료 위에 열 전도성 구조물을 배치하는 단계; 및
    상기 제1 절연 기판에서 적어도 하나의 비아를 통해 상기 제2 배선층을 상기 열 전도성 구조물에 결합하는 단계
    를 더 포함하는, 전자 패키지를 제조하는 방법.
  17. 전자 패키지에 있어서:
    제1 절연 기판의 제1 표면에 결합되는 후면 및 상기 제1 절연 기판과 반대 쪽을 향하고 이미징 및 광학 기능 중 적어도 하나를 가지는 활성 표면을 갖는 전기 구성 요소;
    상기 전기 구성 요소의 외주를 둘러싸고 상기 활성 표면의 일부를 덮는 절연 구조물;
    상기 절연 구조물의 경사진 측벽 상에 형성되어 상기 전기 구성 요소의 상기 활성 표면 상의 적어도 하나의 접점 패드에 전기적으로 결합되는 제1 배선층;
    상기 제1 절연 기판의 제2 표면 상에 형성되어 상기 제1 절연 기판에 형성되는 적어도 하나의 비아를 통해 상기 제1 배선층에 전기적으로 결합되는 제2 배선층;
    상기 절연 구조물 및 상기 제1 배선층의 적어도 일부를 둘러싸는 절연 재료;
    상기 절연 재료의 상부 표면 상에 위치된 제2 절연 기판;
    상기 제2 절연 기판 상에 형성되고 상기 제2 절연 기판을 통해 연장되는 하나 이상의 관통 접점에 의해 상기 제2 배선층에 전기적으로 결합된 제3 배선층; 및
    상기 전기 구성 요소의 상기 활성 표면의 일부 위의 상기 절연 재료 내에 형성된 개구
    를 포함하는, 전자 패키지.
  18. 제17 항에 있어서,
    상기 전기 구성 요소의 상기 활성 표면 위에 위치되는 적어도 하나의 렌즈를 더 포함하는, 전자 패키지.
  19. 삭제
  20. 제17 항에 있어서,
    상기 제2 배선층은 상기 제1 절연 기판에 형성되는 다른 비아를 통해 상기 전기 구성 요소의 상기 후면에 결합되는, 전자 패키지.
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