KR20090018852A - 반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기 - Google Patents

반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기 Download PDF

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KR20090018852A
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신지 와따나베
준야 사또
아쯔마사 사와다
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닛본 덴끼 가부시끼가이샤
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Abstract

본 발명은, 외부 기판을 곡면화해도 접속 불량이 없고 신뢰성이 높은 반도체 패키지를 제공하는 것을 목적으로 한다. 반도체 칩(1)과, 반도체 칩을 둘러싸도록 배설됨과 함께, 절연층(11, 13)의 사이에 배치된 배선층(12) 위에 반도체 칩의 전극에 접속하기 위한 제1 전극 패드(14)가 형성된 인터포저 기판(10)과, 반도체 칩의 전극과 전극 패드를 접속하는 제1 도전체(2)를 구비한다. 인터포저 기판(10)은, 반도체 칩(1)의 이면의 일부가 접착되어 있다. 반도체 칩(1)의 측면에서 반도체 칩(1)과 인터포저 기판(10) 사이에 간극(4)을 갖는다. 반도체 패키지를 탑재한 기판(20)을 곡면화하면，간극(4)이 반도체 칩(1)의 적어도 이면측에 배치되고, 인터포저 기판(10)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다.
반도체 칩, 반도체 패키지, 인터포저 기판, 도전체, 전극 패드, 절연층, 열가소성 수지, 3차원 반도체 패키지, 전자 기기

Description

반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기{SEMICONDUCTOR PACKAGE, ITS MANUFACTURING METHOD, SEMICONDUCTOR DEVICE, AND ELECTRONIC DEVICE}
<관련 출원>
본원은, 이전의 일본 특허 출원 2006-157137호(2006년 6월 6일 출원)의 우선권을 주장하는 것이며, 상기 이전의 출원의 전체 기재 내용은, 본서에 인용으로서 삽입 기재되어 있는 것으로 간주된다.
본 발명은, 반도체 칩을 패키지한 반도체 패키지, 그 제조 방법, 반도체 장치, 및 전자 기기에 관한 것으로, 특히, 외관이 곡면화된 전자 기기에 적합한 반도체 패키지, 그 제조 방법, 반도체 장치, 및 전자 기기에 관한 것이다.
최근의 전자 기기는 경박 단소의 흐름과 함께, 곡면을 다용하여 디자인 중시의 제품이 시장에 나오기 시작하고 있다. 또한, 컨셉 모델로서도 다양한 전자 기기에서 곡면 디자인의 제품이 발표되고 있다.
곡면을 가진 외관에서 경박 단소의 모델을 실현하기 위해서는, 종래 실장이 불가능했던 곡면부에도 내장 부품을 탑재하는 것이 요구되고 있고, 기판에 반도체 패키지를 실장한 반도체 장치를 곡면화하여 빈 스페이스에도 실장할 수 있도록 하 는 것이 바람직하다.
여기에서, 기판에 반도체 패키지를 실장한 반도체 장치의 종래예에 대하여 설명한다.
도 13은, 종래예 1에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 단면도이다. 종래예 1은, 특허 문헌 1에 나타내어져 있는 칩 사이즈 패키지를 실장한 반도체 장치이다. 도 13을 참조하면, 종래예 1에 따른 반도체 장치는, 반도체 칩(101) 이면 중앙 부분의 매우 좁은 면적을 남긴 이면 전체면 및 반도체 칩(101) 측면에, 비점착제(118)가 도포되어 있다. 또한, 반도체 칩(101)측의 면에 배치된 열가소성 수지(102)와 반대의 면에 배치된 열가소성 수지 또는 열경화성 수지로 이루어지는 절연성 수지(103)와 이들 수지층 사이에 접착되어 배치된 배선 패턴(110)으로 구성되는 인터포저 기판(111)이, 이 반도체 칩(101)의 둘레 측면을 1주에 걸쳐 덮도록 하여 형성되어 있다. 인터포저 기판(111)은, 반도체 칩(101)의 이면측의 비점착제(118)가 도포되어 있지 않은 부분에서, 반도체 칩(101)과 열가소성 수지(102)에 의해 접착되어 있다. 반도체 칩(101) 위에 웨이퍼 공정에서 형성된 전극 패드(도시하지 않음) 위에는 도전체(104)가 각각 형성되어 있고, 반도체 칩(101)은, 이 도전체(104)와, 이 반도체 칩(101)과 접착된 열가소성 수지(102)에 형성된 전극 패드(105)를 개재하여, 인터포저 기판 내부의 배선 패턴(110)과 플립 칩 접속되어 있다. 또한, 외부에 면하여 형성된 절연성 수지(103)에는, 반도체 칩(101)의 이면측에 형성된 부분에, 외부와의 접속용의 복수개의 전극 패드(105)가 형성되어 있다. 이들 외부 접속용의 전극 패드(105) 위에 는 범프(108)가 형성되고, 이들 땜납 범프(108)는, 기판(109) 위에 형성된 전극 패드(105)와 각각 플립 칩 접속되어 있다.
도 14는, 종래예 2에 따른 반도체 장치의 구성을 모식적으로 도시한 단면도이다. 종래예 2는, 특허 문헌 2에 나타내어져 있는 칩 사이즈 패키지이다. 도 14를 참조하면, 종래예 2에 따른 반도체 장치는, 회로면 위에 복수의 전극(221)이 설치된 베어 칩(213)과, 베어 칩(213)을 피복하고, 내면측에 베어 칩(213)의 각 전극(221)에 각각 대응시켜 복수의 베어 칩 실장용의 제1 전극(222)이 설치됨과 함께, 외면측에 각 제1 전극(222)과 각각 대응시켜, 그 각 제1 전극(222)과 각각 도통하는 복수의 외부 접속용의 제2 전극(218)이 설치된 필름 형상 부재(212)와, 베어 칩(213)의 각 전극(221)과 필름 형상 부재(212)의 각 제1 전극(222)을 각각 전기적으로 접속하는 접속 수단(223)과, 필름 형상 부재(212)의 내면 및 베어 칩(213) 사이에 충전되고, 베어 칩(213)을 밀봉하고 또한 베어 칩(213)과 필름 형상 부재(212)를 접착하는 절연성 수지(214B)를 구비하고, 필름 형상 부재(212)는, 베어 칩(213)의 둘레 측면과 대향하는 내면 사이에 완충재(229)를 구비하고 있다.
[특허 문헌 1] 일본 특허 공개 2004-146751호 공보(단락 0093, 도 25)
[특허 문헌 2] 일본 특허 공개 평8-335663호 공보(단락 0031, 도 6)
그러나, 특허 문헌 1 및 특허 문헌 2에 기재된 반도체 패키지의 구조에서는, 기판에 탑재한 후, 곡면화를 실현하기 위해서는 몇가지의 문제가 있다. 이하, 본 발명의 관점으로부터, 이들 문헌에 기재된 반도체 패키지의 구조에 대하여, 분석을 제공한다. 또한, 상기 특허 문헌 1, 2의 전체 개시 내용은 그 인용으로서 본서에 삽입 기재한다.
특허 문헌 1(도 13 참조)의 반도체 장치에 관해서는, 기판(109)이 온도 변화에 따라서 열 팽창 및 냉각 수축을 반복하는 경우에, 이 기판(109)의 팽창 수축 운동에 인터포저 기판(111)이 땜납 범프(108)를 개재하여 동조하고, 인터포저 기판(111) 자신이 신축함으로써, 기판(109)의 팽창 수축 운동에 기인하는 열 응력이 발생하는 것을 방지할 수 있다. 그러나, 반도체 칩(101)과 인터포저 기판(111)이 전체 둘레에 걸쳐 접착 혹은 접촉하고 있기 때문에, 기판(109)을 곡면화할 때에는, 팽창 수축 운동에 기인하는 응력보다도 큰 응력이 가해지기 때문에, 반도체 패키지가 응력을 전부 흡수할 수 없어, 굽힘에 전부 추종할 수 없다. 그 때문에, 곡면화시에, 땜납 볼(108)과의 접합면이나 반도체 칩(101)의 크랙에 의한 접속 불량이 생긴다.
특허 문헌 2(도 14 참조)의 반도체 장치에 관해서는, 필름 형상 부재(212)의 굽힘 부분에 집중하는 굽힘에 의한 스트레스를 완충재(229)에 의해 완화시킬 수 있다. 그러나, 베어 칩(213)과 필름 형상 부재(212)가 절연성 수지(214B)에 의해 접착되어 있기 때문에, 반도체 패키지를 기판에 탑재하여 기판을 곡면화하면, 땜납 볼(215)과의 접합면, 접속 수단(223)과의 접합면, 베어 칩(213)의 크랙에 의한 접속 불량이 생긴다.
본 발명의 주된 과제는, 기판의 곡면화시, 기판 위에 탑재된 땜납 범프와의 접합면이나 반도체 칩에의 스트레스를 완화하여, 접속 불량이 없고 신뢰성이 높은 반도체 패키지, 그 제조 방법, 반도체 장치, 및 전자 기기를 제공하는 것이다.
<과제를 해결하기 위한 수단>
본 발명의 제1 시점에서는, 반도체 패키지에서, 회로면 위에 복수의 전극이 형성된 반도체 칩과, 상기 반도체 칩의 회로면의 일부와, 적어도 하나의 측면의 일부와, 이면의 일부를 둘러싸도록 배설됨과 함께，2개의 절연층 사이에 배선층을 갖는, 인터포저 기판과, 상기 반도체 칩 위의 전극과 상기 제1 전극 패드를 접속하는 제1 도전체와, 상기 제2 전극 패드 위에 형성된 제2 도전체를 구비하고, 적어도 상기 반도체 칩의 이면의 일부가 상기 인터포저 기판에 접착 고정되고, 상기 반도체 칩의 측면에서 상기 반도체 칩과 상기 인터포저 기판이 이격하여 형성된 소정의 간격을 갖고, 상기 인터포저 기판은, 상기 반도체 칩의 측면 내지, 상기 반도체 칩의 이면 중 접착면을 제외하는 부분과 대향하는 면이 비접착면으로 되어 있는 것을 특징으로 한다(형태 1 내지 형태 1-1).
본 발명의 제2 시점에서는, 반도체 패키지를 복수 적층한 3차원 반도체 패키지에서, 상기 반도체 패키지 중, 적어도 최하단에 배치되고, 또한, 기판에 직접 실장되게 되는 반도체 패키지는, 상기 반도체 패키지인 것을 특징으로 한다(형태 2).
본 발명의 제3 시점에서는, 반도체 장치에서, 기판 위에, 상기 반도체 패키지, 또는, 상기 3차원 반도체 패키지가 실장되어 있는 것을 특징으로 한다(형태 3-1).
본 발명의 제4 시점에서는, 전자 기기에서, 케이스 내에 상기 반도체 장치가 삽입되어 있는 것을 특징으로 한다(형태 4).
본 발명의 제5 시점에서는, 반도체 패키지의 제조 방법이 제공되고, 인터포저 기판에 비접착 영역을 형성하는 공정과, 상기 인터포저 기판에 반도체 칩의 표면측이 대향하도록 실장하는 공정과, 상기 반도체 칩의 측면에 간격을 형성하는 부재를 배치하는 공정과, 상기 인터포저 기판이 상기 부재를 개재하여 상기 반도체 칩의 이면측에 절곡되는 공정을 포함하는 것을 특징으로 한다(형태 5).
<발명의 효과>
본 발명의 각 시점에 따르면, 인터포저 기판과 반도체 칩 측면의 사이에는 간격이 있고, 인터포저 기판에 여분의 길이가 있기 때문에, 반도체 패키지를 탑재한 기판을 곡면화해도, 인터포저 기판이 굽힘에 추종할 수 있고, 땜납 범프와의 접합면이나 반도체 칩에의 스트레스를 완화하여, 접속 불량이 없고 신뢰성이 높은 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 평면도.
도 2는 본 발명의 실시 형태 1에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 도 1의 X-X'사이의 단면도, (B)는 곡면화 후의 단면도.
도 3은 본 발명의 실시 형태 1에 따른 반도체 패키지의 제조 방법을 모식적으로 도시한 공정 단면도.
도 4는 본 발명의 실시 형태 1에 따른 반도체 패키지 위에 다른 반도체 패키 지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성(적층형 1)을 모식적으로 도시한 단면도.
도 5는 본 발명의 실시 형태 1에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성(적층형 2)을 모식적으로 도시한 단면도.
도 6은 본 발명의 실시 형태 2에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 단면도, (B)는 곡면화 후의 단면도.
도 7은 본 발명의 실시 형태 2에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성(적층형 1)을 모식적으로 도시한 단면도.
도 8은 본 발명의 실시 형태 2에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성(적층형 2)을 모식적으로 도시한 단면도.
도 9는 본 발명의 실시 형태 3에 따른 반도체 패키지의 구성을 모식적으로 도시한 단면도.
도 10은 본 발명의 실시 형태 4에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 평면도.
도 11은 본 발명의 실시 형태 4에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 도 10의 Y-Y' 사이의 단면도, (B)는 곡면화 후의 단면도.
도 12는 본 발명의 실시 형태 5에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 단면도, (B)는 곡면화 후의 단면도.
도 13은 종래예 1에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 부분 단면도.
도 14는 종래예 2에 따른 반도체 장치의 구성을 모식적으로 도시한 단면도.
<부호의 설명>
1: 반도체 칩
2: 제1 도전체
3: 제2 도전체
4: 간극
5, 5A, 5B: 반도체 패키지
10: 인터포저 기판
11: 열가소성 수지(절연층)
11a: 비접착면
12: 배선 패턴(배선층)
13: 절연성 수지(절연층)
14, 15a, 15b: 전극 패드
16: 충전 부재
20: 기판
21: 전극 패드
31: 플라즈마
32: 마스크재
33: 스페이서
34: 히터
35: 롤러
101: 반도체 칩
102: 열가소성 수지
103: 절연성 수지
104: 도전체
105: 전극 패드
108: 땜납 범프
109: 기판
110: 배선 패턴
111: 인터포저 기판
112, 112A, 112B: 반도체 패키지
118: 비점착제
211: 도체 패턴
212: 필름 형상 부재
213: 베어 칩
214A, 214B: 절연성 수지
215: 땜납 볼
218: 제2 전극
221: 전극
222: 제1 전극
223: 접속 수단
229: 완충재
<발명을 실시하기 위한 최선의 형태>
본 발명의 반도체 패키지에서, 인터포저 기판은, 바람직하게는, 상기 배선층 위의 상기 반도체 칩측의 면에 상기 반도체 칩의 전극에 접속하기 위한 제1 전극 패드가 형성되고, 또한, 그 반대면측에 외부와 접속하기 위한 제2 전극 패드가 형성된 인터포저 기판이다(형태 1-2).
본 발명의 반도체 패키지에서, 상기 반도체 칩 위의 전극과 상기 제1 전극 패드를 접속하는 제1 도전체와, 상기 제2 전극 패드 위에 형성된 제2 도전체를 구비할 수 있다(형태 1-3).
상기 반도체 칩의 측면 방향으로부터 상기 인터포저 기판을 압압했을 때에, 상기 간격이 상기 반도체 칩의 적어도 이면측으로 이동하고, 또한, 상기 인터포저 기판의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 되도록 구성될 수 있다(형태 1-4).
상기 반도체 칩의 이면에서의 상기 인터포저 기판과 상기 반도체 칩과의 접착 면적은, 상기 반도체 칩의 이면의 전체 면적의 반 이하일 수 있다(형태 1-5).
상기 인터포저 기판은, 상기 반도체 칩의 이면 중 상기 반도체 칩의 중앙 근방 부분에서 접착 고정되어 있을 수 있다(형태 1-6).
상기 인터포저 기판의 상기 2개의 절연층 중 상기 반도체 칩의 표면과 대향 하는 측에 위치하는 절연층은, 열가소성 수지로 이루어질 수 있다(형태 1-7).
상기 반도체 칩의 측면에서 상기 반도체 칩과 상기 인터포저 기판 사이의 상기 간격에, 유연성 재료로 이루어지는 충전 부재를 가질 수 있다(형태 1-8).
상기 반도체 칩의 측면 방향으로부터 상기 인터포저 기판을 압압 또는, 가열하여 압압했을 때에, 상기 충전 부재가 상기 반도체 칩의 적어도 이면측으로 이동하고, 또한, 상기 인터포저 기판의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 되도록 구성될 수 있다(형태 1-9).
상기 충전 부재는, 고무 재료로 이루어질 수 있다(형태 1-10).
상기 충전 부재는, 땜납이 용융하는 온도 이하에서 연화하는 재료로 이루어질 수 있다(형태 1-11).
상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 회로면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 이면측에 절첩되고, 양쪽 선단 부분끼리 이격되어 있을 수 있다(형태 1-12).
상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 회로면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 이면측에 절첩되고, 상기 반도체 칩의 이면 위에서 양쪽 선단 부분이 서로 겹쳐져 있는 것(형태 1-13). 상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 이면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 회로면측에 절첩되고, 상기 반도체 칩의 회로면 위에서 양쪽 선단 부분이 이격되어 있을 수 있다(형태 1-14).
상기 인터포저 기판은, 기판 중앙 부분이 상기 반도체 칩의 측면 위에 배치되고, 한 쪽의 선단 부분이 상기 반도체 칩의 회로면 측에 절첩되고, 다른 쪽의 선단 부분이 상기 반도체 칩의 이면측에 절첩되어 있을 수 있다(형태 1-15).
반도체 패키지를 복수 적층한 3차원 반도체 패키지에서, 상기 반도체 패키지 중, 적어도 최하단에 배치되고, 또한, 기판에 직접 실장되게 되는 반도체 패키지는, 형태 1-1∼형태 1-15 중 어느 하나의 반도체 패키지일 수 있다(형태 2).
기판 위에, 형태 1-1∼형태 1-15 중 어느 하나의 반도체 패키지, 또는, 형태 2의 3차원 반도체 패키지가 실장되어 있음으로써 반도체 장치로 할 수 있다(형태 3-1).
상기 기판에 직접 실장되는 반도체 패키지는, 상기 기판을 곡면화했을 때에, 상기 간격이 상기 반도체 칩의 적어도 이면측으로 이동하고, 상기 인터포저 기판이 상기 반도체 칩의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 될 수 있다(형태 3-2).
케이스 내에, 형태 3-1 또는 형태 3-2의 반도체 장치를 삽입함으로써, 전자 기기를 얻을 수 있다(형태 4).
반도체 패키지의 제조 방법(형태 5)에서, 상기 인터포저 기판을 상기 반도체 칩의 이면측에 절곡한 후에, 상기 부재를 빼내는 공정을 더 포함할 수 있다(형태 5-1).
<실시 형태 1>
본 발명의 실시 형태 1에 따른 반도체 패키지에 대하여 도면을 이용하여 설명한다. 도 1은, 본 발명의 실시 형태 1에 따른 반도체 패키지를 기판에 탑재한 반도체 장치의 구성을 모식적으로 도시한 평면도이다. 도 2는, 본 발명의 실시 형태 1에 따른 반도체 패키지를 기판에 탑재한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 도 1의 X-X' 사이의 단면도, (B)는 곡면화 후의 단면도이다.
이 반도체 장치는, 반도체 패키지(5)와, 기판(20)을 갖는다. 이 반도체 장치는, 기판(20) 위에 반도체 패키지(5)를 탑재한 것이며, 기판(20)을 곡면화했을 때에도 제2 도전체(3)와의 접합면이나 반도체 칩(1)에의 스트레스를 완화할 수 있도록 구성한 것이다. 이 반도체 장치는, 곡면을 갖는 케이스를 이용한 전자 기기에 삽입할 때에 적용할 수 있다. 또한, 케이스가 평면 형상인 경우이어도, 기판(20)을 곡면화함으로써 얻어진 케이스와의 사이의 스페이스에는 별도의 부품을 탑재할 수 있는 것은 물론이고, 곡면화된 기판 아래의 케이스와의 간극이 큰 스페이스에 주위에 배치된 부품보다도 높이가 높은 부품을 배치하는 경우에는 유효하다.
반도체 패키지(5)는, 반도체 칩(1)을 그 반도체 칩(1)과 대략 동일 사이즈로 패키지한 칩 사이즈 패키지(Chip Size Package;CSP)이다. 반도체 패키지(5)는, 반 도체 칩(1)과, 제1 도전체(2)와, 인터포저 기판(10)과, 제2 도전체(3)를 갖는다.
반도체 칩(1)은, 반도체 집적 회로를 갖는 칩이며, 회로면 위에 웨이퍼 공정에서 형성된 복수의 전극 패드(도시하지 않음)를 갖는다. 반도체 칩(1)의 각 전극 패드(도시하지 않음) 위에는 제1 도전체(2)가 형성되어 있다. 반도체 칩(1)은, 제1 도전체(2) 및 제1 전극 패드(14)를 개재하여 인터포저 기판(10)의 배선 패턴(12)과 플립 칩 접속되어 있다.
제1 도전체(2)는, 반도체 칩(1)의 각 전극 패드(도시하지 않음)와, 인터포저 기판(10)의 제1 전극 패드(14)를 전기적으로 접속(접합)하는 범프 형상의 도전체이다. 제1 도전체(2)에는, 예를 들면, Au, Sn-Ag, Sn-Cu, Sn-Ag-Cu, Sn-Bi, Sn-Zn 땜납 등의 도전체를 이용할 수 있다.
제2 도전체(3)는, 인터포저 기판(10)의 제2 전극 패드(15a)와, 외부 접속 부품을 전기적으로 접속하기 위한 것으로서, 제2 도전체에는, 예를 들면, 땜납 볼을 이용할 수 있다.
인터포저 기판(10)은, 반도체 칩(1)과 기판(20)을 전기적으로 접속하는 가요성의 배선 기판이다. 인터포저 기판(10)은, 반도체 칩(1)의 측면과의 사이에 일정한 간격(간극(4))이 있는 상태에서, 반도체 칩(1)의 대향하는 2변을 덮도록 하여 형성되어 있다. 또한, 반도체 칩(1)의 측면 방향으로부터 인터포저 기판(10)을 압압했을 때에, 반도체 칩(1)의 측면에 있었던 간극(4)은 반도체 칩(1)의 적어도 이면측으로 이동하고, 인터포저 기판(10)의 비접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다. 실시 형태 1에 따른 인터포저 기판(10)은, 기판 중앙 부 분이 반도체 칩(1)의 회로면측에 배치되고, 선단 부분이 반도체 칩(1)의 회로면의 반대면(이면)측에 절첩되고, 양쪽 선단 부분끼리 이격되어 있다. 인터포저 기판(10)과 반도체 칩(1) 측면의 간극(4)에 의한 여분의 길이는, 기판(20)을 곡면화했을 때에, 인터포저 기판(10)이 하방으로 끌려 내려가져도 연장되지 않는 길이로 한다. 이 여분의 길이는, 기판(20)의 곡률에 따라서 설정되고, 기판(20)의 곡률이 크면 길게 설정되고, 곡률이 작으면 짧게 설정된다. 인터포저 기판(10)은, 열가소성 수지(11)와, 배선 패턴(12)과, 절연성 수지(13)와, 제1 전극 패드(14)와, 제2 전극 패드(15a, 15b)를 갖는다.
열가소성 수지(11)는, 인터포저 기판(10)의 반도체 칩(1)측에 배치된 열가소성 수지로 이루어지는 절연층이다. 열가소성 수지(11)는, 반도체 칩(1)의 전극 패드(도시하지 않음)와, 배선 패턴(12)을 전기적으로 접속하기 위한 아래 구멍을 갖는다. 그 아래 구멍에는 제1 도전체(2) 및 제1 전극 패드(14)가 배치되어 있다. 열가소성 수지(11)는, 반도체 칩(1)의 회로면(제1 전극 패드(14)의 배설면을 제외함), 및, 반도체 칩(1)의 회로면의 반대면(이면)의 중앙 근방 부분(반도체 칩(1)의 이면에서의 인터포저 기판(1)과의 대향면 중, 중앙부의 2분의 1의 폭 영역, 특히, 반도체 칩(1)측의 면까지 연재하는 연재 방향에 수직인 폭의 영역)과 접착되어 있고, 반도체 칩(1)의 측면 내지, 반도체 칩(1)의 이면 중 접착면 이외의 부분과 대향하는 면이 비접착면(11a)으로 되어 있다. 또한, 열가소성 수지(11)는, 제1 전극 패드(14)의 배설면에서 반도체 칩(1)의 회로면의 전극 패드와 도전체로 접속되어 강도가 확보되어 있으면, 반도체 칩(1)의 회로면(제1 전극 패드(14)의 배설면을 제 외함)과 접착되어 있지 않아도 된다. 반도체 칩(1)의 이면의 중앙 근방 부분에서의 열가소성 수지(11)와 반도체 칩(1)과의 접착 면적은, 반도체 칩(1)의 측면 방향으로부터 인터포저 기판(10)을 압압했을 때에, 간극(4)이 반도체 칩(1)의 적어도 이면측으로 이동하고, 또한, 인터포저 기판(10)의 비접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 되도록 하기 위하여, 반도체 칩(1)의 이면의 전체 면적의 절반 이하가 바람직하다. 열가소성 수지(11)의 비접착면(11a)는, 표면 개질(예를 들면, 플라즈마 처리, 비점착재 도포)에 의해, 가열해도 반도체 칩(1)과는 접착하지 않는 상태로 되어 있다.
배선 패턴(12)은, 열가소성 수지(11)와 절연성 수지(13) 사이에서 접착되어 배치된 도전체(예를 들면, 구리)로 이루어지는 배선층이다. 배선 패턴(12)은, 열가소성 수지(11)의 아래 구멍에 배치된 제1 전극 패드(14) 및 제1 도전체(2)를 개재하여, 반도체 칩(1)의 전극 패드(도시하지 않음)와 전기적으로 접속되어 있다. 배선 패턴(12)은, 절연성 수지(13)의 아래 구멍에 배치된 제2 전극 패드(15a)와, 제2 도전체(3)를 개재하여, 기판(20)의 전극 패드(21)와 전기적으로 접속되어 있다. 배선 패턴(12)은, 절연성 수지(13)의 아래 구멍에 배치된 제2 전극 패드(15a)와 전기적으로 접속되어 있다.
절연성 수지(13)는, 인터포저 기판(10)의 반도체 칩(1)의 반대면측에 배치된 열가소성 수지 또는 열경화성 수지로 이루어지는 절연층이다. 절연성 수지(13)는, 기판(20)측에 절첩된 부분에, 기판(20)의 전극 패드(21)와, 배선 패턴(12)을 전기적으로 접속하기 위한 아래 구멍을 갖는다. 그 아래 구멍에는 제2 전극 패드(15a) 와 제2 도전체(3)가 배치되어 있다. 절연성 수지(13)는, 반도체 패키지(5) 위에 다른 반도체 패키지를 적층시키는 경우(도 4, 5 참조)에는, 반도체 칩(1)의 회로면측에 절첩된 부분에 그 다른 반도체 패키지(도시하지 않음)의 제2 도전체(도시하지 않음)와, 배선 패턴(12)을 전기적으로 접속하기 위한 아래 구멍이 형성되고, 그 아래 구멍에는 제2 전극 패드(15b)가 배치된다. 또한, 절연성 수지(13)는, 반도체 패키지(5) 위에 다른 반도체 패키지를 적층하지 않는 경우에는, 제2 전극 패드(15b)용의 아래 구멍을 형성하지 않아도 된다.
제1 전극 패드(14)는, 반도체 칩(1)의 전극 패드(도시하지 않음)와, 배선 패턴(12)를 전기적으로 접속하기 위한 도전성 재료(예를 들면, Ni/Au 및 Pd 등)로 이루어지는 전극 패드이다. 제1 전극 패드(14)는, 열가소성 수지(11)에 배선 패턴(12)까지 관통하도록 하여 형성되고, 반도체 칩(1)의 전극 패드(도시하지 않음)에 대응하는 위치에 뚫려진 아래 구멍에 배치되어 있다.
제2 전극 패드(15a)는, 기판(20)과 인터포저 기판(10)을 전기적으로 접속하기 위한 도전성 재료(예를 들면, Ni/Au 및 Pd 등)로 이루어지는 전극 패드이다. 제2 전극 패드(15a)는, 열가소성 수지(13)에 배선 패턴(12)까지 관통하도록 하여 형성되고, 기판(20)의 전극 패드에 대응하는 위치에 뚫려진 아래 구멍에 배치되어 있다. 또한, 제2 전극 패드(15b)는, 반도체 패키지(5) 위에 다른 반도체 패키지를 적층하지 않는 경우에는, 없어도 된다.
제2 도전체(3)는, 기판(20)의 전극 패드(21)와, 인터포저 기판(10)의 제2 전극 패드(15a)를 전기적으로 접속하기 위한 도전체이다. 기판(20)은, 가열에 의해 곡면화 가능한 기판(배선 기판)이다. 기판(20)은, 절연층의 내층에 배선층(도시하지 않음)이 형성되고, 절연층의 반도체 패키지(5)측의 면에 배선층에 접속된 전극 패드(21)가 노출되어 있다. 전극 패드(21)는, 제2 도전체(3)를 개재하여 인터포저 기판(10)의 제2 전극 패드(15a)와 전기적으로 접속된다.
다음으로, 본 발명의 실시 형태 1에 따른 반도체 패키지의 제조 방법에 대하여 도면을 이용하여 설명한다. 도 3은, 본 발명의 실시 형태 1에 따른 반도체 패키지의 제조 방법을 모식적으로 도시한 공정 단면도이다.
우선，2개의 절연층 사이에 패턴이 형성되어 있는 배선층을 가진 인터포저 기판(10)을 준비한다. 또한, 절연층은, 한 쪽을 열가소성 수지(11)로 하고, 반대면측을 절연성 수지(13)로 하여 구성되어 있다.
다음으로，인터포저 기판(10)을 구성하는 열가소성 수지(11) 및 절연성 수지(13)에, UV-YAG 레이저, 탄산 가스 레이저, 또는 엑시머 레이저 등을 이용하여 배선 패턴(12)에 도달하는 복수개의 아래 구멍을 원하는 장소에 형성한다(스텝A1). 다음으로, 이들 아래 구멍으로부터 배선 패턴(12)이 노출된 부분에, 공지의 도금법 및 스퍼터법 등에 의해 전극 패드(14, 15a, 15b)를 형성한다(스텝A2).
다음으로，인터포저 기판(10)의 열가소성 수지(11)의 표면 중 반도체 칩(1)과 접착시키는 원하는 부분을 금속 평판 등으로 이루어지는 마스크재(32)에 의해 덮어 보호한 후, 마스크재(32)의 개구부로부터 노출된 열가소성 수지(11)(반도체 칩(1)과 접착시키지 않는 부분)를 플라즈마(31)에 바래게 함으로써, 비접착면(도 3의 (B)의 (11a))을 형성한다(스텝A3;도 3의 (A) 참조). 이에 의해, 열가소성 수 지(11)의 비접착면(도 3의 (B)의 (11a))의 접착력이 소실된다.
다음으로，플립 칩 본더 등에 의한 열압착법 등과 같은 공지의 플립 칩 기술에 의해, 반도체 칩(1)의 회로면 위의 전극 패드(도시하지 않음) 위에 형성된 제1 도전체(2)를, 열가소성 수지(11)에 형성된 제1 전극 패드(14)에 접속한다(스텝A4).
다음으로, 제1 도전체(2) 및 제1 전극 패드(14)를 개재하여 반도체 칩(1)과 접속된 인터포저 기판(10)을, 반도체 칩(1)을 접속하고 있지 않은 절연성 수지(13)측을 히터(34) 위에 접하도록 하여 설치하고, 진공 흡착에 의해 고정한다(스텝A5;도 3의 (B) 참조).
다음으로, 반도체 칩(1)의 양측면에 스페이서(33)를 배치하고, 인터포저 기판(10)을, 히터(34) 위에서 가열하면서 반도체 칩(1)의 측면에 배치된 스페이서(33), 및 반도체 칩(1)의 이면을 따라 절곡하고, 실리콘 및 테플론(등록 상표) 등의 내열성이 우수한 재료로 제작된 롤러(35)에 의해, 인터포저 기판(10)의 외측으로부터 소정의 하중(0.5∼3kg 정도)을 가함으로써, 인터포저 기판(10)의 회로면 및 양쪽 선단 부분을 반도체 칩(1) 표면에 접착한다(스텝A6;도 3의 (C) 참조). 이 때, 열가소성 수지(11)의 비접착면(11a)은, 반도체 칩(1) 표면에 접착되지 않는다.
다음으로, 스페이서(33)를 빼낸다(스텝A7). 마지막으로, 인터포저 기판(10)의 제2 전극 패드(15a) 위에 제2 도전체(3)를 형성한다(스텝A8;도 3의 (D) 참조). 이에 의해, 반도체 패키지(5)가 생긴다. 이렇게 하여 생긴 반도체 패키지(5)는 기판에 2차 실장되게 된다.
또한, 상기 제조 방법에서는, 반도체 칩(1)의 양측면에 소정의 간극(4)을 형 성하기 위하여 스페이서(33)를 배치하고 있지만, 소정의 간극(4)을 형성하기 위한 인터포저 기판(10)의 전체 길이를 알고 있는 경우에는, 반도체 칩(1)의 이면측에 절첩된 인터포저(10)의 양쪽 선단 부분을, 반도체 칩(1)의 이면측(예를 들면 중심위치 등)에서 이격없이 접촉시켜, 접착함으로써, 반도체 칩(1)의 표면측만을 롤러(35)에 의한 소정의 하중을 가하는 것만으로 되고, 또한 스페이서(33)를 빼내는 공정을 생략할 수 있다고 하는 메리트가 있다. 이렇게, 제조함으로써, 인터포저 기판(10)의 양쪽 선단 부분이 접촉된 반도체 패키지를 얻을 수 있다. 이 경우에도, 상기 양쪽 선단 부분이 이격한 반도체 패키지와 마찬가지로 곡면화에 대응할 수 있는 것은 물론이다.
다음으로, 본 발명의 실시 형태 1에 따른 반도체 패키지를 기판에 실장한 반도체 장치를 곡면화하는 경우에 대하여 설명한다.
반도체 패키지(5)를 실장한 평탄한 기판(20)(도 2의 (A) 참조)을, 반도체 칩(1)의 도 2의 좌우 방향의 중심을 정점으로 하여 2차원적으로 볼록 형상(원통면 형상)으로 굽혀 가면, 반도체 칩(1)의 이면측 중앙부에서 접착되어 있는 인터포저 기판(10)은, 만곡하는 기판(20)에 추종하여 변형하고, 인터포저 기판(10)의 반도체 칩(1)의 이면측의 부분이, 반도체 칩(1)의 이면 중앙 부분(반도체 칩(1)과 열가소성 수지(11)의 접착 부분)을 정점(접점)으로 한 볼록 형상(호 형상)으로 만곡된다(도 2의 (B) 참조). 이에 의해，인터포저 기판(10)과 반도체 칩(1)의 측면에 있는 간극(4)은, 반도체 칩(1)의 적어도 이면측으로 이동하고, 인터포저 기판(10)의 비접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다. 이렇게, 인터포저 기판(10)이 기판(20)의 곡면화에 추종할 수 있기 때문에, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다.
다음으로, 본 발명의 실시 형태 1에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치에 대하여 도면을 이용하여 설명한다. 도 4, 5는, 본 발명의 실시 형태 1에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 단면도이다.
도 4를 참조하면, 실시 형태 1에 따른 반도체 패키지(5) 위에 종래예 1의 반도체 패키지(112A, 112B)를 적층한 3차원 반도체 패키지는, 곡면화된 기판(20) 위에 2차 실장되어 있다. 기판(20)에 직접 실장되게 되는 반도체 패키지(5)는, 최하단에 배치된다. 종래예 1의 반도체 패키지(112A, 112B)는, 반도체 칩(101)과 인터포저 기판(111)이 전체 둘레에 걸쳐서 접착 혹은 접촉되어 있는 것이다(도 13 참조). 또한, 반도체 패키지(112A, 112B)는, 비점착제(118)를 갖지 않는 구성이어도 된다. 반도체 패키지(5)의 제2 전극 패드(15a)는, 제2 도전체(3)를 개재하여 기판(20)의 전극 패드(21)에 접속되어 있다. 반도체 패키지(112A)는, 땜납 범프(108)를 개재하여 반도체 패키지(5)의 제2 전극 패드(15b)에 접속되어 있다. 반도체 패키지(112B)는, 땜납 범프(108)를 개재하여 반도체 패키지(112A)의 전극 패드(105)에 접속되어 있다. 이 3차원 반도체 패키지를 기판(20) 위에 실장한 후, 곡면화하는 경우에도, 전술한 반도체 패키지(5) 단체를 기판(20) 위에 탑재하고, 곡면화했을 때와 마찬가지로, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다.
도 5를 참조하면, 실시 형태 1에 따른 반도체 패키지(5) 위에 마찬가지의 반도체 패키지(5A, 5B)를 적층한 3차원 반도체 패키지는, 곡면화된 기판(20) 위에 2차 실장되어 있다. 반도체 패키지(5)는, 제2 도전체(3)를 개재하여 기판(20)의 전극 패드(21)에 접속되어 있다. 반도체 패키지(5A)는, 제2 도전체(3)를 개재하여 반도체 패키지(5)의 제2 전극 패드(15b)에 접속되어 있다. 반도체 패키지(5B)는, 제2 도전체(3)를 개재하여 반도체 패키지(5A)의 제2 전극 패드(15b)에 접속되어 있다. 이 3차원 반도체 패키지를 기판(20) 위에 실장한 후, 곡면화하는 경우에도, 전술한 반도체 패키지(5) 단체를 기판(20) 위에 탑재하고, 곡면화했을 때와 마찬가지로, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다. 또한, 곡면화시에 반도체 패키지(5)에서의 스트레스가 반도체 패키지(5A, 5B)에 전해지게 된 경우에도, 반도체 패키지(5)와 마찬가지의 효과에 의해 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다.
실시 형태 1에 따르면, 인터포저 기판(10)과, 반도체 칩(1) 측면 사이에는 간극(4)이 있고, 인터포저 기판(10)에 여분의 길이가 있기 때문에, 기판(20)을 곡면화할 때에 인터포저 기판(10)이 굽힘에 추종할 수 있음으로써, 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다. 그 때문에, 접속 불량이 없고 신뢰성이 높은 반도체 패키지를 제공할 수 있다.
<실시 형태 2>
본 발명의 실시 형태 2에 따른 반도체 패키지에 대하여 도면을 이용하여 설명한다. 도 6은, 본 발명의 실시 형태 2에 따른 반도체 패키지를 기판에 탑재한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 단면도, (B)는 곡면화 후의 단면도이다.
실시 형태 2에 따른 반도체 패키지에서는, 실시 형태 1에 따른 반도체 패키지에서의 반도체 칩(도 2의 (1))과 인터포저 기판(도 2의 (10)) 사이의 간극(도 2의 (4))에 충전 부재(16)가 개재되어 있다. 실시 형태 2에 따른 반도체 패키지에서의 그 밖의 구성은, 실시 형태 1에 따른 반도체 패키지와 마찬가지이다.
충전 부재(16)는, 유연성 재료로 이루어지고, 그러한 재료로서, 예를 들면, 고무 탄성, 점탄성, 크리프성, 가소성, 겔 형상, 젤리 형상 등의 성상을 갖는 재료를 들 수 있다. 충전 부재(16)는, 경도 30 이하의 고무 재료로 이루어지는 것이 바람직하다. 또한, 충전 부재(16)에는, 상온에서 딱딱하더라도, 제2 도전체(3)가 용융하는 온도 이하에서 연화되는 재료를 이용할 수 있고, 예를 들면, 열가소성 수지를 이용할 수 있다. 충전 부재(16)는, 기판(20)을 곡면화하기 전에는 반도체 칩(1)의 측면과 인터포저 기판(10) 사이에 배치되어 있다(도 6의 (A) 참조). 이 반도체 장치를 곡면화할 때에는, 기판(20)의 곡면화에 의한 잔류 응력을 제거하기 위하여, 가열을 하면서 실시한다. 여기에서의 가열 온도는, 제1 도전체(2), 및 제2 도전체(3)가 용융하는 온도 이하이다. 반도체 칩(1)의 좌우 방향의 중심을 정점으로 하여 2차원적으로 볼록 형상(원통면 형상)으로 굽혀 가면, 실시 형태 1과 마찬가지로 인터포저 기판(10)은 제2 도전체(3)를 개재하여 하방으로 끌려 내려가지 는데, 곡면화시의 가열에 의해 충전 부재(16)는 인터포저 기판(10)이 끌려 내려가지는 힘에 의해 형상 변화를 용이하게 할 수 있을 정도로 연화된다. 이 충전 부재(16)의 연화에 의해, 실시 형태 1에서 인터포저 기판(10)과 반도체 칩(1)의 측면에 있는 간극(4)이, 반도체 칩(1)의 이면측으로 이동하는 것과 마찬가지로, 연화된 충전 부재(16)의 일부분이 반도체 칩(1)의 이면 코너 근방으로 이동한다. 단, 충전 부재(16)는, 기판(20)을 곡면화했을 때에 반도체 칩(1)의 이면과 인터포저 기판(10) 사이의 간격에 모두 채워져 있을 필요는 없고, 간극(4)을 갖고 있어도 된다.
다음으로, 본 발명의 실시 형태 2에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치에 대하여 도면을 이용하여 설명한다. 도 7, 8은, 본 발명의 실시 형태 2에 따른 반도체 패키지 위에 다른 반도체 패키지를 적층한 3차원 반도체 패키지를 곡면화된 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 단면도이다.
도 7을 참조하면, 실시 형태 2에 따른 반도체 패키지(5) 위에 종래예 1의 반도체 패키지(112A, 112B)를 적층한 3차원 반도체 패키지는, 곡면화된 기판(20) 위에 2차 실장되어 있다. 종래예 1의 반도체 패키지(112A, 112B)는, 반도체 칩(101)과 인터포저 기판(111)이 전체 둘레에 걸쳐서 접착 혹은 접촉되어 있는 것이다(도 13 참조). 또한, 반도체 패키지(112A, 112B)는, 비점착제(118)를 갖지 않는 구성이어도 된다. 반도체 패키지(5)는, 제2 도전체(3)를 개재하여 기판(20)의 전극 패드(21)에 접속되어 있다. 반도체 패키지(112A)는, 땜납 범프(108)를 개재하여 반 도체 패키지(5)의 제2 전극 패드(15b)에 접속되어 있다. 반도체 패키지(112B)는, 땜납 범프(108)를 개재하여 반도체 패키지(112A)의 전극 패드(105)에 접속되어 있다. 이 3차원 반도체 패키지를 기판(20) 위에 실장한 후, 곡면화하는 경우에도, 실시 형태 1과 마찬가지로, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다.
도 8을 참조하면, 실시 형태 2에 따른 반도체 패키지(5) 위에 마찬가지의 반도체 패키지(5A, 5B)를 적층한 3차원 반도체 패키지는, 곡면화된 기판(20) 위에 2차 실장되어 있다. 또한, 반도체 패키지(5A, 5B)는, 충전 부재(16)를 갖지 않는 구성이어도 된다. 반도체 패키지(5)는, 제2 도전체(3)를 개재하여 기판(20)의 전극 패드(21)에 접속되어 있다. 반도체 패키지(5A)는, 제2 도전체(3)를 개재하여 반도체 패키지(5)의 제2 전극 패드(15b)에 접속되어 있다. 반도체 패키지(5B)는, 제2 도전체(3)를 개재하여 반도체 패키지(5A)의 제2 전극 패드(15b)에 접속되어 있다. 이 3차원 반도체 패키지를 기판(20) 위에 실장한 후, 곡면화하는 경우에도, 실시 형태 1과 마찬가지로, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다. 또한, 곡면화시에 반도체 패키지(5)에서의 스트레스가 반도체 패키지(5A, 5B)에 전해지게 된 경우에도, 반도체 패키지(5)와 마찬가지의 효과에 의해 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없다.
실시 형태 2에 따르면, 실시 형태 1과 마찬가지의 효과를 발휘함과 함께, 실시 형태 1에 따른 반도체 패키지의 제조 방법에서 이용되는 스페이서(도 3의 (B)의 (33)) 대신에 충전 부재(16)를 이용하면, 스페이서(도 3의 (B)의 (33))를 빼내는 공정을 생략할 수 있다고 하는 메리트가 있다. 또한, 반도체 칩(1)의 양측면에 간극(4)이 있는 반도체 패키지와 비교하여, 충전 부재(16)가 충전되어 있음으로써, 안정된다고 하는 메리트가 있다. 여기에서, 충전 부재의 배치에 관해서는, 반드시 반도체 칩(1)의 측면과 인터포저(10) 사이의 전체 면에 충전되어 있을 필요는 없고, 반도체 칩의 측면에 점재시키는 등 부분적으로 충전함으로써, 곡면화시의 인터포저 기판(10)의 추종성을 향상시키는 것도 가능하다.
<실시 형태 3>
다음으로, 본 발명의 실시 형태 3에 따른 반도체 패키지에 대하여 도면을 이용하여 설명한다. 도 9는, 본 발명의 실시 형태 3에 따른 반도체 패키지의 구성을 모식적으로 도시한 단면도이다.
실시 형태 1, 2에 따른 반도체 패키지(도 2, 도 6의 (5))에서는，인터포저 기판(도 2, 도 6의 (10))의 선단 부분이 반도체 칩(1)의 회로면의 반대면(이면)측에 절첩되고, 양쪽 선단 부분끼리 이격된 구성으로 되어 있지만, 실시 형태 3에 따른 반도체 패키지(5)에서는，인터포저 기판(10)의 양쪽 선단 부분끼리 서로 겹쳐진 구성으로 되어 있다(도 9의 점선으로 둘러싸여진 영역 P를 참조). 실시 형태 3에 따른 반도체 패키지(5)에서의 그 밖의 구성은, 실시 형태 1, 2와 마찬가지이다.
인터포저 기판(10)에 대하여, 열가소성 수지(11)는, 반도체 칩(1)의 회로면, 및, 반도체 칩(1)의 회로면의 반대면(이면)의 중앙 근방 부분과 접착되어 있고, 반도체 칩(1)의 이면측에 절첩된 도 9의 좌측 선단 부분이 반도체 칩(1)의 이면의 중 앙 근방 부분과 접착되고, 반도체 칩(1)의 이면측에 절첩된 도 9의 우측 선단 부분이 서로 겹쳐지는 영역의 전부 또는 일부에서 좌측 선단 부분의 절연성 수지(13)와 접착되어 있다. 또한, 열가소성 수지(11)는, 반도체 칩(1)의 측면, 및, 반도체 칩(1)의 이면 중 접착면 이외의 부분과 대향하는 면이 비접착면(11a)으로 되어 있다. 반도체 칩(1)의 이면의 중앙 근방 부분에서의 열가소성 수지(11)와 반도체 칩(1)과의 접착 면적은, 반도체 칩(1)의 이면의 전체 면적의 절반 이하가 바람직하다. 또한，인터포저 기판(10)의 양쪽 선단 부분끼리 서로 겹쳐지는 영역에서의 열가소성 수지(11)와 절연성 수지(13)와의 접착 면적은, 반도체 칩(1)의 이면의 전체 면적의 절반 이하가 바람직하다.
또한, 도 9에서는 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간격이 간극(4)으로 되어 있지만, 실시 형태 2에서 나타낸 충전 부재(도 6의 (16) 참조)를 개재시켜도 된다.
또한, 반도체 패키지(5)를 기판에 실장하여, 기판을 곡면화한 경우에는, 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간극(4)이나 충전 부재는, 실시 형태 1, 2와 마찬가지로, 반도체 칩(1)의 적어도 이면측으로 이동하고, 인터포저 기판(10)의 비접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다.
또한, 실시 형태 3과 같은 인터포저 기판(10)의 양쪽 선단 부분이 서로 겹쳐진 구성은, 실시 형태 1, 2의 3차원 반도체 패키지에서의 각 반도체 패키지(도 4의 (5), (112A), (112B), 도 5의 (5), (5A), (5B), 도 7의 (5), (112A), (112B), 도 8의 (5), (5A), (5B) 참조)에도 적용할 수 있다.
실시 형태 3에 따르면, 반도체 패키지(5)를 기판 위에 2차 실장한 후, 곡면화하는 경우에도, 실시 형태 1, 2와 마찬가지의 효과에 의해, 기판 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없기 때문에, 접속 불량이 없고 신뢰성이 높은 반도체 패키지 구조가 가능하다. 또한，인터포저 기판(10)의 양쪽 선단 부분끼리 서로 겹쳐진 구성이기 때문에, 실시 형태 1, 실시 형태 2와 비교하면, 반도체 칩(1) 이면에 절첩된 인터포저 기판(10)의 양쪽 선단 부분의 접착 면적이 크게 취해지기 때문에, 신뢰성을 향상시킬 수 있다고 하는 메리트가 있다.
<실시 형태 4>
본 발명의 실시 형태 4에 따른 반도체 패키지에 대하여 도면을 이용하여 설명한다. 도 10은, 본 발명의 실시 형태 4에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 평면도이다. 도 11은, 본 발명의 실시 형태 4에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 도 10의 Y-Y' 사이의 단면도, (B)는 곡면화 후의 단면도이다.
실시 형태 1, 2에 따른 반도체 패키지(도 2, 도 6의 (5))에서는，인터포저 기판(도 2, 도 6의 (10))의 중앙 부분이 반도체 칩(1)의 회로면측에 배치되고, 선단 부분이 반도체 칩(1)의 회로면의 반대면(이면)측에 절첩되고, 양쪽 선단 부분끼리 이격된 구성으로 되어 있지만, 실시 형태 4에 따른 반도체 패키지(5)에서는，인터포저 기판(도 2, 도 6의 (10))의 중앙 부분이 반도체 칩(1)의 이면측에 배치되 고, 선단 부분이 반도체 칩(1)의 회로면측에 절첩되고, 양쪽 선단 부분끼리 이격된 구성으로 되어 있다(도 11의 점선으로 둘러싸여진 영역 Q를 참조). 실시 형태 4에 따른 반도체 패키지(5)에서의 그 밖의 구성은, 실시 형태 1, 2와 마찬가지이다.
인터포저 기판(10)에 대하여, 열가소성 수지(11)는, 반도체 칩(1)의 회로면, 및, 반도체 칩(1)의 회로면의 반대면(이면)의 중앙 근방 부분과 접착되어 있고, 반도체 칩(1)의 회로면측에 절첩된 부분의 전체가 반도체 칩(1)의 회로면에 접착되어 있다. 또한, 열가소성 수지(11)는, 반도체 칩(1)의 측면, 및, 반도체 칩(1)의 이면 중 중앙 근방 부분(접착면) 이외의 부분과 대향하는 면이 비접착면(11a)으로 되어 있다. 반도체 칩(1)의 이면의 중앙 근방 부분에서의 열가소성 수지(11)와 반도체 칩(1)과의 접착 면적은, 반도체 칩(1)의 이면의 전체 면적의 절반 이하가 바람직하다.
또한, 도 11의 (A)에서는 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간격이 간극(4)으로 되어 있지만, 실시 형태 2에서 나타낸 충전 부재(도 6의 16 참조)를 개재시켜도 된다.
또한, 반도체 패키지(5)를 기판(20)에 실장하여, 기판(20)을 곡면화한 경우에는, 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간극(4)이나 충전 부재는, 실시 형태 1, 2와 마찬가지로, 반도체 칩(1)의 적어도 이면측으로 이동하고, 인터포저 기판(10)의 접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다(도 11의 (B) 참조).
또한, 실시 형태 4와 같은 인터포저 기판(10)의 선단 부분이 반도체 칩(1)의 회로면측에 절첩된 구성은, 실시 형태 1, 2의 3차원 반도체 패키지에서의 각 반도체 패키지(도 4의 (5), (112A), (112B), 도 5의 (5), (5A), (5B), 도 7의 (5), (112A), (112B), 도 8의 (5), (5A), (5B) 참조)에도 적용할 수 있다.
실시 형태 4에 따르면, 반도체 패키지(5)를 기판(20) 위에 2차 실장한 후, 곡면화하는 경우에도, 실시 형태 1, 2와 마찬가지의 효과에 의해, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없기 때문에, 접속 불량이 없고 신뢰성이 높은 반도체 패키지 구조가 가능하다.
<실시 형태 5>
본 발명의 실시 형태 5에 따른 반도체 패키지에 대하여 도면을 이용하여 설명한다. 도 12는, 본 발명의 실시 형태 5에 따른 반도체 패키지를 기판에 실장한 반도체 장치의 구성을 모식적으로 도시한 도면으로서, (A)는 곡면화 전의 단면도, (B)는 곡면화 후의 단면도이다.
실시 형태 1, 2에 따른 반도체 패키지(도 2, 도 6의 (5))에서는，1매의 인터포저 기판(도 2, 도 6의 (10))을 이용한 구성으로 되어 있지만, 실시 형태 5에 따른 반도체 패키지(5)에서는, 복수매(도 12에서는 2매)의 인터포저 기판(10)을 이용한 구성으로 되어 있다. 실시 형태 4에 따른 반도체 패키지(5)에서의 그 밖의 구성은, 실시 형태 1, 2와 마찬가지이다.
인터포저 기판(10)에 대하여, 기판 중앙 부분이 반도체 칩(1)의 측면에 배치되고, 선단 부분이 반도체 칩(1)의 회로면측 및 이면측에 절첩되어 있다. 2매의 인터포저 기판(10)은, 반도체 칩(1)의 주위에 좌우 대칭으로 배설되어 있다. 단， 2매의 인터포저 기판(10)의 배선 패턴은 반드시 동일할 필요는 없다. 2매의 인터포저 기판(10)의 선단 부분은 이격되어 있다(도 12의 점선으로 둘러싸여진 영역 R을 참조). 인터포저 기판(10)에서의 열가소성 수지(11)는, 반도체 칩(1)의 회로면, 및, 반도체 칩(1)의 회로면의 반대면(이면)의 중앙 근방 부분과 접착되어 있고, 반도체 칩(1)의 회로면측에 절첩된 부분의 전체가 반도체 칩(1)의 회로면에 접착되어 있다. 또한, 열가소성 수지(11)는, 반도체 칩(1)의 측면, 및, 반도체 칩(1)의 이면 중 중앙 근방 부분(접착면) 이외의 부분과 대향하는 면이 비접착면(11a)으로 되어 있다. 반도체 칩(1)의 이면의 중앙 근방 부분에서의 열가소성 수지(11)와 반도체 칩(1)과의 접착 면적은, 반도체 칩(1)의 이면의 전체 면적의 절반 이하가 바람직하다.
또한, 도 12의 (A)에서는 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간격이 간극(4)으로 되어 있지만, 실시 형태 2에서 나타낸 충전 부재(도 6의 (16) 참조)를 개재시켜도 된다.
또한, 반도체 패키지(5)를 기판(20)에 실장하여, 기판(20)을 곡면화한 경우에는, 반도체 칩(1)의 측면과 인터포저 기판(10) 사이의 간극(4)이나 충전 부재는, 실시 형태 1, 2와 마찬가지로, 반도체 칩(1)의 적어도 이면측으로 이동하고, 인터포저 기판(10)의 비접착면(11a)이 반도체 칩(1)의 이면으로부터 뜬 상태로 된다(도 12의 (B) 참조).
또한, 실시 형태 5와 같은 복수매의 인터포저 기판(10)을 이용한 구성은, 실시 형태 1, 2의 3차원 반도체 패키지에서의 각 반도체 패키지(도 4의 (5), (112A), (112B), 도 5의 (5), (5A), (5B), 도 7의 (5), (112A), (112B), 도 8의 (5), (5A), (5B) 참조)에도 적용할 수 있다.
실시 형태 5에 따르면, 반도체 패키지(5)를 기판(20) 위에 2차 실장한 후, 곡면화하는 경우에도, 실시 형태 1, 2와 마찬가지의 효과에 의해, 기판(20) 위에 탑재된 제2 도전체(3)와의 접합면이나 반도체 칩(1)에 스트레스를 제공하는 일이 없기 때문에, 접속 불량이 없고 신뢰성이 높은 반도체 패키지 구조가 가능하다.
또한, 실시 형태 5에 따르면, 반도체 칩(1)의 상면 및 하면의 일부가 인터포저 기판(10)에 덮여져 있지 않기 때문에, 방열성에서 유효하다. 특히, 발열성이 높은 파워앰프나 CPU 등과 같은 반도체 칩에 유효하다.
또한, 각 실시 형태의 3차원 반도체 패키지에 대해서는, 3차원 실장되는 반도체 패키지는 기판에 실장되는 가장 아래의 반도체 패키지가 본 발명의 반도체 패키지이지만, 그 위에 실장되는 반도체 패키지는 본 발명의 반도체 패키지이어도 되고, 종래예 1, 2에 따른 반도체 패키지이어도 된다.
또한, 기판으로서, 리지드한 기판을 상정하여 설명했지만, 실장 후 곡면화되는 기판이면 플렉시블한 기판이어도 되며, 그 때에는 가열하여 기판을 곡면화시킬 필요는 없다. 예를 들면, 곡면 형상을 갖는 케이스에 본 발명의 반도체 장치를 실장함으로써 케이스의 곡면 형상에 따라서, 반도체 패키지에 설치된 인터포저 기판과 간격이 추종하여 변형(이동)되어, 땜납 범프 등의 도전체 등에 걸리는 응력을 완화 흡수할 수 있다. 이 때, 간격으로서 충전 부재가 배치되어 있는 경우에는, 충전 부재는 가열하지 않고 변형할 수 있는 재료를 선택함으로써, 가열 공정을 삭 감하는 것도 가능하다.
본 발명의 전체 개시(청구의 범위를 포함함)의 틀 내에서, 또한 그 기본적 기술 사상에 기초하여, 실시 형태 내지 실시예의 변경·조정이 가능하다. 또한, 본 발명의 청구의 범위의 틀 내에서 다양한 개시 요소의 다양한 조합 내지 선택이 가능하다.

Claims (21)

  1. 회로면 위에 복수의 전극이 형성된 반도체 칩과,
    상기 반도체 칩의 회로면의 일부와, 적어도 하나의 측면의 일부와, 이면의 일부를 둘러싸도록 배설됨과 함께，2개의 절연층 사이에 배선층을 갖는, 인터포저 기판을 구비하고,
    적어도 상기 반도체 칩의 이면의 일부가 상기 인터포저 기판에 접착 고정되고,
    상기 반도체 칩의 측면에서 상기 반도체 칩과 상기 인터포저 기판이 이격하여 형성된 소정의 간격을 갖고,
    상기 인터포저 기판은, 상기 반도체 칩의 측면 내지, 상기 반도체 칩의 이면 중 접착면을 제외하는 부분과 대향하는 면이 비접착면으로 되어 있는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 인터포저 기판에는, 상기 배선층 위의 상기 반도체 칩측의 면에 상기 반도체 칩의 전극에 접속하기 위한 제1 전극 패드가 형성되고, 또한, 그 반대면측에 외부와 접속하기 위한 제2 전극 패드가 형성된 것을 특징으로 하는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 칩 위의 전극과 상기 제1 전극 패드를 접속하는 제1 도전체와,
    상기 제2 전극 패드 위에 형성된 제2 도전체를 구비하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 칩의 측면 방향으로부터 상기 인터포저 기판을 압압했을 때에, 상기 간격이 상기 반도체 칩의 적어도 이면측으로 이동하고, 또한, 상기 인터포저 기판의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 되도록 구성되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 칩의 이면에서의 상기 인터포저 기판과 상기 반도체 칩과의 접착 면적은, 상기 반도체 칩의 이면의 전체 면적의 절반 이하인 것을 특징으로 하는 반도체 패키지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 인터포저 기판은, 상기 반도체 칩의 이면 중 상기 반도체 칩의 중앙 근방 부분에서 접착 고정되어 있는 것을 특징으로 하는 반도체 패키지.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 인터포저 기판의 상기 2개의 절연층 중 상기 반도체 칩의 표면과 대향 하는 측에 위치하는 절연층은, 열가소성 수지로 이루어지는 것을 특징으로 하는 반도체 패키지.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 칩의 측면에서 상기 반도체 칩과 상기 인터포저 기판 사이의 상기 간격에, 유연성 재료로 이루어지는 충전 부재를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체 칩의 측면 방향으로부터 상기 인터포저 기판을 압압 또는, 가열하여 압압했을 때에, 상기 충전 부재가 상기 반도체 칩의 적어도 이면측으로 이동하고, 또한, 상기 인터포저 기판의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 되도록 구성되는 것을 특징으로 하는 반도체 패키지.
  10. 제8항 또는 제9항에 있어서,
    상기 충전 부재는, 고무 재료로 이루어지는 것을 특징으로 하는 반도체 패키지.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 충전 부재는, 땜납이 용융하는 온도 이하에서 연화되는 재료로 이루어지는 것을 특징으로 하는 반도체 패키지.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 회로면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 이면측에 절첩되고, 양쪽 선단 부분끼리 이격되어 있는 것을 특징으로 하는 반도체 패키지.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 회로면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 이면측에 절첩되고, 상기 반도체 칩의 이면 위에서 양쪽 선단 부분이 서로 겹쳐져 있는 것을 특징으로 하는 반도체 패키지.
  14. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 인터포저 기판은, 그 중앙 부분이 상기 반도체 칩의 이면 위에 배치되고, 양쪽 선단 부분이 상기 반도체 칩의 회로면측에 절첩되고, 상기 반도체 칩의 회로면 위에서 양쪽 선단 부분이 이격되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 인터포저 기판은, 기판 중앙 부분이 상기 반도체 칩의 측면 위에 배치되고, 한 쪽의 선단 부분이 상기 반도체 칩의 회로면측에 절첩되고, 다른 쪽의 선단 부분이 상기 반도체 칩의 이면측에 절첩되어 있는 것을 특징으로 하는 반도체 패키지.
  16. 반도체 패키지를 복수 적층한 3차원 반도체 패키지로서,
    상기 반도체 패키지 중, 적어도 최하단에 배치되고, 또한, 기판에 직접 실장되게 되는 반도체 패키지는, 제1항 내지 제15항 중 어느 한 항의 반도체 패키지인 것을 특징으로 하는 3차원 반도체 패키지.
  17. 기판 위에, 제1항 내지 제15항 중 어느 항의 반도체 패키지, 또는, 제16항의 3차원 반도체 패키지가 실장되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 기판에 직접 실장되는 반도체 패키지는, 상기 기판을 곡면화했을 때에, 상기 간격이 상기 반도체 칩의 적어도 이면측으로 이동하고, 상기 인터포저 기판이 상기 반도체 칩의 상기 비접착면이 상기 반도체 칩의 이면으로부터 뜬 상태로 되는 것을 특징으로 하는 반도체 장치.
  19. 케이스 내에, 제17항 또는 제18항의 반도체 장치가 삽입되어 있는 것을 특징으로 하는 전자 기기.
  20. 반도체 패키지의 제조 방법으로서，
    인터포저 기판에 비접착 영역을 형성하는 공정과,
    상기 인터포저 기판에 반도체 칩의 표면측이 대향하도록 실장하는 공정과,
    상기 반도체 칩의 측면에 간격을 형성하는 부재를 배치하는 공정과,
    상기 인터포저 기판이 상기 부재를 개재하여 상기 반도체 칩의 이면측에 절곡되는 공정
    을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제20항에 있어서,
    상기 인터포저 기판을 상기 반도체 칩의 이면측에 절곡한 후에, 상기 부재를 빼내는 공정을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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