KR20170021414A - 송수신 패키지 - Google Patents

송수신 패키지 Download PDF

Info

Publication number
KR20170021414A
KR20170021414A KR1020150115531A KR20150115531A KR20170021414A KR 20170021414 A KR20170021414 A KR 20170021414A KR 1020150115531 A KR1020150115531 A KR 1020150115531A KR 20150115531 A KR20150115531 A KR 20150115531A KR 20170021414 A KR20170021414 A KR 20170021414A
Authority
KR
South Korea
Prior art keywords
interposer substrate
substrate
interposer
heat generating
disposed
Prior art date
Application number
KR1020150115531A
Other languages
English (en)
Other versions
KR102037763B1 (ko
Inventor
엄용성
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR1020150115531A priority Critical patent/KR102037763B1/ko
Priority to US14/958,927 priority patent/US9490198B1/en
Publication of KR20170021414A publication Critical patent/KR20170021414A/ko
Application granted granted Critical
Publication of KR102037763B1 publication Critical patent/KR102037763B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

상면, 상기 상면에 대향하는 하면, 및 관통 전극들을 포함하는 인터포저 기판, 상기 인터포저 기판의 상기 상면에 실장되는 반도체 소자들, 상기 인터포저 기판의 상기 하면에 실장되는 발열소자, 및 상기 인터포저 기판의 상기 하면 상에 배치되고, 상기 발열소자를 덮는 방열부재를 포함하는 송수신 패키지를 제공한다. 일 실시예에 따르면, 상기 반도체 소자들은 서로 이격되어 배치되는 송신 소자(Transmitter) 및 수신 소자(Receiver)를 포함할 수 있다. 일 실시예에 따르면, 상기 송신 소자와 상기 발열 소자는 상기 인터포저 기판을 통해 서로 전기적으로 연결될 수 있다.

Description

송수신 패키지{TRANSMITTING AND RECEIVING PACKAGE}
본 발명은 송수신 패키지에 관한 것으로, 상세하게는 송수신 패키지의 패키징에 관한 것이다.
일반적으로 반도체를 사용한 송수신 패키지는 소형화를 위하여 인터포저(interposer) 기판을 사용한 3차원 적층 방식으로 제작되고 있다. 송수신 패키지에 사용되는 송신 소자는 신호 증폭 소자와 같은 동작 기 고열이 발생되는 발열소자를 포함한다. 이러한 발열소자는 냉각을 용이하게 하기 위하여 방열부재에 접하여 배치되고, 이를 송신용 인터포저 기판을 사용하여 전기적으로 연결한다. 송신용 인터포저 기판 및 발열소자 상에 수신용 인터포저 기판이 형성되며, 송신용 인터포저 기판 및 수신용 인터포저 기판 사이는 발열소자의 실장 및 본딩을 위한 공간을 확보하고 두 인터포저 기판을 전기적으로 연결하기 위한 연결부재(spacer)가 형성된다. 그러나 이와 같은 적층 방식의 송수신 패키지는 소자들이 각각 실장되는 인터포저 기판들이 수직적으로 배치되어 공간이 비효율적으로 사용되며, 제한된 시스템에서의 사용이 어렵다.
또한, 각각의 인터포저 기판을 전기적으로 연결하고, 인터포저 기판 상에 소자들이 실장되는 공간을 확보하기 위하여, 각각의 인터포저 기판 사이에 관통 전극들을 갖는 연결부재들이 배치되게 된다. 이로 인해, 각각의 인터포저 기판에 플립칩 본딩되는 연결부재들은 인터포저 기판의 전극에 일치하도록 정확히 정렬되어 공정이 수행되어야 하는 어려움이 있다. 또한, 다수의 연결부재를 사용함에 따라, 송수신 소자는 진동, 충격 등에 의한 기계적인 변형에 취약할 수 있다.
본 발명이 해결하고자 하는 과제는 하나의 인터포저 기판을 사용하여 간단한 구조의 송수신 패키지를 제공하는 데 있다..
본 발명이 해결하고자 하는 다른 과제는 하나의 인터포저 기판을 사용하여 그 제조공정이 단순한 송수신 패키지의 제조 방법을 제공하는 데 있다..
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 송수신 패키지는 상면, 상기 상면에 대향하는 하면, 및 관통 전극들을 포함하는 인터포저 기판, 상기 인터포저 기판의 상기 상면에 실장되는 반도체 소자들, 상기 인터포저 기판의 상기 하면에 실장되는 발열소자, 및 상기 인터포저 기판의 상기 하면 상에 배치되고, 상기 발열소자를 덮는 방열부재를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자들은 서로 이격되어 배치되는 송신 소자(Transmitter) 및 수신 소자(Receiver)를 포함할 수 있다.
일 실시예에 따르면, 상기 송신 소자와 상기 발열 소자는 상기 인터포저 기판을 통해 서로 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 발열소자는 플립칩 본딩 방식으로 상기 인터포저 기판의 상기 하면에 실장될 수 있다.
일 실시예에 따르면, 상기 발열소자는 상기 관통 전극들을 통하여 상기 송신 소자와 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 발열소자는 발생하는 열을 전도시킬 수 있도록 상기 방열부재와 접촉 상태로 위치할 수 있다.
일 실시예에 따르면, 상기 인터포저 기판 및 상기 발열소자와 상기 방열부재의 사이는 열전도성 접착제를 사용하여 접합될 수 있다.
일 실시예에 따르면, 상기 발열소자는 신호 증폭 소자를 포함할 수 있다.
일 실시예에 따르면, 상기 송신 소자 및 상기 수신 소자는 와이어 본딩 방식으로 상기 인터포저 기판의 상기 상면에 실장될 수 있다.
일 실시예에 따르면, 상기 반도체 소자들은 송신 신호 및 수신 신호를 분리하는 송수신 분리 소자를 더 포함할 수 있다.
일 실시예에 따르면, 상기 인터포저 기판의 상기 관통 전극들은 실리콘 관통 전극들(through-silicon via; TSV) 또는 유리 관통 전극들(through-glass via; TGV)을 포함할 수 있다.
일 실시예에 따르면, 상기 인터포저 기판 상에 배치되는 그라운드 기판, 및 상기 인터포저 기판 및 상기 그라운드 기판 사이에 상기 반도체소자들이 배치되는 캐비티를 제공하는 연결부재들을 더 포함할 수 있다.
일 실시예에 따르면, 상기 연결부재들은 상기 인터포저 기판 상의 일측에 배치되는 제 1 연결부재, 및 상기 일측과 대향하는 타측 배치되는 제 2 연결부재를 포함할 수 있다.
일 실시예에 따르면, 상기 연결부재들은 관통 전극들을 포함할 수 있다.
일 실시예에 따르면, 상기 그라운드 기판은 상기 연결부재들의 상기 관통 전극들을 통하여 상기 인터포저 기판과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 그라운드 기판은 안테나로서 사용될 수 있다.
본 발명의 실시예들에 따른 송수신 패키지는 하나의 인터포저 기판만을 사용하여 구조를 단순화 및 소형화에 기여할 수 있다.
또한, 본 발명의 실시예들에 따른 송수신 패키지의 제조 방법은 하나의 인터포저 기판만을 사용하고, 이로 인해 더 적은 수의 연결부재가 사용된다. 따라서, 제작 공정 중 플립칩 본딩 공정에서 인터포저 기판과 연결부재 간의 정렬이 용이하고, 제조 공정의 수율이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 송수신 패키지를 설명하기 위한 단면도이다.
도 2은 본 발명의 일 실시예에 따른 송수신 패키지를 설명하기 위한 분해 사시도이다.
도 3는 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
(송수신 패키지)
도 1은 본 발명의 일 실시예에 따른 송수신 패키지(10)를 설명하기 위한 단면도이다. 도 2는 본 발명의 일 실시예에 따른 송수신 패키지(10)를 설명하기 위한 분해 사시도이다.
도 1 및 도2를 참조하여, 인터포저(interposer) 기판(120)이 제공될 수 있다. 인터포저 기판(120)은 상면(120a) 및 상면(120a)에 대향하는 하면(120b)을 포함할 수 있다. 인터포저 기판(120)은 그의 상면(120a)에 배치되는 상부 도전 패턴들(124)과 그의 하면에 배치되는 하부 도전 패턴들(126)을 포함할 수 있다. 예를 들어, 상부 도전 패턴들(124) 및 하부 도전 패턴들(126)은 솔더 범프(solder bump) 또는 구리와 같은 금속으로 이루어진 도전 패턴을 포함할 수 있다. 상부 도전 패턴들(124) 및 하부 도전 패턴들(126) 중 일부는 솔더볼이 배치되는 볼랜드들이나 배선들 또는 와이어 패드들의 기능을 할 수 있다. 인터포저 기판(120)은 상부 도전 패턴들(124) 및 하부 도전 패턴들(126)과 전기적으로 연결되는 다수의 관통 전극들(122)을 포함할 수 있다. 예를 들어, 인터포저 기판(120)은 실리콘 관통 전극(through-silicon via; TSV) 또는 유리 관통 전극(through-glass via; TGV)을 포함할 수 있다. 관통 전극들(122) 사이에는 이들을 전기적으로 연결시키는 내부 배선들(미도시)이 배치될 수 있다.
인터포저 기판(120)의 상면(120a) 상에 반도체 소자들이 배치될 수 있다. 반도체 소자들은 송신 소자(140a) 및 수신 소자(140b)를 포함할 수 있다. 송신 소자(140a) 및 수신 소자(140b)는 인터포저 기판(120)의 상면(120a) 상에 와이어 본딩 방식으로 실장(mounting)될 수 있다. 예를 들어, 송신 소자(140a) 및 수신 소자(140b)는 접착부재(ADH)를 이용하여 인터포저 기판(120)의 상면(120a)에 접착되고, 인터포저 기판(120)의 상부 도전 패턴들(124)과 본딩 와이어(bonding wire)에 의해 전기적으로 연결될 수 있다. 이때, 송신 소자(140a) 및 수신 소자(140b)는 서로 이격되어 배치될 수 있다.
한편, 도 1 및 도 2에는, 인터포저 기판(120) 상에 두 개의 반도체 소자들(예를 들어, 송신 소자(140a) 및 수신 소자(140b))이 실장되어 있는 것으로 도시되어 있지만, 이와는 다르게, 두 개 이상의 반도체 소자들이 실장될 수도 있다. 즉, 반도체 소자들은 필요에 따라서는 송신 소자 및 수신 소자 이외의 소자, 예를 들어 송수신 신호를 분리하기 위한 송수신 분리 소자를 더 포함할 수도 있다.
인터포저 기판(120)의 하면(120b) 상에 발열소자(130)가 배치될 수 있다. 예를 들어, 발열소자(130)는 외부 단자들(132)을 매개로 인터포저 기판(120)의 하면(120b) 상에 플립 칩(Flip Chip: F/C) 방식으로 직접 실장될 수 있다. 외부 단자들(132)은 솔더 범프(solder bump)일 수 있다. 이로 인해, 발열소자(130)는 인터포저 기판(120)의 하부 도전 패턴들(126)과 전기적으로 연결될 수 있다. 여기서, 발열소자(130)는 인터포저 기판(120)의 관통 전극들(122) 및/또는 내부 배선들(미도시)을 통하여 송신 소자(142a)와 전기적으로 연결될 수 있다. 발열소자(130)는 신호 증폭 소자와 같은 고열을 발생하는 소자를 포함할 수 있다. 예를 들어, 신호 증폭 소자는 송신 신호를 증폭하기 위하여 사용될 수 있다.
인터포저 기판(120)의 하면(120b) 상에 방열부재(110)가 배치될 수 있다. 방열부재(110)는 발열소자(130)를 덮는 형상을 가질 수 있다. 예를 들어, 방열부재(110)는 발열소자(130)의 측면 및 하면을 완전히 덮도록 그의 상부에 리세스 영역(R)을 포함할 수 있다. 방열부재(110)의 리세스 영역(R) 내에 발열소자(130)가 위치할 수 있다. 따라서, 방열부재(110)의 리세스 영역(R)의 크기는 발열소자(130)의 크기보다 클 수 있다. 방열부재(110)는 접착부재(ADH)를 이용하여 인터포저 기판(120)의 하면(120b) 및 발열소자(130)와 접착될 수 있다. 예를 들어, 접착부재(ADH)는 효율적인 열의 배출을 위하여 열전도성 접착제를 포함할 수 있다. 방열부재(110)는 발열소자(130)로부터 방출되는 열을 분산 및 배출시킬 수 있다.
인터포저 기판(120) 상에 그라운드 기판(150)이 배치될 수 있다. 그라운드 기판(150)은 송신 소자(140a) 및 수신 소자(140b)의 그라운드(접지)로서 기능할 수 있다. 필요에 따라, 그라운드 기판(150)은 송수신 패키지(10)의 안테나 역할을 할 수도 있다. 한편, 다른 실시예에 따르면, 그라운드 기판(150) 상에 안테나부(미도시)가 별도로 배치될 수도 있다.
인터포저 기판(120) 및 그라운드 기판(150) 사이에 연결부재들이 배치될 수 있다. 예를 들어, 연결부재들은 인터포저 기판(120) 상의 일측에 배치되는 제 1 연결부재(162) 및, 상기 일측과 대향하는 타측 배치되는 제 2 연결부재(164)를 포함할 수 있다. 제 1 연결부재(162) 및 제 2 연결부재(164)는 인터포저 기판(120)과 그라운드 기판(150) 사이에 캐비티(C)를 제공할 수 있다. 제 1 연결부재(162) 및 제 2 연결부재(164)가 제공하는 캐비티(C)에 의해 송신 소자(140a) 및 수신 소자(140b)의 배치공간이 확보될 수 있다. 제 1 연결부재(162) 및 제 2 연결부재(164)는 관통 전극들(166)을 포함할 수 있다. 제 1 연결부재(162) 및 제 2 연결부재(164)의 관통 전극들(166)은 인터포저 기판(120) 및 그라운드 기판(150)을 전기적으로 연결시킬 수 있다. 예를 들어, 제 1 연결부재(162) 및 제 2 연결부재(164)는 실리콘 관통 전극(through-silicon via; TSV) 또는 유리 관통 전극(through-glass via; TGV)을 포함할 수 있다.
기존의 송수신 패키지의 경우, 통상적으로 두 개의 인터포저 기판들을 수직 적층하고, 반도체 소자들 및 발열소자가 인터포저 기판들 각각에 실장된다. 이 경우, 공간적인 효율성이 저하되며, 각각 인터포저 기판들을 플립칩 본딩 방법으로 연결할 때 각 단자에 정확히 정렬시켜야 하여 공정에 애로사항이 존재하였다. 본 발명의 실시예들에 따른 송수신 패키지는 반도체소자들 및 발열소자가 하나의 인터포저 기판에 모두 실장하여 송수신 패키지를 구현함으로써 공정 효율성을 향상시킬 수 있다. 또한, 본 발명에 따라 부품의 집적화 및 경량화가 가능하고, 인터포저 기판의 적층의 수가 줄어들어 기계적 변형에 대한 내구성이 향상될 수 있다.
(송수신 패키지의 제조 방법)
이하, 첨부한 도면들을 참조하여 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법을 설명한다.
도 3은 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법을 설명하기 위한 순서도이다. 도 3을 참조하여, 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법은 관통 전극들이 형성된 인터포저 기판의 일면 상에 발열소자를 실장하는 것(S10), 상기 발열소자가 방열부재의 리세스 영역 내에 배치되도록 상기 인터포저 기판을 상기 방열부재와 본딩하는 것(S20), 반도체소자들을 상기 인터포저 기판 상에 실장하는 것(S30), 상기 인터포저 기판 상의 일측에 연결부재들을 본딩하는 것(S40), 및 상기 연결부재들 상에 그라운드 기판을 본딩하는 것(S50)을 포함할 수 있다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 송수신 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도3, 도 4a 및 도 4b를 참조하여, 관통 전극들이 형성된 인터포저 기판(120)의 일면 상에 발열소자(130)를 실장할 수 있다(S10). 간략하게 설명하면, 인터포저 기판(120)의 일면 상에 발열소자(130)를 실장하는 것은 플립칩 본딩 방법을 통해 수행될 수 있다. 여기서, 발열소자(130)가 실장되는 인터포저 기판(120)의 일면은 완성된 송수신 패키지(10)에서 인터포저 기판(120)의 하면(120b)일 수 있다. 이때, 발열소자(130)가 실장되는 위치는 방열부재(110)의 리세스 영역(R) 내에 발열소자(130)가 위치할 수 있도록 고려하여 설계된다. 구체적으로, 플립칩 본딩 방법으로 인터포저 기판(120)의 일면 상에 발열소자(130)를 실장하는 것은 인터포저 기판(120)의 하면(120b) 상에 언더 필(under fill, 미도시)을 도포한 이후, 발열소자(130)를 접착하여 수행될 수 있다. 예를 들어, 인터포저 기판(120)의 하면(120b)의 일 역역에 언더 필(미도시)을 도포할 수 있다. 이때, 언더 필(미도시)이 도포된 일 영역은 인터포저 기판(120)의 하부 도전 패턴들(126) 상일 수 있다. 인터포저 기판(120)의 하부 도전 패턴들(126)과 발열소자(130)의 외부 단자들(132)이 대응하도록 정렬한 이후, 인터포저 기판(120)의 하면(120b) 상에 발열소자(130)를 접합할 수 있다. 언더 필(미도시)의 도포는 발열소자(130)의 외부 단자들(132)과 인터포저 기판(120)의 하부 도전 패턴들(126)의 접속을 용이하게 하기 위하여 수행될 수 있다. 필요에 따라서는, 언더 필 공정이 생략됨으로써, 공정을 더욱 간략화 할 수 있다.
도3, 도 4c 및 도 4d를 참조하여, 방열부재(110) 상에 인터포저 기판(120)을 본딩할 수 있다(S20). 이때, 방열부재(110)는 상부에 리세스 영역(R)이 형성되어 있으며, 인터포저 기판(120)의 일면에 실장되어 있는 발열소자(130)가 방열부재(110)의 리세스 영역(R) 내에 배치되도록 인터포저 기판(120)을 본딩할 수 있다. 예를 들어, 접착부재(ADH)를 이용하여 발열소자(130)와 방열부재(110)의 리세스 영역(R) 사이 및 인터포저 기판(120)과 방열부재(110)의 사이를 접착할 수 있다.
도3, 도 4e를 참조하여, 인터포저 기판(120) 상에 송신 소자(140a) 및 수신 소자(140b)를 실장할 수 있다(S30). 송신 소자(140a) 및 수신 소자(140b)는 인터포저 기판(120)의 상면(120a) 상에 상호 이격되어 배치될 수 있다. 인터포저 기판(120)의 상면(120a)에 송신 소자(140a) 및 수신 소자(140b)를 실장하는 것은 와이어 본딩 방법을 통해 수행될 수 있다. 예를 들어, 접착부재(ADH)를 이용하여 송신 소자(140a) 및 수신 소자(140b)를 인터포저 기판(120)의 상면(120a)에 접착시킬 수 있다. 이후, 본딩 와이어(bonding wire)를 통해 송신 소자(140a) 및 수신 소자(140b)를 인터포저 기판(120)의 상부 도전 패턴들(124)과 전기적으로 연결시킬 수 있다.
도3, 도 4f를 참조하여, 인터포저 기판(120) 상의 일측에 연결부재들을 본딩할 수 있다(S40). 예를 들어, 인터포저 기판(120) 상의 일측에 제 1 연결부재(162)를 본딩하고, 상기 일측과 대향하는 타측에 제 2 연결부재(164)를 본딩할 수 있다. 이때, 제 1 연결부재(162) 및 제 2 연결부재(164)는 관통 전극들(166)을 포함하고 있으며, 제 1 연결부재(162) 및 제 2 연결부재(164)의 관통 전극들(166)이 인터포저 기판(120)과 전기적으로 연결되도록 실장할 수 있다. 예를 들어, 인터포저 기판(120)의 내부 배선들(미도시)과 제 1 연결부재(162) 및 제 2 연결부재(164)의 관통 전극들(166)이 대응되도록 정렬한 후, 제 1 연결부재(162) 및 제 2 연결부재(164)를 인터포저 기판(120) 상에 접합할 수 있다.
도3, 도 4g를 참조하여, 연결부재들 상에 그라운드 기판(150)을 본딩할 수 있다(S50). 예를 들어, 제 1 연결부재(162)의 상면 및 제 2 연결부재(164)의 상면과 접하도록 그라운드 기판(150)을 본딩할 수 있다. 이때, 그라운드 기판(150)이 제 1 연결부재(162) 및 제 2 연결부재(164)의 관통 전극들(166)과 전기적으로 연결되도록 실장할 수 있다. 예를 들어, 제 1 연결부재(162) 및 제 2 연결부재(164)의 관통 전극들(166)과 그라운드 기판(150)이 대응되도록 정렬한 후, 그라운드 기판(150)을 제 1 연결부재(162) 및 제 2 연결부재(164) 상에 접합할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 송수신 패키지
110: 방열부재 120: 인터포저 기판
120a: 인터포저 기판의 상면 120b: 인터포저 기판의 하면
122: 인터포저 기판의 관통 전극
124: 인터포저 기판의 상부 도전 패턴
126: 인터포저 기판의 하부 도전 패턴
130: 발열소자 132: 실장 수단
140a: 송신 소자 140b: 수신 소자
150: 그라운드 기판 162: 제 1 연결부재
164: 제 2 연결부재 166: 연결부재의 관통 전극
R: 리세스 영역 C: 캐비티

Claims (13)

  1. 상면, 상기 상면에 대향하는 하면, 및 관통 전극들을 포함하는 인터포저 기판;
    상기 인터포저 기판의 상기 상면에 실장되는 반도체 소자들, 상기 반도체 소자들은 서로 이격되어 배치되는 송신 소자(Transmitter) 및 수신 소자(Receiver)를 포함하고;
    상기 인터포저 기판의 상기 하면에 실장되는 발열소자; 및
    상기 인터포저 기판의 상기 하면 상에 배치되고, 상기 발열소자를 덮는 방열부재를 포함하고,
    상기 송신 소자와 상기 발열 소자는 상기 인터포저 기판을 통해 서로 전기적으로 연결되는 송수신 패키지.
  2. 제 1 항에 있어서,
    상기 발열소자는 플립칩 본딩 방식으로 상기 인터포저 기판의 상기 하면에 실장되는 송수신 패키지.
  3. 제 1 항에 있어서,
    상기 발열소자는 상기 관통 전극들을 통하여 상기 송신 소자와 전기적으로 연결되는 송수신 패키지.
  4. 제 1 항에 있어서,
    상기 발열소자는 발생하는 열을 전도시킬 수 있도록 상기 방열부재와 접촉 상태로 위치하는 송수신 패키지.
  5. 제 4 항에 있어서,
    상기 인터포저 기판 및 상기 발열소자와 상기 방열부재의 사이는 열전도성 접착제를 사용하여 접합되는 송수신 패키지.
  6. 제 1 항에 있어서,
    상기 발열소자는 신호 증폭 소자를 포함하는 송수신 패키지.
  7. 제 1 항에 있어서,
    상기 송신 소자 및 상기 수신 소자는 와이어 본딩 방식으로 상기 인터포저 기판의 상기 상면에 실장되는 송수신 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 소자들은 송신 신호 및 수신 신호를 분리하는 송수신 분리 소자를 더 포함하는 송수신 패키지.
  9. 제 1 항에 있어서,
    상기 인터포저 기판의 상기 관통 전극들은 실리콘 관통 전극들(through-silicon via; TSV) 또는 유리 관통 전극들(through-glass via; TGV)을 포함하는 송수신 패키지.
  10. 제 1 항에 있어서,
    상기 인터포저 기판 상에 배치되는 그라운드 기판; 및
    상기 인터포저 기판 및 상기 그라운드 기판 사이에 상기 반도체소자들이 배치되는 캐비티를 제공하는 연결부재들을 더 포함하고,
    상기 연결부재들은:
    상기 인터포저 기판 상의 일측에 배치되는 제 1 연결부재; 및
    상기 일측과 대향하는 타측 배치되는 제 2 연결부재를 포함하는 송수신 패키지.
  11. 제 10 항에 있어서,
    상기 연결부재들은 관통 전극들을 포함하는 송수신 패키지.
  12. 제 10 항에 있어서,
    상기 그라운드 기판은 상기 연결부재들의 상기 관통 전극들을 통하여 상기 인터포저 기판과 전기적으로 연결되는 송수신 패키지.
  13. 제 10 항에 있어서,
    상기 그라운드 기판은 안테나로서 사용되는 송수신 패키지.
KR1020150115531A 2015-08-17 2015-08-17 송수신 패키지 KR102037763B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150115531A KR102037763B1 (ko) 2015-08-17 2015-08-17 송수신 패키지
US14/958,927 US9490198B1 (en) 2015-08-17 2015-12-03 Transmitting and receiving package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150115531A KR102037763B1 (ko) 2015-08-17 2015-08-17 송수신 패키지

Publications (2)

Publication Number Publication Date
KR20170021414A true KR20170021414A (ko) 2017-02-28
KR102037763B1 KR102037763B1 (ko) 2019-10-30

Family

ID=57211043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150115531A KR102037763B1 (ko) 2015-08-17 2015-08-17 송수신 패키지

Country Status (2)

Country Link
US (1) US9490198B1 (ko)
KR (1) KR102037763B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170237228A1 (en) * 2014-11-05 2017-08-17 Innovative Micro Technology Microfabricated optical apparatus
WO2018125080A1 (en) * 2016-12-28 2018-07-05 Intel Corporation Enabling long interconnect bridges
US11355412B2 (en) * 2018-09-28 2022-06-07 Xilinx, Inc. Stacked silicon package assembly having thermal management
CN110047820A (zh) * 2019-05-24 2019-07-23 中芯长电半导体（江阴）有限公司 具有空气腔室的天线封装结构及封装方法
CN110164852A (zh) * 2019-05-24 2019-08-23 中芯长电半导体（江阴）有限公司 具有空气腔室的天线封装结构及封装方法
US11107770B1 (en) * 2019-06-27 2021-08-31 Xilinx, Inc. Integrated electrical/optical interface with two-tiered packaging

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359327A (ja) * 2001-03-28 2002-12-13 Kyocera Corp 電子回路モジュール
JP2004071772A (ja) * 2002-08-05 2004-03-04 Matsushita Electric Ind Co Ltd 高周波パッケージ
KR100495209B1 (ko) * 2002-10-01 2005-06-14 삼성전기주식회사 블루투스용 안테나 일체형 ｒｆ모듈
JP2007042978A (ja) * 2005-08-05 2007-02-15 Shinko Electric Ind Co Ltd 半導体装置
KR20090018852A (ko) * 2006-06-06 2009-02-23 닛본 덴끼 가부시끼가이샤 반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기
US20100213600A1 (en) * 2009-02-20 2010-08-26 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
US20140252645A1 (en) * 2013-03-06 2014-09-11 Qualcomm Incorporated Thermal design and electrical routing for multiple stacked packages using through via insert (tvi)
US20150115433A1 (en) * 2013-10-25 2015-04-30 Bridge Semiconductor Corporation Semiconducor device and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100902913B1 (ko) 2007-12-05 2009-06-15 한국전자통신연구원 적층 반도체 패키지 및 이의 제조 방법
KR101522994B1 (ko) 2010-12-16 2015-05-26 한국전자통신연구원 Ｆｂａｒ 듀플렉서 모듈 및 그 제조 방법
KR20130037609A (ko) 2011-10-06 2013-04-16 한국전자통신연구원 하부 인덕터를 포함하는 실리콘 인터포저
US9129929B2 (en) * 2012-04-19 2015-09-08 Sony Corporation Thermal package with heat slug for die stacks
KR20150144416A (ko) * 2014-06-16 2015-12-28 한국전자통신연구원 적층 모듈 패키지 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359327A (ja) * 2001-03-28 2002-12-13 Kyocera Corp 電子回路モジュール
JP2004071772A (ja) * 2002-08-05 2004-03-04 Matsushita Electric Ind Co Ltd 高周波パッケージ
KR100495209B1 (ko) * 2002-10-01 2005-06-14 삼성전기주식회사 블루투스용 안테나 일체형 ｒｆ모듈
JP2007042978A (ja) * 2005-08-05 2007-02-15 Shinko Electric Ind Co Ltd 半導体装置
KR20090018852A (ko) * 2006-06-06 2009-02-23 닛본 덴끼 가부시끼가이샤 반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기
US20100213600A1 (en) * 2009-02-20 2010-08-26 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers
US20140252645A1 (en) * 2013-03-06 2014-09-11 Qualcomm Incorporated Thermal design and electrical routing for multiple stacked packages using through via insert (tvi)
US20150115433A1 (en) * 2013-10-25 2015-04-30 Bridge Semiconductor Corporation Semiconducor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR102037763B1 (ko) 2019-10-30
US9490198B1 (en) 2016-11-08

Similar Documents

Publication Publication Date Title
KR102037763B1 (ko) 송수신 패키지
US10236229B2 (en) Stacked silicon package assembly having conformal lid
US7279789B2 (en) Thermally enhanced three-dimensional package and method for manufacturing the same
KR102245003B1 (ko) 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
KR101681031B1 (ko) 반도체 패키지 및 그 제조방법
JP5042591B2 (ja) 半導体パッケージおよび積層型半導体パッケージ
KR101719630B1 (ko) 반도체 패키지 및 그를 포함하는 패키지 온 패키지
KR100809696B1 (ko) 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법
US8288854B2 (en) Semiconductor package and method for making the same
KR101607981B1 (ko) 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
TW202018896A (zh) 光收發器及其製造方法
TW201316486A (zh) 半導體裝置及其製造方法
US20100140801A1 (en) Device
US10490506B2 (en) Packaged chip and signal transmission method based on packaged chip
US11094682B2 (en) Package structure and method of fabricating the same
US20150014848A1 (en) Semiconductor device and fabrication method thereof
TWI557854B (zh) 整合式毫米波晶片封裝結構
US20170309595A1 (en) Locking dual leadframe for flip chip on leadframe packages
JP2009246006A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装構造
KR20110105159A (ko) 적층 반도체 패키지 및 그 형성방법
US7265441B2 (en) Stackable single package and stacked multi-chip assembly
JP5397278B2 (ja) 半導体装置
KR20110033368A (ko) Ｔｓｖ를 이용한 적층 칩 반도체 패키지
KR101185457B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
TWI797701B (zh) 半導體裝置及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant