KR100902913B1 - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것으로, MEMS 소자와 이를 구동하기 위한 ASIC 또는 ROIC 소자를 웨이퍼 레벨에서 본딩하여 기밀성을 유지하고 절단(sawing) 공정으로 패키징을 마무리함으로써 패키지의 크기를 줄이고 그 제조 공정을 단순화하기 위한 방법을 제공한다.
이를 위하여, 본 발명의 일실시 예에 따른 적층 반도체 패키지는, MEMS 소자가 형성된 제 1 웨이퍼; 상기 제 1 웨이퍼 상에 위치하며, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼; 및 상기 제 1 및 제 2 웨이퍼 사이에 위치하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하며, 적어도 일 측면에는 PCB 기판과의 전기적 연결을 위한 전극 패드가 형성된 인터포즈 웨이퍼를 포함한다.
상기와 같이 본 발명은, 인터포즈 웨이퍼를 사용하여 MEMS 소자와 ASIC 또는 ROIC 소자를 본딩함으로써 반도체 패키지의 크기를 줄이고, MEMS 소자의 기밀성을 유지할 수 있는 장점이 있다.
MEMS, ASIC, ROIC, 패키지, 본딩
Description
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것으로, 특히 MEMS 소자가 형성된 웨이퍼와 ASIC 또는 ROIC 소자가 형성된 웨이퍼를 본딩한 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT산업기반조성사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2007-기반-12, 과제명: RFID/USN 실환경 적용 및 MEMS 제품 최적화 공정 기술 개발].
MEMS(Micro Electro Mechanical System)란 반도체 가공 기술을 이용하여 센서, 마이크로 액츄에이터, 자이로스코프 등을 가공하는 기술 분야를 말한다. 따라서, 반도체 기술이 갖는 정밀 가공성, 제품간 균일성, 우수한 생산성 등이 적용되어 성능을 향상시키고 가격을 낮추는 기술로 인정되고 있다.
MEMS 소자들, 예를 들면 가속도 센서나 각속도 센서 및 공진형 자이로스코프 등과 같은 소자는 보호를 위하여 또는 감도를 높이기 위하여 패키징된다. MEMS 소 자 제조 기술의 급속한 발전으로 고밀도 및 소형화가 실혐됨으로써 패키지도 이에 따른 소형화가 요구된다.
이에 따라 소자가 있는 웨이퍼 상태에서 패키지를 실시하는 웨이퍼 스케일 패키징이 많이 시도되고 있다.
종래 일반적인 웨이퍼 스케일 패키징에 의한 MEMS 소자 패키지는 유리 계열의 덮개용 기판과 실리콘 계열의 소자용 기판을 양극 본딩하여 결합하는 구조로서, 덮개용 유리 기판의 두께로 인하여 그 두께가 두꺼워질 수 밖에 없고 유리 기판에 형성되는 큰 비아홀로 인해 사이즈를 줄이는 데에 한계가 있다. 이러한 크기가 큰 MEMS 소자 패키지의 사용은 장치의 소형화를 저해하는 결과를 초래한다.
또한, 평면 상에 각각의 소자를 단위 소자의 상태로 배열하고 와이어 본딩 공정을 이용하는 방법은, MEMS 소자의 밀폐(hermetic) 특성이 요구되는 경우에 각각의 소자에 캡(cap)을 사용하여 기밀성을 유지하기 때문에 전체적인 패키지의 부피가 크고 공정이 복잡한 단점이 있다.
따라서, 적층 패키지의 두께를 줄이고 그 제조 공정을 단순화하기 위한 방법이 요구된다.
따라서, 본 발명의 목적은, MEMS 소자와 이를 구동하기 위한 ASIC(Application Specific Integrated Circuit) 또는 ROIC(Readout Integrated Circuit) 소자를 웨이퍼 레벨에서 본딩하여 기밀성을 유지하고 절단(sawing) 공정으로 패키징을 마무리함으로써 패키지의 크기를 줄이고 그 제조 공정을 단순화하기 위한 방법을 제공하는 데에 있다.
이를 위하여, 본 발명의 일실시 예에 따른 적층 반도체 패키지는, MEMS 소자가 형성된 제 1 웨이퍼; 상기 제 1 웨이퍼 상에 위치하며, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼; 및 상기 제 1 및 제 2 웨이퍼 사이에 위치하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하며, 적어도 일 측면에는 PCB 기판과의 전기적 연결을 위한 전극 패드가 형성된 인터포즈 웨이퍼를 포함한다.
또한, 이를 위하여, 본 발명의 일실시 예에 따른 적층 반도체 패키지 제조 방법은, (a) MEMS 소자가 형성된 제 1 웨이퍼를 제공하는 단계; (b) ASIC 소자 또는 ROIC 소자가 형성된 제 2 웨이퍼를 제공하는 단계; (c) 다수 개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위한 금속 배선이 형성된 인터포즈 웨이퍼를 제공하는 단계; (d) 상기 제 1 웨이퍼, 인터포즈 웨이퍼 및 제 2 웨이퍼를 차례로 적층하여 본딩하는 단계; 및 (d) 하 나의 상기 MEMS 소자와 하나의 상기 ASIC 또는 ROIC 소자를 포함하도록 적층된 구조물을 절단하되, 상기 절단 시에 적어도 하나의 상기 비아의 중심 축을 따라 절단함으로써 상기 인터포즈 웨이퍼의 적어도 일 측면에 PCB 기판과의 전기적 연결을 위한 전극 패드를 생성하는 단계를 포함한다.
본 발명은, 인터포즈 웨이퍼를 사용하여 MEMS 소자와 ASIC 또는 ROIC 소자를 본딩함으로써 반도체 패키지의 크기를 줄이고, MEMS 소자의 기밀성을 유지할 수 있는 장점이 있다.
또한, 본 발명은, 인터포즈 웨이퍼의 측면에 형성된 전극 패드를 PCB 기판과 연결함으로써 그 부피를 줄이고 공정 비용을 절감할 수 있는 이점이 있다.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 또한, 하기의 설명에서 어떤 층 위에 다른 층이 존재한다고 할 때, 상기 두 층은 인접할 수도 있고, 그 사이에 제 3의 층이 존재할 수도 있다.
이하에서는, 인터포즈 웨이퍼를 이용하여 웨이퍼 레벨에서 MEMS 소자와 ASIC 또는 ROIC 소자를 본딩함으로써 공정을 단순화 시키고 비용을 절감시킨 반도체 적층 패키지의 제조 방법 및 이에 의하여 제조된 반도체 적층 패키지에 대하여 설명하기로 한다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일실시 예에 따른 반도체 적층 패키지의 단면도이다. 도 1을 참조하면, 본 발명의 일실시 예에 따른 반도체 적층 패키지는 MEMS 소자가 형성된 제 1 웨이퍼(100), ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200) 및 상기 제 1 웨이퍼(100)와 상기 제 2 웨이퍼(200)를 전기적, 물리적으로 연결하는 인터포즈 웨이퍼(300)를 포함한다.
제 1 웨이퍼(100)의 상부에는 MEMS 소자(110), 솔더 패드(111a, 111b) 및 실링 패드(121a, 121b)가 형성된다.
솔더 패드(111a, 111b)는 제 1 웨이퍼(100)와 인터포즈 웨이퍼(300)를 본딩하며, 인터포즈 웨이퍼(300)와 MEMS 소자(110)를 전기적으로 연결한다. 만약, 인터포즈 웨이퍼(300)의 하단에 솔더 패드(311a, 311b)가 형성된 경우라면 제 1 웨이퍼(100)의 솔더 패드(111a, 111b)는 생략될 수 있다.
실링 패드(121a, 121b)는 MEMS 소자(110)가 용접 밀폐(hermetic seal)를 요 구하는 경우 형성될 수 있으며, MEMS 소자(110)를 둘러싸며 MEMS 소자(110)의 주위에 형성된다.
제 2 웨이퍼(200)의 하부에는 솔더 패드(211a, 211b)가 형성된다. 솔더 패드(211a, 211b)는 제 2 웨이퍼(200)와 인터포즈 웨이퍼(300)를 본딩하며, 제 2 웨이퍼(200)에 형성된 ASIC 또는 ROIC 소자(미도시)와 인터포즈 웨이퍼(300)를 전기적으로 연결한다. 만약, 인터포즈 웨이퍼(300)의 상부에 솔더 패드(311c, 311d)가 형성된 경우라면 제 2 웨이퍼(200)의 솔더 패드(211a, 211b)는 생략될 수 있다.
한편, 상기 제 1 웨이퍼(100)에 형성된 솔더 패드(111a, 111b) 및 실링 패드(121a, 121b)와 상기 제 2 웨이퍼(200)의 하부에 형성된 솔더 패드(211a, 211b)는, 플럭스(flux)의 사용이 가능한 경우에는 Sn, Sn/Bi, Sn/In 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있으며, 소자의 오염 문제로 인하여 플럭스를 사용하지 않는 경우에는 Au/Sn으로 이루어질 수 있다.
인터포즈 웨이퍼(300)는, 솔더 패드(311a, 311b, 311c, 311d), 실링 패드(321a, 321b), 비아(331a, 331b), 금속 배선(341a, 341b, 341c, 341d) 및 전극 패드(351a, 351b)를 포함한다.
솔더 패드(311a, 311b)는 제 1 웨이퍼(100)와 인터포즈 웨이퍼(300)를 본딩하며, 제 1 웨이퍼(100)에 형성된 MEMS 소자(110)를 인터포즈 웨이퍼(300)와 전기적으로 연결한다. 만약 제 1 웨이퍼(100)에 솔더 패드(111a, 111b)가 형성된 경우 라면 인터포즈 웨이퍼(300)의 솔더 패드(311a, 311b)는 생략될 수 있다.
솔더 패드(311c, 311d)는 제 2 웨이퍼(200)와 인터포즈 웨이퍼(300)를 본딩하며, 제 2 웨이퍼(200)에 형성된 ASIC 또는 MEMS 소자(110)를 인터포즈 웨이퍼(300)와 전기적으로 연결한다. 만약 제 2 웨이퍼(200)의 하부에 솔더 패드(211a, 211b)가 형성된 경우라면 인터포즈 웨이퍼의 솔더 패드(311c, 311d)는 생략될 수 있다.
실링 패드(321a, 321b)는, MEMS 소자(110)가 용접 밀폐(hermetic seal)를 요구하는 경우 형성될 수 있으며, MEMS 소자(110)를 둘러쌀 수 있는 위치에 형성된다. 만약 제 1 웨이퍼에 실링 패드(121a, 121b)가 형성된 경우라면 인터포즈 웨이퍼의 실링 패드(321a, 321b)는 생략될 수 있다.
비아(331a, 331b)는, 인터포즈 웨이퍼(300) 내에 간격을 두고 서로 대향하여 위치하며, 금속 배선(341a, 341b, 341c, 341d)을 통하여 제 1 웨이퍼(100)와 제 2 웨이퍼(200)를 전기적으로 연결한다. 상기 비아(331a, 331b)는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있다.
금속 배선(341a, 341b)은 인터포즈 웨이퍼(300)의 하단에 형성되며 각각 제 1 비아(331a)와 제 2 비아(331b)에 연결된다.
금속 배선(341c, 341d)은 인터포즈 웨이퍼(300)의 상단에 형성되며 각각 제 1 비아(331a)와 제 2 비아(331b)에 연결된다.
전극 패드(351a, 351b)는, 인터포즈 웨이퍼(300)의 양 측면에 형성되며, 인터포즈 웨이퍼(300)를 PCB 기판과 전기적으로 연결한다. 전극 패드(351a, 351b)는 비아가 배열된 인터포즈 웨이퍼를 비아의 중심 축을 따라 절단함으로써 생긴 절단면에 위치하는 것으로서 비아(331a, 331b)와 마찬가지로 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있다. 인터포즈 웨이퍼를 비아의 중심 축을 따라 절단함으로써 생긴 절단면을 전극 패드(351a, 351b)로 이용하기 위한 공정은 후술하기로 한다.
한편, 전극 패드는 인터포즈 웨이퍼(300)의 일 측면에만 형성될 수도 있는데 이를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 적층 패키지의 단면도이다. 도 2에 따른 반도체 적층 패키지의 기본적인 구성은 도 1에 따른 반도체 적층 패키지의 구성과 같으며, 이에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 본 발명의 일실시 예에 따른 인터포즈 웨이퍼(300)에는 일 측면에만 전극 패드(351a)가 형성되어 있다. 이 때, 금속 배선(341b, 341d)으로의 전기적인 연결을 위한 연결 금속 배선(341e)이 더 형성되어 있음을 알 수 있다.
도 2와 같이 형성된 패키지는 전극 패드(351a)가 한쪽 면에 위치하고 있기 때문에 이후 PCB 기판 등에 고정되는 경우에 한쪽 면의 정렬에만 집중할 수 있는 장점이 있다.
이하에서는 관련된 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 적층 패키지의 제조 방법에 대하여 설명한다.
먼저, 도 3을 참조하여 본 발명의 일실시 예에 따른 인터포즈 웨이퍼(300)의 제조 과정에 대하여 설명한다.
먼저, 도 3의 (a)와 같이, 웨이퍼 상에 비아를 형성하고 각 비아를 금속으로 채워넣는다. 이 때, 비아를 채우는 데에는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나의 금속을 이용할 수 있다.
이후, 도 3의 (b)와 같이, 웨이퍼 상부에 3개씩의 비아를 잇는 금속 배선을 형성하고, 웨이퍼 하부에는 상기 3개의 비아 중 가운데 비아를 제외한 나머지 2개의 비아의 하단에 금속 배선을 형성한다.
이후, 도 3의 (c)와 같이, 상부에 형성된 금속 배선의 상단에는 각 비아의 사이에 위치하도록 솔더 패드를 형성하고, 하부에 형성된 금속 배선의 하단에는 각각 1개의 솔더 패드를 형성한다. 또한, 웨이퍼 하단의 금속 배선이 형성되지 않은 부분에 MEMS 소자의 밀폐 특성을 위한 실링 패드를 형성한다. 상기 솔더 패드와 실링 패드가 생략될 수 있음은 앞서 언급한 바와 같다.
도 3과 같이 인터포즈 웨이퍼를 제작함에 있어서는, MEMS 소자(110)가 형성된 제 1 웨이퍼(100)와 ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200)의 크기 및 각각의 웨이퍼에 형성된 솔더 패드, 실링 패드 등을 고려한 수치를 적용하여야 할 것이다.
하기에서는 도 3과 같은 제조 공정에 의하여 제작된 인터포즈 웨이퍼(300)를 이용하여 MEMS 소자(110)가 형성된 제 1 웨이퍼(100) 및 ASIC 또는 ROIC 소자가 형 성된 제 2 웨이퍼(200)를 본딩하는 과정에 대하여 설명하기로 한다.
발명의 이해를 돕기 위하여, MEMS 소자(110)가 형성된 제 1 웨이퍼(100), ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200) 및 인터포즈 웨이퍼(300)를 본딩하기 전의 웨이퍼 정렬 상태를 도 4를 참조하여 설명하면 다음과 같다.
도 4를 참조하면, 아래로부터 MEMS 소자(110)가 형성된 제 1 웨이퍼(100), 인터포즈 웨이퍼(300) 및 ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200)가 차례로 정렬되어 있다.
제 1 웨이퍼(100)에 형성된 솔더 패드(111a, 111b)는 인터포즈 웨이퍼(300)의 하단에 형성된 솔더 패드(311a, 311b)와 각각 본딩되며, 제 1 웨이퍼(100)에 형성된 실링 패드(121a, 121b)는 인터포즈 웨이퍼(300)의 하단에 형성된 실링 패드(321a, 321b)와 각각 본딩된다.
제 2 웨이퍼(200)의 하단에 형성된 솔더 패드(211a, 211b)는 인터포즈 웨이퍼(300)의 상단에 형성된 솔더 패드(311c, 311d)와 각각 본딩된다.
상기에서 언급한 바와 같이 상기 솔더 패드 및 실링 패드가 어느 한 웨이퍼 상에만 존재할 수도 있기 때문에, 솔더 패드끼리 또는 실링 패드끼리 본딩되는 대신 어느 한 웨이퍼의 솔더 패드 또는 실링 패드가 다른 웨이퍼 상에 직접 본딩되거나 금속 배선에 본딩될 수도 있다.
도 4와 같이 본딩할 웨이퍼들을 정렬하기 위하여는 도 3의 인터포즈 웨이퍼(300) 제조 공정에서 각 웨이퍼들이 구비하는 소자의 형성 위치 및 크기 등을 고 려하여야 함은 앞서 언급한 바와 같다.
한편, 상기와 같이 정렬된 웨이퍼들을 본딩하여 도 5와 같은 적층 웨이퍼를 구성하고 이후 절단선(I-I')에 따른 절단 작업이 이루어지면 도 1에서 보인 바와 같은 적층 반도체 패키지가 형성된다. 상기와 같이 비아의 중심 축을 지나는 절단선(I-I')에 따른 절단 작업이 이루어지면 상기 비아는 인터포즈 웨이퍼(300)의 측면에 전극 패드를 형성한다. 따라서, 절단 작업을 소잉 블레이드(sawing blade)를 이용하여 수행하는 경우에는 인터포즈 웨이퍼(300)의 제조 공정시에 비아의 폭이 소잉 블레이드의 폭보다 충분히 크게 형성해야 한다.
한편, MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우에는 도 4와 같이 일괄적으로 웨이퍼들을 본딩하는 대신 제 1 웨이퍼와 인터포즈 웨이퍼(300)를 먼저 웨이퍼 레벨에서 본딩한 후, ASIC 또는 ROIC 소자를 플립칩 공정으로 본딩할 수 있는데 도 6은 이를 나타내는 도면이다.
도 6과 같이 본딩된 적층 웨이퍼를 절단선(II-II')을 따라 절단하면 도 7과 같은 적층 반도체 패키지가 형성된다. 도 7과 같은 적층 반도체 패키지는 인터포즈 웨이퍼(300)의 상면에 금속 배선(341c, 341d)이 노출되어 있기 때문에 솔더 및 와이어를 사용하여 외부 전극과 연결하는 패키징 공정에 자율성을 부과한다.
도 8 내지 도 13은 본 발명의 일실시 예에 따른 반도체 적층 패키지를 PCB 기판에 본딩하기 위한 방법을 나타내는 도면이다. 이하에서는, 상기와 같이 형성된 적층 반도체 패키지를 PCB 기판 상에 본딩하는 방법을 도 8 내지 도 13을 참조하여 설명한다.
도 8은 도 1과 같이 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이고, 도 9는 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한, 양 측면에 전극 패드(351a)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다.
도 8 및 도 9를 참조하면, PCB 기판(400)에 형성된 사각형 홈의 양쪽 모서리 부분에는 금속 패드(451)가 형성되어 있다.
사각형 홈에 정렬된 적층 반도체 패키지의 전극 패드(351a, 351b)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다.
도 8 및 도 9와 같은 방법으로 PCB 기판(400)과 적층 반도체 패키지를 본딩하기 위하여는 PCB 기판(400)의 사각형 홈은 적층 반도체 패키지의 크기 및 전극 패드(351a, 351b)의 위치를 미리 고려하여 형성한다.
도 10은 도 2와 같이 일 측면에만 전극 패드(351a)가 형성된 인터포즈 웨이 퍼(300)를 포함하는 적층 반도체 패키지를 일측이 낮게 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다.
도 10을 참조하면, PCB 기판(400)은 일측이 낮게 형성되어 있으며, 높이의 경계선 부분에 위치한 모서리에는 금속 패드(451)가 형성되어 있다.
상기 높이의 경계선 부분에 정렬된 적층 반도체 패키지의 전극 패드(351a)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다.
도 11은 도 2와 같이 일 측면에만 전극 패드(351a)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 PCB 기판에 수직하게 정렬하는 모습을 나타내는 도면이다.
도 11을 참조하면, PCB 기판(400)에는 간격을 두고 금속 패드(451)가 배열되어 있으며, 적층 반도체 패키지의 전극 패드(351a)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다.
도 11과 같이, 적층된 패키지를 PCB 기판(400)에 수직으로 고정하는 경우에는 좁은 공간에 많은 종류의 센서를 집적화할 수 있는 장점이 있다.
도 12는 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다.
도 12를 참조하면, PCB 기판(400)에 형성된 사각형 홈의 양쪽 모서리 부분에는 금속 패드(451)가 형성되어 있으며, 사각형 홈에 정렬된 적층 반도체 패키지의 전극 패드(351a, 351b)는 PCB 기판(400)에 형성된 금속 패드(451)와 와이어 본딩된다.
도 12와 같은 방법으로 PCB 기판(400)과 적층 반도체 패키지를 본딩하기 위하여는 PCB 기판(400)의 사각형 홈은 적층 반도체 패키지의 크기 및 전극 패드(351a, 351b)의 위치를 미리 고려하여 형성한다.
도 13은 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 전극 패드(351a, 351b)가 형성된 평평한 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다.
도 13을 참조하면, PCB 기판(400)에는 간격을 두고 금속 패드(451)가 형성되어 있으며, 적층 반도체 패키지의 전극 패드(351a, 351b)는 PCB 기판(400)에 형성된 금속 패드(451)와 와이어 본딩된다.
한편, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하면, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실 시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져서는 안될 것이다.
도 1은 본 발명의 일실시 예에 따른 반도체 적층 패키지의 단면도,
도 2는 본 발명의 다른 실시 예에 따른 반도체 적층 패키지의 단면도,
도 3은 본 발명의 일실시 예에 따른 인터포즈 웨이퍼의 제조 과정을 나타내는 도면,
도 4는 MEMS 소자가 형성된 제 1 웨이퍼, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼 및 인터포즈 웨이퍼를 본딩하기 전의 웨이퍼 정렬 상태를 나타내는 도면,
도 5는 MEMS 소자가 형성된 제 1 웨이퍼, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼 및 인터포즈 웨이퍼를 본딩한 후의 웨이퍼 정렬 상태를 나타내는 도면,
도 6은 MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우의 웨이퍼 정렬 상태를 나타내는 도면,
도 7은 MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우의 반도체 적층 패키지의 단면도,
도 8 내지 도 13은 본 발명의 일실시 예에 따른 반도체 적층 패키지를 웨이퍼를 PCB 기판에 본딩하기 위한 방법을 나타내는 도면.
Claims (16)
- MEMS 소자가 형성된 제 1 웨이퍼;상기 제 1 웨이퍼 상에 위치하며, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼; 및상기 제 1 및 제 2 웨이퍼 사이에 위치하고, 다수개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여, 하부 및 상부의 일 영역에 금속배선이 형성되고, 적어도 일 측면에는 PCB 기판과의 전기적 연결을 위한 전극 패드가 형성된 인터포즈 웨이퍼를 포함하는 적층 반도체 패키지.
- 제 1항에 있어서, 상기 인터포즈 웨이퍼는,상기 인터포즈 웨이퍼 내에 간격을 두고 서로 대향하여 배치된 제 1 및 제 2 비아;상기 제 1 비아를 통하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여 상기 인터포즈 웨이퍼의 하부 및 상부에 각각 형성된 제 1 및 제 3 금속 배선; 및상기 제 2 비아를 통하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위하여 상기 인터포즈 웨이퍼의 하부 및 상부에 각각 형성된 제 2 및 제 4 금속 배선을 포함하는 적층 반도체 패키지.
- 제 2항에 있어서, 상기 인터포즈 웨이퍼는,상기 제 1 내지 제 4 금속 배선의 외곽에 각각 형성된 제 1 내지 제 4 솔더 패드를 더 포함하는 적층 반도체 패키지.
- 제 3항에 있어서,상기 제 1 웨이퍼는, 상기 제 1 및 제 2 솔더 패드에 대응되는 위치에 각각 형성된 제 5 및 제 6 솔더 패드를 더 포함하고,상기 제 2 웨이퍼는, 상기 제 3 및 제 4 솔더 패드에 대응되는 위치에 각각 형성된 제 7 및 제 8 솔더 패드를 더 포함하는적층 반도체 패키지.
- 제 4항에 있어서, 상기 제 1 내지 제 8 솔더 패드는,Sn, Sn/Bi, Sn/In, Sn/Ag/Cu 및 Au/Sn 중 어느 하나로 이루어진적층 반도체 패키지.
- 제 2항에 있어서,상기 전극 패드가 상기 인터포즈 웨이퍼의 일측에 형성되는 경우,상기 제 3 및 제 4 금속 배선을 전기적으로 연결하는 연결 금속 배선을 더 포함하는적층 반도체 패키지.
- 제 1항에 있어서,상기 제 1 웨이퍼는, 상기 MEMS 소자 주위에 형성되는 제 1 실링 패드를 더 포함하고,상기 인터포즈 웨이퍼는, 상기 제 1 실링 패드와 대응되는 위치에 형성된 제 2 실링 패드를 더 포함하는적층 반도체 패키지.
- 제 7항에 있어서, 상기 제 1 및 제 2 실링 패드는,Sn, Sn/Bi, Sn/In, Sn/Ag/Cu 및 Au/Sn 중 어느 하나로 이루어진적층 반도체 패키지.
- 제 1항에 있어서,상기 전극 패드는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어진적층 반도체 패키지.
- 제 2항에 있어서,상기 제 1 및 제 2 비아는 Cu, Sn 및 Cu/Sn 중 어느 하나로 채워진적층 반도체 패키지.
- (a) MEMS 소자가 형성된 제 1 웨이퍼를 제공하는 단계;(b) ASIC 소자 또는 ROIC 소자가 형성된 제 2 웨이퍼를 제공하는 단계;(c) 다수 개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위한 금속 배선이 형성된 인터포즈 웨이퍼를 제공하는 단계;(d) 상기 제 1 웨이퍼, 상기 인터포즈 웨이퍼 및 상기 제 2 웨이퍼를 차례로 적층하여 본딩하는 단계; 및(e) 하나의 상기 MEMS 소자와 하나의 상기 ASIC 또는 ROIC 소자를 포함하도록 적층된 구조물을 절단하되, 상기 절단 시에 적어도 하나의 상기 비아의 중심 축을 따라 절단함으로써 상기 인터포즈 웨이퍼의 적어도 일 측면에 금속 패드가 배열된 PCB 기판과의 전기적 연결을 위한 전극 패드를 생성하는 단계를 포함하되,상기 전극 패드와 상기 금속 패드를 솔더를 이용하여 본딩하는 단계를 포함하는 적층 반도체 패키지 제조 방법.
- 제 11항에 있어서,상기 인터포즈 웨이퍼의 양 측면에 상기 전극 패드를 형성하는 경우,사각형 홈이 형성되어 있으며, 상기 홈의 모서리 상단에 금속 패드가 형성된 PCB 기판을 제공하는 단계;상기 절단된 구조물을 상기 사각형 홈 내부에 위치시키는 단계; 및상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 인터포즈 웨이퍼의 양 측면에 형성된 전극 패드와 상기 홈의 모서리를 솔더를 이용하여 본딩하는 단계를 더 포함하는 적층 반도체 패키지 제조 방법.
- 제 11항에 있어서,상기 인터포즈 웨이퍼의 양 측면에 전극 패드를 형성하는 경우, 상기 제 2 웨이퍼의 폭이 상기 절단된 구조물의 폭보다 좁아서 상기 인터포즈 웨이퍼의 상단에 형성된 금속 배선이 노출되어 있다면,사각형 홈이 형성되어 있으며, 상기 홈의 모서리 상단에 금속 패드가 형성된 PCB 기판을 제공하는 단계;상기 절단된 구조물을 상기 사각형 홈 내부에 위치시키는 단계; 및상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 노출된 금속 배선과 상기 PCB 기판을 와이어 본딩하는 단계를 더 포함하는 적층 반도체 패키지 제조 방법.
- 제 11항에 있어서,상기 인터포즈 웨이퍼의 양 측면에 전극 패드를 형성하는 경우, 상기 제 2 웨이퍼의 폭이 상기 절단된 구조물의 폭보다 좁아서 상기 인터포즈 웨이퍼의 상단에 형성된 금속 배선이 노출되어 있다면,금속 패드가 배열된 PCB 기판을 제공하는 단계; 및상기 금속 패드와 상기 금속 배선을 와이어 본딩하는 단계를 더 포함하는 적층 반도체 패키지 제조 방법.
- 제 11항에 있어서,상기 인터포즈 웨이퍼의 일 측면에 상기 전극 패드를 형성하는 경우,일 측이 낮게 형성되어 있으며, 높이의 경계선에 형성된 모서리에 금속 패드가 형성된 PCB 기판을 제공하는 단계;상기 절단된 구조물을 상기 PCB 기판의 낮은 면에 위치시키는 단계; 및상기 인터포즈 웨이퍼와 상기 PCB 기판과의 전기적 연결을 위하여 상기 인터포즈 웨이퍼의 일 측면에 형성된 전극 패드와 상기 금속 패드를 솔더를 이용하여 본딩하는 단계를 더 포함하는 적층 반도체 패키지 제조 방법.
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