WO2007142052A1 - 半導体パッケージ、その製造方法、半導体装置、及び電子機器 - Google Patents

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semiconductor
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interposer substrate
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Nobuhiro Mikami
Shinji Watanabe
Junya Sato
Atsumasa Sawada
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts

Definitions

  • the built-in component In order to realize a light, thin, short, and small model with a curved outer appearance, it is desirable to mount the built-in component also on a curved surface portion that could not be mounted conventionally, and mount a semiconductor package on a substrate. It is preferable that the semiconductor device be formed into a curved surface so that it can be mounted on an empty space.
  • the filling member moves to at least the back surface side of the semiconductor chip, and the non-adhesion of the interposer substrate is caused.
  • the semiconductor device can be configured such that the surface is in a state where the back surface of the semiconductor chip is floated (aspect 19).
  • the central portion of the interposer substrate is disposed on the circuit surface of the semiconductor chip, and both tip portions are folded back to the back surface side of the semiconductor chip, and both tip portions are separated from each other. Can be done (form 1 12).
  • the gap moves to at least the back surface side of the semiconductor chip, and the interposer substrate is the non-adhesive surface of the semiconductor chip Can be in a floating state on the back surface of the semiconductor chip (Form 3-2).
  • FIG. 1 is a plan view schematically showing a configuration of a semiconductor device in which a semiconductor package according to Embodiment 1 of the present invention is mounted on a substrate.
  • FIG. 2 is a drawing schematically showing the configuration of a semiconductor device in which the semiconductor package according to Embodiment 1 of the present invention is mounted on a substrate, and (A) shows the section between X and X 'in FIG. 2B is a cross-sectional view after the formation of a curved surface.
  • the semiconductor device includes a semiconductor package 5 and a substrate 20.
  • This semiconductor device has a semiconductor package 5 mounted on a substrate 20, so that stress on the junction surface with the second conductor 3 and the semiconductor chip 1 can be alleviated even when the substrate 20 is curved. Constitution It is
  • This semiconductor device can be applied to an electronic device using a housing having a curved surface.
  • another component can be mounted in the space between the case obtained by curving the substrate 20 and another case. This is effective when placing components that are taller than the components placed around them in a space where the gap with the lower case is large.
  • Interposer substrate 10 is a flexible wiring substrate that electrically connects semiconductor chip 1 and substrate 20.
  • the interposer substrate 10 is formed so as to cover the two opposing sides of the semiconductor chip 1 in a state where there is a fixed gap (a gap 4) with the side surface of the semiconductor chip 1.
  • a gap 4 With the side surface of the semiconductor chip 1.
  • the gap 4 on the side surface of the semiconductor chip 1 moves to at least the back side of the semiconductor chip 1, and the non-adhered surface 11a of the interposer substrate 10
  • the back surface force of the semiconductor chip 1 also floats.
  • the central portion of the substrate is a semiconductor chip.
  • a pilot hole is formed for electrically connecting a second conductor (not shown) (not shown) to the wiring pattern 12, and a second electrode node 15 b is disposed in the pilot hole. Ru.
  • the insulating resin 13 does not have another semiconductor package stacked on the semiconductor package 5, the lower hole for the second electrode pad 15 b may not be provided.
  • the first electrode pad 14 is made of a conductive material (for example, NiZAu, Pd, etc.) for electrically connecting the electrode pad (not shown) of the semiconductor chip 1 and the wiring pattern 12. It is an electrode pad.
  • the first electrode pad 14 is provided in the thermoplastic resin 11 so as to penetrate to the wiring pattern 12, and is arranged in a pilot hole opened at a position corresponding to the electrode pad (not shown) of the semiconductor chip 1. It is done.
  • the second electrode pad 15 a is an electrode pad made of a conductive material (for example, NiZAu, Pd or the like) for electrically connecting the substrate 20 and the interposer substrate 10.
  • the second electrode pad 15 a is provided in the thermoplastic resin 13 so as to penetrate the wiring pattern 12, and is arranged in a pilot hole opened at a position corresponding to the electrode pad of the substrate 20.
  • the second electrode pad 15 b may not be provided if another semiconductor package is not stacked on the semiconductor package 5.
  • thermoplastic resin 11 and the insulating resin 13 constituting the interposer substrate 10 are exposed to a plurality of wiring notions 12 using a UV-YAG laser, a carbon dioxide gas laser, an excimer laser or the like. Form holes in desired locations (step Al).
  • electrode pads 14, 15a and 15b are formed on the portions where the wiring pattern 12 is exposed from these prepared holes by a known plating method, sputtering method or the like (step A2).
  • a flat substrate 20 (see FIG. 2 (A)) on which the semiconductor package 5 is mounted is bent in a two-dimensional convex shape (cylindrical surface) with the center of the semiconductor chip 1 in the horizontal direction of FIG.
  • the interposer substrate 10 bonded at the central portion on the back surface side of the semiconductor chip 1 is deformed following the curved substrate 20 and the portion on the back surface of the semiconductor chip 1 of the interposer substrate 10 is a semiconductor The back center part of chip 1 (The bonding part between semiconductor chip 1 and thermoplastic resin 11 (Fig. 2 (B)), which is curved in a convex shape (arc shape) with the top (contact point) as the top.
  • FIGS. 4 and 5 are sectional views schematically showing the configuration of a semiconductor device in which a three-dimensional semiconductor package in which another semiconductor package is stacked on the semiconductor package according to the first embodiment of the present invention is mounted on a curved substrate. It is.
  • a three-dimensional semiconductor package in which similar semiconductor packages 5A and 5B are stacked on a semiconductor package 5 according to the first embodiment is secondarily mounted on a curved substrate 20.
  • the semiconductor package 5 is an electrode package of the substrate 20 through the second conductor 3. It is connected to the 21st.
  • the semiconductor package 5 A is connected to the second electrode pad 15 b of the semiconductor package 5 via the second conductor 3.
  • the semiconductor package 5B is connected to the second electrode pad 15b of the semiconductor package 5A via the second conductor 3.
  • the filling member 16 is made of a flexible material, and as such a material, for example, a material having properties such as rubber elasticity, viscoelasticity, creepability, plasticity, gel-like, jelly-like and the like can be mentioned.
  • the filling member 16 is preferably made of a rubber material having a hardness of 30 or less.
  • a material which is hard at normal temperature but softens at a temperature at which the second conductor 3 melts can be used.
  • a thermoplastic resin can be used.
  • Filling member 16 is a substrate 20 Before being curved, it is disposed between the side surface of the semiconductor chip 1 and the interposer substrate 10 (see FIG. 6 (A)).
  • FIG. 7 and 8 are cross-sectional views schematically showing the configuration of a semiconductor device in which a three-dimensional semiconductor package in which another semiconductor package is stacked on a semiconductor package according to the second embodiment of the present invention is mounted on a curved substrate. It is.
  • a three-dimensional semiconductor package in which similar semiconductor packages 5A and 5B are stacked on a semiconductor package 5 according to the second embodiment is secondarily mounted on a curved substrate 20.
  • the semiconductor packages 5A and 5B may not have the filling member 16.
  • the semiconductor package 5 is connected to the electrode pad 21 of the substrate 20 via the second conductor 3.
  • the semiconductor package 5A is connected to the second electrode pad 15b of the semiconductor package 5 via the second conductor 3.
  • the semiconductor package 5B is connected to the second electrode pad 15b of the semiconductor package 5A via the second conductive body 3. Even when the three-dimensional semiconductor package is mounted on the substrate 20 and curved, as in the embodiment 1, the bonding surface with the second conductor 3 mounted on the substrate 20 and the semiconductor chip 1 There is no stress.
  • the second conductor 3 mounted on the substrate 20 with the same effect as the semiconductor package 5 No bonding surface or semiconductor chip 1 stress is applied.
  • the same effects as in the first embodiment can be obtained, and the spacer (33 in FIG. 3B) used in the method of manufacturing the semiconductor package according to the first embodiment can be used.
  • the filling member 16 is used instead, the process of removing the spacer (33 in FIG. 3B) can be omitted!
  • the filling member 16 is filled, which provides an advantage of stability.
  • the gap between the side surface of the semiconductor chip 1 and the interposer substrate 10 is the gap 4 in FIG. 9, the filling member (see 16 in FIG. 6) shown in the second embodiment may be interposed. Good.
  • the configuration in which both tip portions of the interposer substrate 10 overlap each other as in the third embodiment is the respective semiconductor packages in the three-dimensional semiconductor package of the first and second embodiments (5, 112A, 112B in FIG. 4 and FIG. 5, 5A, 5B, FIG. 7, 5, 112A, 112B, FIG. 8, 5, 5A, 5B).
  • FIG. 10 is a plan view schematically showing the configuration of a semiconductor device in which the semiconductor package according to the fourth embodiment of the present invention is mounted on a substrate.
  • FIG. 11 is a drawing schematically showing a configuration of a semiconductor device in which the semiconductor cage according to the fourth embodiment of the present invention is mounted on a substrate, and (A) shows a section between Y- in FIG. Sectional drawing, (B) is sectional drawing after curved-surface-izing.
  • the central portion of the interposer substrate (10 in FIG. 2, 6) is disposed on the circuit surface side of semiconductor chip 1.
  • an interposer substrate is used.
  • the tip portion is folded back to the opposite surface (back side) side of the circuit surface of the semiconductor chip 1 and both tip portions are separated.
  • the center portion of ((10) in FIG. 2 and FIG. 6) is disposed on the back surface side of the semiconductor chip 1, the tip portion is folded back to the circuit surface side of the semiconductor chip 1, and both tip portions are separated. (Refer to the area Q surrounded by the dotted line in Figure 11).
  • the other configuration of the semiconductor package 5 according to the fourth embodiment is the same as that of the first and second embodiments.
  • the thermoplastic resin 11 is bonded to the circuit surface of the semiconductor chip 1 and to the vicinity of the center of the opposite surface (rear surface) of the circuit surface of the semiconductor chip 1
  • the entire portion folded back to the circuit surface side is bonded to the circuit surface of the semiconductor chip 1.
  • the surface of the thermoplastic resin 11 facing the side surface of the semiconductor chip 1 and the portion other than the central vicinity (adhesion surface) of the back surface of the semiconductor chip 1 is a non-adhesion surface 1 la.
  • the bonding area between the thermoplastic resin 11 and the semiconductor chip 1 in the vicinity of the center of the back surface of the semiconductor chip 1 is preferably half or less of the total area of the back surface of the semiconductor chip 1.
  • the gap between the side surface of the semiconductor chip 1 and the interposer substrate 10 is a gap 4 in FIG. 11 (A)
  • the filling member (see 16 in FIG. 6) shown in the second embodiment is interposed. You may
  • the semiconductor package 5 is secondarily mounted on the substrate 20 and then curved, the same effects as in the first and second embodiments are applied to the second mounting on the substrate 20. Since no stress is given to the junction surface with the second conductive body 3 and the semiconductor chip 1, a highly reliable semiconductor package structure without connection failure is possible.
  • FIG. 12 is a drawing schematically showing the configuration of a semiconductor device in which the semiconductor package according to Embodiment 5 of the present invention is mounted on a substrate, in which (A) is a cross-sectional view before forming a curved surface, and (B) is a curved surface It is a sectional view after.
  • thermoplastic resin 11 the side opposite to the side surface of the semiconductor chip 1 and the portion other than the central vicinity portion (adhesion surface) of the back surface of the semiconductor chip 1 is a non-adhesive surface 11a.
  • the bonding area between the thermoplastic resin 11 and the semiconductor chip 1 in the vicinity of the center of the back surface of the semiconductor chip 1 is preferably half or less of the total area of the back surface of the semiconductor chip 1.
  • the gap between the side surface of the semiconductor chip 1 and the interposer substrate 10 is a gap 4 in FIG. 12 (A)
  • the filling member (see 16 in FIG. 6) shown in the second embodiment is interposed. You may
  • the gap 4 between the side surface of the semiconductor chip 1 and the interposer substrate 10 and the filling member are the same as in the first embodiment.
  • the semiconductor chip 1 is moved to at least the back surface side of the semiconductor chip 1, and the non-adhesive surface 11a of the interposer substrate 10 floats on the back surface of the semiconductor chip 1 (see FIG. 12B).

Abstract

　本発明は、外部基板を曲面化しても接続不良がなく信頼性の高い半導体パッケージを提供することを目的とする。半導体チップ１と、半導体チップを囲むように配設されるとともに、絶縁層１１、１３の間に配された配線層１２上に半導体チップの電極に接続するための第１の電極パッド１４が設けられたインターポーザ基板１０と、半導体チップの電極と電極パッドとを接続する第１の導電体２と、を備える。インターポーザ基板１０は、半導体チップ１の裏面の一部が接着されている。半導体チップ１の側面において半導体チップ１とインターポーザ基板１０との間に隙間４を有する。半導体パッケージを搭載した基板２０を曲面化すると、隙間４が半導体チップ１の少なくとも裏面側に配され、インターポーザ基板１０が半導体チップ１の裏面から浮いた状態となる。

Description

明 細 書
半導体パッケージ、その製造方法、半導体装置、及び電子機器
技術分野
[0001] (関連出願)本願は、先の日本特許出願 2006— 157137号（2006年 6月 6日出願 )の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもつ て繰込み記載されて ヽるものとみなされる。
本発明は、半導体チップをパッケージした半導体パッケージ、その製造方法、半導 体装置、及び電子機器に関し、特に、外観が曲面化された電子機器に適した半導体 パッケージ、その製造方法、半導体装置、及び電子機器に関する。
背景技術
[0002] 近年の電子機器は軽薄短小の流れと共に、曲面を多用しデザイン重視の製品が巿 場に出始めている。また、コンセプトモデルとしても様々な電子機器で曲面デザイン の製品が発表されている。
[0003] 曲面を有した外観で軽薄短小なモデルを実現するためには、従来実装が不可能で あった曲面部にも内蔵部品を搭載する事が望まれており、基板に半導体パッケージ を実装した半導体装置を曲面化して空きスペースにも実装できるようにすることが好 ましい。
[0004] ここで、基板に半導体パッケージを実装した半導体装置の従来例について説明す る。
[0005] 図 13は、従来例 1に係る半導体パッケージを基板に実装した半導体装置の構成を 模式的に示した断面図である。従来例 1は、特許文献 1に示されているチップサイズ パッケージを実装した半導体装置である。図 13を参照すると、従来例 1に係る半導体 装置は、半導体チップ 101裏面中央部分の極めて狭い面積を残した裏面全面及び 半導体チップ 101側面に、非粘着剤 118が塗布されている。また、半導体チップ 101 側の面に配置された熱可塑性榭脂 102と逆の面に配置された熱可塑性榭脂又は熱 硬化性榭脂からなる絶縁性榭脂 103とこれらの榭脂層の間に接着されて配置された 配線パターン 110とで構成されるインターポーザ基板 111が、この半導体チップ 101 の周側面を 1周に亘つて覆うようにして形成されて 、る。インターポーザ基板 111は、 半導体チップ 101の裏面側の非粘着剤 118が塗布されて 、な 、部分にぉ 、て、半 導体チップ 101と熱可塑性榭脂 102によって接着されて 、る。半導体チップ 101上 にウェハ工程において形成された電極パッド（図示せず）上には導電体 104が夫々 形成されており、半導体チップ 101は、この導電体 104と、この半導体チップ 101と接 着された熱可塑性榭脂 102に形成された電極パッド 105とを介して、インターポーザ 基板内部の配線パターン 110とフリップチップ接続されている。また、外部に面して 形成された絶縁性榭脂 103には、半導体チップ 101の裏面側に形成された部分に、 外部との接続用の複数個の電極パッド 105が形成されている。これらの外部接続用 の電極パッド 105上にはバンプ 108が形成され、これらのはんだバンプ 108は、基板 109上に形成された電極パッド 105と夫々フリップチップ接続されている。
[0006] 図 14は、従来例 2に係る半導体装置の構成を模式的に示した断面図である。従来 例 2は、特許文献 2に示されているチップサイズパッケージである。図 14を参照すると 、従来例 2に係る半導体装置は、回路面上に複数の電極 221が設けられたベアチッ プ 213と、ベアチップ 213を被覆し、内面側にベアチップ 213の各電極 221にそれぞ れ対応させて複数のベアチップ実装用の第 1の電極 222が設けられると共に、外面 側に各第 1の電極 222とそれぞれ対応させて、当該各第 1の電極 222とそれぞれ導 通する複数の外部接続用の第 2の電極 218が設けられたフィルム状部材 212と、ベ ァチップ 213の各電極 221とフィルム状部材 212の各第 1の電極 222とをそれぞれ 電気的に接続する接続手段 223と、フィルム状部材 212の内面及びベアチップ 213 間に充填され、ベアチップ 213を封止しかつベアチップ 213とフィルム状部材 212と を接着する絶縁性榭脂 214Bとを備え、フィルム状部材 212は、ベアチップ 213の周 側面と対向する内面間に緩衝材 229を備えている。
[0007] 特許文献 1 :特開 2004— 146751号公報（段落 0093、図 25)
特許文献 2 :特開平 8— 335663号公報 (段落 0031、図 6)
発明の開示
発明が解決しょうとする課題
[0008] し力しながら、特許文献 1および特許文献 2に記載された半導体パッケージの構造 では、基板へ搭載後、曲面化を実現するためにはいくつかの問題がある。以下、本 発明の観点から、これらの文献に記載された半導体パッケージの構造について、分 析を与える。なお、上記特許文献 1、 2の全開示内容はその引用をもって本書に繰込 み記載する。
[0009] 特許文献 1 (図 13参照）の半導体装置に関しては、基板 109が温度変化に応じて 熱膨張及び冷却収縮を繰り返すような場合にお！ヽて、この基板 109の膨張収縮運動 にインターポーザ基板 111がはんだバンプ 108を介して同調し、インターポーザ基板 111自身が伸縮することによって、基板 109の膨張収縮運動に起因する熱応力が発 生することを防止することができる。し力しながら、半導体チップ 101とインターポーザ 基板 111が全周にわたって接着もしくは接触しているため、基板 109を曲面化する 際には、膨張収縮運動に起因する応力よりも大きな応力が加わるため、半導体パッ ケージが応力を吸収しきれず、曲げに追従しきれない。そのため、曲面化の際に、は んだボール 108との接合面や半導体チップ 101のクラックによる接続不良が生じる。
[0010] 特許文献 2 (図 14参照）の半導体装置に関しては、フィルム状部材 212の曲げ部 分に集中する曲げによるストレスを緩衝材 229によって緩和させることができる。しか しながら、ベアチップ 213とフィルム状部材 212とが絶縁性榭脂 214Bによって接着 しているため、半導体パッケージを基板に搭載して基板を曲面化すると、はんだボー ル 215との接合面、接続手段 223との接合面、ベアチップ 213のクラックによる接続 不良が生じる。
[0011] 本発明の主な課題は、基板の曲面化の際、基板上に搭載されたはんだバンプとの 接合面や半導体チップへのストレスを緩和して、接続不良がなく信頼性の高い半導 体パッケージ、その製造方法、半導体装置、及び電子機器を提供することである。 課題を解決するための手段
[0012] 本発明の第 1の視点においては、半導体パッケージにおいて、回路面上に複数の 電極が形成された半導体チップと、前記半導体チップの回路面の一部と、少なくとも ひとつの側面の一部と、裏面の一部とを囲むように配設されるとともに、 2つの絶縁層 の間に配線層を有する、インターポーザ基板と、前記半導体チップ上の電極と前記 第 1の電極パッドとを接続する第 1の導電体と、前記第 2の電極パッド上に設けられた 第 2の導電体と、を備え、少なくとも前記半導体チップの裏面の一部が前記インター ポーザ基板に接着固定され、前記半導体チップの側面にお!、て前記半導体チップ と前記インターポーザ基板とが離間して設けられた所定の間隔を有し、前記インター ポーザ基板は、前記半導体チップの側面ないし、前記半導体チップの裏面のうち接 着面を除く部分と対向する面が非接着面となっていることを特徴とする (形態 ない し形態 1 1)。
[0013] 本発明の第 2の視点においては、半導体パッケージを複数積層した 3次元半導体 パッケージにおいて、前記半導体パッケージのうち、少なくとも最下段に配置され、か つ、基板に直接実装されることになる半導体パッケージは、前記半導体パッケージで あることを特徴とする (形態 2)。
[0014] 本発明の第 3の視点においては、半導体装置において、基板上に、前記半導体パ ッケージ、又は、前記 3次元半導体パッケージが実装されていることを特徴とする（形 態 3 - 1)。
[0015] 本発明の第 4の視点においては、電子機器において、筐体内に前記半導体装置 が組み込まれて 、ることを特徴とする (形態 4)。
[0016] 本発明の第 5の視点においては、半導体パッケージの製造方法が提供され、インタ 一ポーザ基板に非接着領域を形成する工程と、前記インターポーザ基板に半導体 チップの表面側が対向するように実装する工程と、前記半導体チップの側面に間隔 を形成する部材を配置する工程と、前記インターポーザ基板が前記部材を介して前 記半導体チップの裏面側に折り曲げる工程と、を含むことを特徴とする（形態 5)。 発明の効果
[0017] 本発明の各視点によれば、インターポーザ基板と半導体チップ側面の間には間隔 があり、インターポーザ基板に余長があるため、半導体パッケージを搭載した基板を 曲面化しても、インターポーザ基板が曲げに追従でき、はんだバンプとの接合面や 半導体チップへのストレスを緩和して、接続不良がなく信頼性の高 、半導体パッケ一 ジを提供することができる。
図面の簡単な説明
[0018] [図 1]本発明の実施形態 1に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した平面図である。
圆 2]本発明の実施形態 1に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した図面であり、（A)は曲面化前の図 1の X— X'間の断面図、（B )は曲面化後の断面図である。
圆 3]本発明の実施形態 1に係る半導体パッケージの製造方法を模式的に示したェ 程断面図である。
圆 4]本発明の実施形態 1に係る半導体パッケージ上に他の半導体パッケージを積 層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置の構成（ 積層型 1)を模式的に示した断面図である。
圆 5]本発明の実施形態 1に係る半導体パッケージ上に他の半導体パッケージを積 層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置の構成（ 積層型 2)を模式的に示した断面図である。
圆 6]本発明の実施形態 2に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した図面であり、（A)は曲面化前の断面図、（B)は曲面化後の断 面図である。
圆 7]本発明の実施形態 2に係る半導体パッケージ上に他の半導体パッケージを積 層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置の構成（ 積層型 1)を模式的に示した断面図である。
圆 8]本発明の実施形態 2に係る半導体パッケージ上に他の半導体パッケージを積 層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置の構成（ 積層型 2)を模式的に示した断面図である。
圆 9]本発明の実施形態 3に係る半導体パッケージの構成を模式的に示した断面図 である。
圆 10]本発明の実施形態 4に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した平面図である。
圆 11]本発明の実施形態 4に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した図面であり、（A)は曲面化前の図 10の Y— 間の断面図、（ B)は曲面化後の断面図である。 [図 12]本発明の実施形態 5に係る半導体パッケージを基板に実装した半導体装置の 構成を模式的に示した図面であり、（A)は曲面化前の断面図、（B)は曲面化後の断 面図である。
[図 13]従来例 1に係る半導体パッケージを基板に実装した半導体装置の構成を模式 的に示した部分断面図である。
[図 14]従来例 2に係る半導体装置の構成を模式的に示した断面図である。
符号の説明
1 半導体チップ
2 第 1の導電体
3 第 2の導電体
4 隙間
5、 5A、 5B 半導体パッケージ
10 インターポーザ基板
11 熱可塑性樹脂 (絶縁層）
11a 非接着面
12 配線パターン (配線層）
13 絶縁性榭脂 (絶縁層）
14、 15a, 15b 電極パッド
16 充填部材
20 基板
21 電極パッド
31 プラズマ
32 マスク材
33 スぺーサ
34 ヒータ
35 ローラ
101 半導体チップ
102 熱可塑性樹脂 103 絶縁性樹脂
104 導電体
105 電極パッド
108 はんだバンプ
109 基板
110 配線パターン
111 インターポーザ基板
112、 112A、 112B 半導体パッケージ
118 非粘着剤
211 導体パターン
212 フィルム状部材
213 ベアチップ
214A、214B 絶縁性榭脂
215 はんだボーノレ
218 第 2の電極
221 電極
222 第 1の電極
223 接続手段
229 緩衝材
発明を実施するための最良の形態
[0020] 本発明の半導体パッケージにお 、て、インターポーザ基板は、好ましくは、前記配 線層上の前記半導体チップ側の面に前記半導体チップの電極に接続するための第
1の電極パッドが設けられ、かつ、その反対面側に外部と接続するための第 2の電極 パッドが設けられたインターポーザ基板である（形態 1 2)。
[0021] 本発明の半導体パッケージにおいて、前記半導体チップ上の電極と前記第 1の電 極パッドとを接続する第 1の導電体と、前記第 2の電極パッド上に設けられた第 2の導 電体と、を備えることができる (形態 1— 3)。
[0022] 前記半導体チップの側面方向から前記インターポーザ基板を押圧したときに、前記 間隔が前記半導体チップの少なくとも裏面側に移動し、かつ、前記インターポーザ基 板の前記非接着面が前記半導体チップの裏面から浮 、た状態となるように構成され ることができる（形態 1—4)。
[0023] 前記半導体チップの裏面における前記インターポーザ基板と前記半導体チップと の接着面積は、前記半導体チップの裏面の全面積の半分以下であることができる（ 形態 1 5)。
[0024] 前記インターポーザ基板は、前記半導体チップの裏面のうち前記半導体チップの 中央近傍部分にて接着固定されて ヽることができる (形態 1 6)。
[0025] 前記インターポーザ基板の前記 2つの絶縁層のうち前記半導体チップの表面と対 向する側に位置する絶縁層は、熱可塑性榭脂よりなることができる（形態 1— 7)。
[0026] 前記半導体チップの側面にお!、て前記半導体チップと前記インターポーザ基板の 間の前記間隔に、柔軟性材料よりなる充填部材を有することができる (形態 1— 8)。
[0027] 前記半導体チップの側面方向から前記インターポーザ基板を押圧又は、加熱して 押圧したときに、前記充填部材が前記半導体チップの少なくとも裏面側に移動し、か つ、前記インターポーザ基板の前記非接着面が前記半導体チップの裏面力 浮 ヽ た状態となるように構成されることができる (形態 1 9)。
[0028] 前記充填部材は、ゴム材料よりなることができる（形態 1 10)。
[0029] 前記充填部材は、はんだが溶融する温度以下で軟ィ匕する材料よりなることができる
(形態 1 11)。
[0030] 前記インターポーザ基板は、その中央部分が前記半導体チップの回路面上に配さ れ、両先端部分が前記半導体チップの裏面側に折り返され、両先端部分同士が離 間して 、ることができる (形態 1 12)。
[0031] 前記インターポーザ基板は、その中央部分が前記半導体チップの回路面上に配さ れ、両先端部分が前記半導体チップの裏面側に折り返され、前記半導体チップの裏 面上にて両先端部分が重なり合って 、ること (形態 1 13)。 前記インターポーザ基 板は、その中央部分が前記半導体チップの裏面上に配され、両先端部分が前記半 導体チップの回路面側に折り返され、前記半導体チップの回路面上にて両先端部 分が離間して!/、ることができる (形態 1 14)。 [0032] 前記インターポーザ基板は、基板中央部分が前記半導体チップの側面上に配され 、一方の先端部分が前記半導体チップの回路面側に折り返され、他方の先端部分 が前記半導体チップの裏面側に折り返されていることができる（形態 1— 15)。
[0033] 半導体パッケージを複数積層した 3次元半導体パッケージにおいて、前記半導体 パッケージのうち、少なくとも最下段に配置され、かつ、基板に直接実装されることに なる半導体パッケージは、形態 1— 1〜形態 1— 15の 、ずれかの半導体パッケージ であることができる（形態 2)。
[0034] 基板上に、形態 1—1〜形態 1— 15のいずれかの半導体パッケージ、又は、形態 2 の 3次元半導体パッケージが実装されていることにより半導体装置とすることができる (形態 3— 1)。
[0035] 前記基板に直接実装される半導体パッケージは、前記基板を曲面化したときに、前 記間隔が前記半導体チップの少なくとも裏面側に移動し、前記インターポーザ基板 が前記半導体チップの前記非接着面が前記半導体チップの裏面力 浮いた状態に なることができる（形態 3— 2)。
[0036] 筐体内に、形態 3— 1又は形態 3— 2の半導体装置を^ &み込むことにより、電子機 器を得ることができる (形態 4)。
[0037] 半導体パッケージの製造方法 (形態 5)にお 、て、前記インターポーザ基板を前記 半導体チップの裏面側に折り曲げた後に、前記部材を抜き取る工程をさらに含むこと ができる (形態 5— 1)。
[0038] (実施形態 1)
本発明の実施形態 1に係る半導体パッケージについて図面を用いて説明する。図 1は、本発明の実施形態 1に係る半導体パッケージを基板に搭載した半導体装置の 構成を模式的に示した平面図である。図 2は、本発明の実施形態 1に係る半導体パ ッケージを基板に搭載した半導体装置の構成を模式的に示した図面であり、 (A)は 曲面化前の図 1の X— X'間の断面図、（B)は曲面化後の断面図である。
[0039] この半導体装置は、半導体パッケージ 5と、基板 20と、を有する。この半導体装置 は、基板 20上に半導体パッケージ 5を搭載したものであり、基板 20を曲面化したとき にも第 2の導電体 3との接合面や半導体チップ 1へのストレスを緩和できるように構成 したものである。この半導体装置は、曲面を有する筐体を用いた電子機器に組み込 む際に適用できる。また、筐体が平面形状の場合であっても、基板 20を曲面化する ことにより得られた筐体との間のスペースには別の部品を搭載できることはいうまでも なぐ曲面化された基板下の筐体との隙間が大きいスペースに周囲に配置された部 品よりも高さの高い部品を配置する場合には有効である。
[0040] 半導体パッケージ 5は、半導体チップ 1を当該半導体チップ 1と略同サイズにパッケ ージしたチップサイズパッケージ（Chip Size Package ;CSP)である。半導体パッケ一 ジ 5は、半導体チップ 1と、第 1の導電体 2と、インターポーザ基板 10と、第 2の導電体 3と、を有する。
[0041] 半導体チップ 1は、半導体集積回路を有するチップであり、回路面上にウェハ工程 にお 1ヽて形成された複数の電極パッド（図示せず)を有する。半導体チップ 1の各電 極パッド（図示せず)上には第 1の導電体 2が形成されている。半導体チップ 1は、第 1の導電体 2および第 1の電極パッド 14を介してインターポーザ基板 10の配線パタ ーン 12とフリップチップ接続されている。
[0042] 第 1の導電体 2は、半導体チップ 1の各電極パッド（図示せず）と、インターポーザ基 板 10の第 1の電極パッド 14とを電気的に接続 (接合)するバンプ形状の導電体であ る。第 1の導電体 2には、例えば、 Au、 Sn—Ag、 Sn—Cu、 Sn— Ag— Cu、 Sn—Bi 、 Sn—Znはんだ等の導電体を用いることができる。
[0043] 第 2の導電体 3は、インターポーザ基板 10の第 2の電極パッド 15aと、外部接続部 品とを電気的に接続する為の物で、第 2の導電体には、例えば、はんだボールを用 いることがでさる。
[0044] インターポーザ基板 10は、半導体チップ 1と基板 20とを電気的に接続する可撓性 の配線基板である。インターポーザ基板 10は、半導体チップ 1の側面との間に一定 の間隔（隙間 4)がある状態で、半導体チップ 1の対向する 2辺を覆うようにして形成さ れている。なお、半導体チップ 1の側面方向からインターポーザ基板 10を押圧したと きに、半導体チップ 1の側面にあった隙間 4は半導体チップ 1の少なくとも裏面側に 移動し、インターポーザ基板 10の非接着面 11aが半導体チップ 1の裏面力も浮いた 状態となる。実施形態 1に係るインターポーザ基板 10は、基板中央部分が半導体チ ップ 1の回路面側に配され、先端部分が半導体チップ 1の回路面の反対面 (裏面)側 に折り返され、両先端部分同士が離間している。インターポーザ基板 10と半導体チ ップ 1側面の隙間 4による余長は、基板 20を曲面化した際に、インターポーザ基板 1 0が下方に引き下げられても伸びることのない長さとする。この余長は、基板 20の曲 率に応じて設定され、基板 20の曲率が大きければ長く設定され、曲率が小さければ 短く設定される。インターポーザ基板 10は、熱可塑性榭脂 11と、配線パターン 12と、 絶縁性榭脂 13と、第 1の電極パッド 14と、第 2の電極パッド 15a、 15bと、を有する。
[0045] 熱可塑性榭脂 11は、インターポーザ基板 10の半導体チップ 1側に配置された熱可 塑性榭脂よりなる絶縁層である。熱可塑性榭脂 11は、半導体チップ 1の電極パッド（ 図示せず)と、配線パターン 12とを電気的に接続するための下穴を有する。当該下 穴には第 1の導電体 2および第 1の電極パッド 14が配されている。熱可塑性榭脂 11 は、半導体チップ 1の回路面 (第 1の電極パッド 14の配設面を除く）、および、半導体 チップ 1の回路面の反対面 (裏面)の中央近傍部分 (半導体チップ 1の裏面における インターポーザ基板 1との対向面のうち、中央部の 2分の 1の幅領域、特に、半導体 チップ 1側の面まで延材する延材方向に垂直な幅の領域)と接着されており、半導体 チップ 1の側面ないし、半導体チップ 1の裏面のうち接着面以外の部分と対向する面 が非接着面 11aとなっている。なお、熱可塑性榭脂 11は、第 1の電極パッド 14の配 設面にて半導体チップ 1の回路面の電極パッドと導電体で接続されて強度が確保さ れていれば、半導体チップ 1の回路面 (第 1の電極パッド 14の配設面を除く）と接着し て 、なくともよ!/、。半導体チップ 1の裏面の中央近傍部分における熱可塑性榭脂 11 と半導体チップ 1との接着面積は、半導体チップ 1の側面方向からインターポーザ基 板 10を押圧したときに、隙間 4が半導体チップ 1の少なくとも裏面側に移動し、かつ、 インターポーザ基板 10の非接着面 11aが半導体チップ 1の裏面力も浮いた状態とな るようにするため、半導体チップ 1の裏面の全面積の半分以下が望ましい。熱可塑性 榭脂 11の非接着面 11aは、表面改質 (例えば、プラズマ処理、非粘着材塗布）により 、加熱しても半導体チップ 1とは接着しない状態となっている。
[0046] 配線パターン 12は、熱可塑性榭脂 11と絶縁性榭脂 13の間にて接着されて配置さ れた導電体 (例えば、銅)よりなる配線層である。配線パターン 12は、熱可塑性榭脂 11の下穴に配された第 1の電極パッド 14および第 1の導電体 2を介して、半導体チッ プ 1の電極パッド（図示せず）と電気的に接続されている。配線パターン 12は、絶縁 性榭脂 13の下穴に配された第 2の電極パッド 15aと、第 2の導電体 3とを介して、基 板 20の電極パッド 21と電気的に接続されている。配線パターン 12は、絶縁性榭脂 1 3の下穴に配された第 2の電極パッド 15aと電気的に接続されて!、る。
[0047] 絶縁性榭脂 13は、インターポーザ基板 10の半導体チップ 1の反対面側に配置され た熱可塑性榭脂又は熱硬化性榭脂からなる絶縁層である。絶縁性榭脂 13は、基板 20側に折り返された部分に、基板 20の電極パッド 21と、配線パターン 12とを電気的 に接続するための下穴を有する。当該下穴には第 2の電極パッド 15aと第 2の導電体 3が配されている。絶縁性榭脂 13は、半導体パッケージ 5上に他の半導体パッケ一 ジを積層させる場合（図 4、 5参照）には、半導体チップ 1の回路面側に折り返された 部分に当該他の半導体パッケージ (図示せず)の第 2の導電体 (図示せず)と、配線 パターン 12とを電気的に接続するための下穴が形成され、当該下穴には第 2の電極 ノッド 15bが配される。なお、絶縁性榭脂 13は、半導体パッケージ 5上に他の半導体 ノ ッケージを積層しない場合は、第 2の電極パッド 15b用の下穴を設けなくてもよい。
[0048] 第 1の電極パッド 14は、半導体チップ 1の電極パッド（図示せず）と、配線パターン 1 2とを電気的に接続するための導電性材料 (例えば、 NiZAu及び Pd等)からなる電 極パッドである。第 1の電極パッド 14は、熱可塑性榭脂 11に配線パターン 12まで貫 通するようにして設けられ、半導体チップ 1の電極パッド（図示せず）に対応する位置 に開けられた下穴に配されている。
[0049] 第 2の電極パッド 15aは、基板 20とインターポーザ基板 10を電気的に接続する為 の導電性材料 (例えば、 NiZAu及び Pd等)からなる電極パッドである。第 2の電極パ ッド 15aは、熱可塑性榭脂 13に配線パターン 12まで貫通するようにして設けられ、基 板 20の電極パッドに対応する位置に開けられた下穴に配されている。なお、第 2の 電極パッド 15bは、半導体パッケージ 5上に他の半導体パッケージを積層しな 、場合 は、なくてもよい。
[0050] 第 2の導電体 3は、基板 20の電極パッド 21と、インターポーザ基板 10の第 2の電極 ノ^ド 15aとを電気的に接続するための導電体である。基板 20は、加熱により曲面化 可能な基板 (配線基板)である。基板 20は、絶縁層の内層に配線層（図示せず)が設 けられ、絶縁層の半導体パッケージ 5側の面に配線層に接続された電極パッド 21が 露出している。電極パッド 21は、第 2の導電体 3を介してインターポーザ基板 10の第 2の電極パッド 15aと電気的に接続される。
[0051] 次に、本発明の実施形態 1に係る半導体パッケージの製造方法について図面を用 いて説明する。図 3は、本発明の実施形態 1に係る半導体パッケージの製造方法を 模式的に示した工程断面図である。
[0052] まず、 2つの絶縁層の間にパターンが形成されている配線層を有したインターポー ザ基板 10を準備する。なお、絶縁層は、一方を熱可塑性榭脂 11とし、反対面側を絶 縁性榭脂 13として構成されて 、る。
[0053] 次に、インターポーザ基板 10を構成する熱可塑性榭脂 11及び絶縁性榭脂 13に、 UV—YAGレーザー、炭酸ガスレーザー、またはエキシマレーザー等を用いて配線 ノターン 12に達する複数個の下穴を所望の場所に形成する (ステップ Al)。次に、こ れらの下穴から配線パターン 12が露出した部分に、公知のメツキ法及びスパッタ法 等により電極パッド 14、 15a、 15bを形成する（ステップ A2)。
[0054] 次に、インターポーザ基板 10の熱可塑性榭脂 11の表面のうち半導体チップ 1と接 着させる所望の部分を金属平板等力 なるマスク材 32により覆って保護した後、マス ク材 32の開口部から露出した熱可塑性榭脂 11 (半導体チップ 1と接着させない部分 )をプラズマ 31に曝すことによって、非接着面（図 3 (B)の 1 la)を形成する (ステップ A3；図 3 (A)参照)。これにより、熱可塑性榭脂 11の非接着面（図 3 (B)の 1 la)の接 着力が消失される。
[0055] 次に、フリップチップボンダ一等による熱圧着法等のような公知のフリップチップ技 術により、半導体チップ 1の回路面上の電極パッド（図示せず)上に形成された第 1の 導電体 2を、熱可塑性榭脂 11に形成された第 1の電極パッド 14に接続する (ステップ A4)。
[0056] 次に、第 1の導電体 2及び第 1の電極パッド 14を介して半導体チップ 1と接続された インターポーザ基板 10を、半導体チップ 1を接続して 、な 、絶縁性榭脂 13側をヒー タ 34上に接するようにして設置し、真空吸着により固定する (ステップ A5；図 3 (B)参 照)。
[0057] 次に、半導体チップ 1の両側面にスぺーサ 33を配置し、インターポーザ基板 10を、 ヒータ 34上で加熱しながら半導体チップ 1の側面に配置されたスぺーサ 33、及び半 導体チップ 1の裏面に沿って折り曲げ、シリコン及びテフロン (登録商標)等の耐熱性 に優れた材料で作製されたローラ 35で、インターポーザ基板 10の外側カゝら所定の 荷重 (0. 5〜3kg程度）をカ卩えることによって、インターポーザ基板 10の回路面およ び両先端部分を半導体チップ 1表面に接着する (ステップ A6；図 3 (C)参照)。このと き、熱可塑性榭脂 11の非接着面 11aは、半導体チップ 1表面に接着されない。
[0058] 次に、スぺーサ 33を抜き取る (ステップ A7)。最後に、インターポーザ基板 10の第 2 の電極パッド 15a上に第 2の導電体 3を形成する（ステップ A8；図 3 (D)参照）。これ により、半導体パッケージ 5ができる。このようにしてできた半導体パッケージ 5は基板 に 2次実装されることになる。
[0059] なお、上記製造方法では、半導体チップ 1の両側面に所定の隙間 4を設けるために スぺーサ 33を配置している力 所定の隙間 4を設けるためのインターポーザ基板 10 の全長がわ力つている場合は、半導体チップ 1の裏面側に折り返されたインターポー ザ 10の両先端部分を、半導体チップ 1の裏面側 (例えば中心位置など)で離間なく 接触させ、接着することにより、半導体チップ 1の表面側だけをローラ 35による所定の 荷重をカ卩えるだけでよぐ更にスぺーサ 33を抜き取る工程を省くことができるというメリ ットがある。このように、製造することによって、インターポーザ基板 10の両先端部分 が接触した半導体パッケージを得ることができる。この場合にも、上記両先端部分が 離間した半導体パッケージと同様に曲面化に対応できることは言うまでもない。
[0060] 次に、本発明の実施形態 1に係る半導体パッケージを基板に実装した半導体装置 を曲面化する場合について説明する。
[0061] 半導体パッケージ 5を実装した平坦な基板 20 (図 2 (A)参照）を、半導体チップ 1の 図 2の左右方向の中心を頂点として 2次元的に凸状（円筒面状）に曲げてゆくと、半 導体チップ 1の裏面側中央部で接着されているインターポーザ基板 10は、湾曲する 基板 20に追従して変形し、インターポーザ基板 10の半導体チップ 1の裏面側の部 分が、半導体チップ 1の裏面中央部分 (半導体チップ 1と熱可塑性榭脂 11の接着部 分)を頂点 (接点）とした凸状 (弧状）に湾曲する（図 2 (B)参照)。これにより、インター ポーザ基板 10と半導体チップ 1の側面にある隙間 4は、半導体チップ 1の少なくとも 裏面側に移動し、インターポーザ基板 10の非接着面 11aが半導体チップ 1の裏面か ら浮いた状態となる。このように、インターポーザ基板 10が基板 20の曲面化に追従 することができるため、基板 20上に搭載された第 2の導電体 3との接合面や半導体チ ップ 1ヘストレスを与えることがな!、。
[0062] 次に、本発明の実施形態 1に係る半導体パッケージ上に他の半導体パッケージを 積層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置につい て図面を用いて説明する。図 4、 5は、本発明の実施形態 1に係る半導体パッケージ 上に他の半導体パッケージを積層した 3次元半導体パッケージを曲面化された基板 に実装した半導体装置の構成を模式的に示した断面図である。
[0063] 図 4を参照すると、実施形態 1に係る半導体パッケージ 5上に従来例 1の半導体パ ッケージ 112A、 112Bを積層した 3次元半導体パッケージは、曲面化された基板 20 上に 2次実装されている。基板 20に直接実装されことになる半導体パッケージ 5は、 最下段に配置される。従来例 1の半導体パッケージ 112A、 112Bは、半導体チップ 101とインターポーザ基板 111が全周にわたつて接着もしくは接触して！/、るものであ る（図 13参照)。なお、半導体パッケージ 112A、 112Bは、非粘着剤 118を有さない 構成であってもよい。半導体パッケージ 5の第 2の電極パッド 15aは、第 2の導電体 3 を介して基板 20の電極パッド 21に接続されている。半導体パッケージ 112Aは、は んだバンプ 108を介して半導体パッケージ 5の第 2の電極パッド 15bに接続されてい る。半導体パッケージ 112Bは、はんだバンプ 108を介して半導体パッケージ 112A の電極パッド 105に接続されている。この 3次元半導体パッケージを基板 20上に実 装後、曲面化する場合においても、前述の半導体パッケージ 5単体を基板 20上に搭 載し、曲面化した時と同様に、基板 20上に搭載された第 2の導電体 3との接合面や 半導体チップ 1ヘストレスを与えることがない。
[0064] 図 5を参照すると、実施形態 1に係る半導体パッケージ 5上に同様の半導体パッケ ージ 5A、 5Bを積層した 3次元半導体パッケージは、曲面化された基板 20上に 2次 実装されている。半導体パッケージ 5は、第 2の導電体 3を介して基板 20の電極パッ ド 21に接続されている。半導体パッケージ 5Aは、第 2の導電体 3を介して半導体パッ ケージ 5の第 2の電極パッド 15bに接続されている。半導体パッケージ 5Bは、第 2の 導電体 3を介して半導体パッケージ 5Aの第 2の電極パッド 15bに接続されている。こ の 3次元半導体パッケージを基板 20上に実装後、曲面化する場合においても、前述 の半導体パッケージ 5単体を基板 20上に搭載し、曲面化した時と同様に、基板 20上 に搭載された第 2の導電体 3との接合面や半導体チップ 1ヘストレスを与えることがな い。また、曲面化時に半導体パッケージ 5でのストレスが半導体パッケージ 5A、 5Bに 伝わってしまった場合でも、半導体パッケージ 5と同様の効果により基板 20上に搭載 された第 2の導電体 3との接合面や半導体チップ 1ヘストレスを与えることがない。
[0065] 実施形態 1によれば、インターポーザ基板 10と、半導体チップ 1側面の間には隙間 4があり、インターポーザ基板 10に余長があるため、基板 20を曲面化する際にインタ 一ポーザ基板 10が曲げに追従できることにより、第 2の導電体 3との接合面や半導体 チップ 1ヘストレスを与えることがない。そのため、接続不良がなく信頼性の高い半導 体パッケージを提供することができる。
[0066] (実施形態 2)
本発明の実施形態 2に係る半導体パッケージについて図面を用いて説明する。図 6は、本発明の実施形態 2に係る半導体パッケージを基板に搭載した半導体装置の 構成を模式的に示した図面であり、（A)は曲面化前の断面図、（B)は曲面化後の断 面図である。
[0067] 実施形態 2に係る半導体パッケージでは、実施形態 1に係る半導体パッケージにお ける半導体チップ（図 2の 1 )とインターポーザ基板（図 2の 10)の間の隙間（図 2の 4) に充填部材 16が介在している。実施形態 2に係る半導体パッケージにおけるその他 の構成は、実施形態 1に係る半導体パッケージと同様である。
[0068] 充填部材 16は、柔軟性材料よりなり、そのような材料として、例えば、ゴム弾性、粘 弾性、クリープ性、可塑性、ゲル状、ゼリー状等の性状を有する材料が挙げられる。 充填部材 16は、硬度 30以下のゴム材料よりなることが望ましい。また、充填部材 16 には、常温で硬くとも、第 2の導電体 3が溶融する温度以下で軟ィ匕する材料を用いる ことができ、例えば、熱可塑性榭脂を用いることができる。充填部材 16は、基板 20を 曲面化する前においては半導体チップ 1の側面とインターポーザ基板 10の間に配さ れている（図 6 (A)参照)。この半導体装置を曲面化する際には、基板 20の曲面化に よる残留応力を除くために、加熱をしながら実施する。ここでの加熱温度は、第 1の導 電体 2、および第 2の導電体 3が溶融する温度以下である。半導体チップ 1の左右方 向の中心を頂点として 2次元的に凸状（円筒面状）に曲げてゆくと、実施形態 1と同様 にインターポーザ基板 10は第 2の導電体 3を介して下方に引き下げられるが、曲面 化の際の加熱により充填部材 16はインターポーザ基板 10が引き下げられる力で形 状変化が容易にできる程度に軟化する。この充填部材 16の軟ィ匕により、実施形態 1 でインターポーザ基板 10と半導体チップ 1の側面にある隙間 4が、半導体チップ 1の 裏面側に移動するのと同様に、軟ィ匕した充填部材 16の一部分が半導体チップ 1の 裏面コーナー近傍に移動する。ただし、充填部材 16は、基板 20を曲面化したときに 半導体チップ 1の裏面とインターポーザ基板 10の間の間隔に全て充たされて 、る必 要はなぐ隙間 4を有していてもよい。
[0069] 次に、本発明の実施形態 2に係る半導体パッケージ上に他の半導体パッケージを 積層した 3次元半導体パッケージを曲面化された基板に実装した半導体装置につい て図面を用いて説明する。図 7、 8は、本発明の実施形態 2に係る半導体パッケージ 上に他の半導体パッケージを積層した 3次元半導体パッケージを曲面化された基板 に実装した半導体装置の構成を模式的に示した断面図である。
[0070] 図 7を参照すると、実施形態 2に係る半導体パッケージ 5上に従来例 1の半導体パ ッケージ 112A、 112Bを積層した 3次元半導体パッケージは、曲面化された基板 20 上に 2次実装されている。従来例 1の半導体パッケージ 112A、 112Bは、半導体チッ プ 101とインターポーザ基板 111が全周にわたつて接着もしくは接触して 、るもので ある（図 13参照)。なお、半導体パッケージ 112A、 112Bは、非粘着剤 118を有さな い構成であってもよい。半導体パッケージ 5は、第 2の導電体 3を介して基板 20の電 極パッド 21に接続されている。半導体パッケージ 112Aは、はんだバンプ 108を介し て半導体パッケージ 5の第 2の電極パッド 15bに接続されている。半導体パッケージ 1 12Bは、はんだバンプ 108を介して半導体パッケージ 112Aの電極パッド 105に接 続されている。この 3次元半導体パッケージを基板 20上に実装後、曲面化する場合 においても、実施形態 1と同様に、基板 20上に搭載された第 2の導電体 3との接合面 や半導体チップ 1ヘストレスを与えることがない。
[0071] 図 8を参照すると、実施形態 2に係る半導体パッケージ 5上に同様の半導体パッケ ージ 5A、 5Bを積層した 3次元半導体パッケージは、曲面化された基板 20上に 2次 実装されている。なお、半導体パッケージ 5A、 5Bは、充填部材 16を有さない構成で あってもよい。半導体パッケージ 5は、第 2の導電体 3を介して基板 20の電極パッド 2 1に接続されている。半導体パッケージ 5Aは、第 2の導電体 3を介して半導体パッケ ージ 5の第 2の電極パッド 15bに接続されている。半導体パッケージ 5Bは、第 2の導 電体 3を介して半導体パッケージ 5Aの第 2の電極パッド 15bに接続されている。この 3次元半導体パッケージを基板 20上に実装後、曲面化する場合においても、実施形 態 1と同様に、基板 20上に搭載された第 2の導電体 3との接合面や半導体チップ 1へ ストレスを与えることがない。また、曲面化時に半導体パッケージ 5でのストレスが半導 体パッケージ 5A、 5Bに伝わってしまった場合でも、半導体パッケージ 5と同様の効 果により基板 20上に搭載された第 2の導電体 3との接合面や半導体チップ 1ヘストレ スを与えることがない。
[0072] 実施形態 2によれば、実施形態 1と同様な効果を奏するとともに、実施形態 1に係る 半導体パッケージの製造方法にぉ 、て用いられるスぺーサ（図 3 (B)の 33)の代わり に充填部材 16を用いれば、スぺーサ（図 3 (B)の 33)を抜き取る工程を省けると!/、ぅメ リットがある。また、半導体チップ 1の両側面に隙間 4がある半導体パッケージと比較 し、充填部材 16が充填されていることにより、安定するというメリットがある。ここで、充 填部材の配置に関しては、必ずしも半導体チップ 1の側面とインターポーザ 10間の 全面に充填されて 、る必要はなぐ半導体チップの側面に点在させるなど部分的に 充填することにより、曲面化の際のインターポーザ基板 10の追従性を向上させる事も 可能である。
[0073] (実施形態 3)
次に、本発明の実施形態 3に係る半導体パッケージについて図面を用いて説明す る。図 9は、本発明の実施形態 3に係る半導体パッケージの構成を模式的に示した断 面図である。 [0074] 実施形態 1、 2に係る半導体パッケージ（図 2、図 6の 5)においては、インターポー ザ基板 (図 2、図 6の 10)の先端部分が半導体チップ 1の回路面の反対面 (裏面)側 に折り返され、両先端部分同士が離間した構成となっているが、実施形態 3に係る半 導体パッケージ 5においては、インターポーザ基板 10の両先端部分同士が重なり合 つた構成となっている（図 9の点線で囲まれた領域 Pを参照)。実施形態 3に係る半導 体パッケージ 5におけるその他の構成は、実施形態 1、 2と同様である。
[0075] インターポーザ基板 10について、熱可塑性榭脂 11は、半導体チップ 1の回路面、 および、半導体チップ 1の回路面の反対面 (裏面)の中央近傍部分と接着されており 、半導体チップ 1の裏面側に折り返された図 9の左側先端部分が半導体チップ 1の裏 面の中央近傍部分と接着され、半導体チップ 1の裏面側に折り返された図 9の右側 先端部分が重なり合う領域の全部又は一部にて左側先端部分の絶縁性榭脂 13と接 着されている。また、熱可塑性榭脂 11は、半導体チップ 1の側面、及び、半導体チッ プ 1の裏面のうち接着面以外の部分と対向する面が非接着面 11aとなっている。半導 体チップ 1の裏面の中央近傍部分における熱可塑性榭脂 11と半導体チップ 1との接 着面積は、半導体チップ 1の裏面の全面積の半分以下が望ましい。また、インターポ 一ザ基板 10の両先端部分同士が重なり合う領域における熱可塑性榭脂 11と絶縁性 榭脂 13との接着面積は、半導体チップ 1の裏面の全面積の半分以下が望ましい。
[0076] なお、図 9では半導体チップ 1の側面とインターポーザ基板 10の間の間隔が隙間 4 となっているが、実施形態 2で示した充填部材（図 6の 16参照）を介在させてもよい。
[0077] また、半導体パッケージ 5を基板に実装して、基板を曲面化した場合には、半導体 チップ 1の側面とインターポーザ基板 10の間の隙間 4や充填部材は、実施形態 1、 2 と同様に、半導体チップ 1の少なくとも裏面側に移動し、インターポーザ基板 10の非 接着面 11aが半導体チップ 1の裏面力も浮いた状態となる。
[0078] また、実施形態 3のようなインターポーザ基板 10の両先端部分が重なり合った構成 は、実施形態 1、 2の 3次元半導体パッケージにおける各半導体パッケージ（図 4の 5 、 112A、 112B、図 5の 5、 5A、 5B、図 7の 5、 112A、 112B、図 8の 5、 5A、 5B参照 )にも適用することができる。
[0079] 実施形態 3によれば、半導体パッケージ 5を基板上に 2次実装後、曲面化する場合 においても、実施形態 1、 2と同様の効果により、基板上に搭載された第 2の導電体 3 との接合面や半導体チップ 1ヘストレスを与えることがないため、接続不良がなく信頼 性の高い半導体パッケージ構造が可能である。また、インターポーザ基板 10の両先 端部分同士が重なり合った構成であるため、実施形態 1、実施形態 2と比較すると、 半導体チップ 1裏面に折り返されたインターポーザ基板 10の両先端部分の接着面積 が大きくとれるため、信頼性を向上できるというメリットがある。
[0080] (実施形態 4)
本発明の実施形態 4に係る半導体パッケージについて図面を用いて説明する。図 10は、本発明の実施形態 4に係る半導体パッケージを基板に実装した半導体装置 の構成を模式的に示した平面図である。図 11は、本発明の実施形態 4に係る半導体 ノ^ケージを基板に実装した半導体装置の構成を模式的に示した図面であり、 (A) は曲面化前の図 10の Y— 間の断面図、（B)は曲面化後の断面図である。
[0081] 実施形態 1、 2に係る半導体パッケージ（図 2、図 6の 5)においては、インターポー ザ基板（図 2、図 6の 10)の中央部分が半導体チップ 1の回路面側に配され、先端部 分が半導体チップ 1の回路面の反対面 (裏面)側に折り返され、両先端部分同士が 離間した構成となっている力 実施形態 4に係る半導体パッケージ 5においては、イン ターポーザ基板（図 2、図 6の 10)の中央部分が半導体チップ 1の裏面側に配され、 先端部分が半導体チップ 1の回路面側に折り返され、両先端部分同士が離間した構 成となっている（図 11の点線で囲まれた領域 Qを参照)。実施形態 4に係る半導体パ ッケージ 5におけるその他の構成は、実施形態 1、 2と同様である。
[0082] インターポーザ基板 10について、熱可塑性榭脂 11は、半導体チップ 1の回路面、 および、半導体チップ 1の回路面の反対面 (裏面)の中央近傍部分と接着されており 、半導体チップ 1の回路面側に折り返された部分の全体が半導体チップ 1の回路面 に接着されている。また、熱可塑性榭脂 11は、半導体チップ 1の側面、及び、半導体 チップ 1の裏面のうち中央近傍部分 (接着面)以外の部分と対向する面が非接着面 1 laとなって 、る。半導体チップ 1の裏面の中央近傍部分における熱可塑性榭脂 11と 半導体チップ 1との接着面積は、半導体チップ 1の裏面の全面積の半分以下が望ま しい。 [0083] なお、図 11 (A)では半導体チップ 1の側面とインターポーザ基板 10の間の間隔が 隙間 4となっているが、実施形態 2で示した充填部材（図 6の 16参照）を介在させても よい。
[0084] また、半導体パッケージ 5を基板 20に実装して、基板 20を曲面化した場合には、半 導体チップ 1の側面とインターポーザ基板 10の間の隙間 4や充填部材は、実施形態 1、 2と同様に、半導体チップ 1の少なくとも裏面側に移動し、インターポーザ基板 10 の接着面 1 laが半導体チップ 1の裏面力 浮 、た状態となる（図 11 (B)参照)。
[0085] また、実施形態 4のようなインターポーザ基板 10の先端部分が半導体チップ 1の回 路面側に折り返された構成は、実施形態 1、 2の 3次元半導体パッケージにおける各 半導体パッケージ（図 4の 5、 112A、 112B、図 5の 5、 5A、 5B、図 7の 5、 112A、 11 2B、図 8の 5、 5A、 5B参照）にも適用することができる。
[0086] 実施形態 4によれば、半導体パッケージ 5を基板 20上に 2次実装後、曲面化する場 合においても、実施形態 1、 2と同様の効果により、基板 20上に搭載された第 2の導 電体 3との接合面や半導体チップ 1ヘストレスを与えることがないため、接続不良がな く信頼性の高い半導体パッケージ構造が可能である。
[0087] (実施形態 5)
本発明の実施形態 5に係る半導体パッケージについて図面を用いて説明する。図 12は、本発明の実施形態 5に係る半導体パッケージを基板に実装した半導体装置 の構成を模式的に示した図面であり、（A)は曲面化前の断面図、（B)は曲面化後の 断面図である。
[0088] 実施形態 1、 2に係る半導体パッケージ（図 2、図 6の 5)においては、 1枚のインター ポーザ基板（図 2、図 6の 10)を用いた構成となっているが、実施形態 5に係る半導体 パッケージ 5にお 、ては、複数枚（図 12では 2枚）のインターポーザ基板 10を用いた 構成となっている。実施形態 4に係る半導体パッケージ 5におけるその他の構成は、 実施形態 1、 2と同様である。
[0089] インターポーザ基板 10について、基板中央部分が半導体チップ 1の側面に配され 、先端部分が半導体チップ 1の回路面側および裏面側に折り返されている。 2枚のィ ンターポーザ基板 10は、半導体チップ 1の周囲に左右対称に配設されている。ただ し、 2枚のインターポーザ基板 10の配線パターンは必ずしも同一である必要はない。 2枚のインターポーザ基板 10の先端部分は離間している（図 12の点線で囲まれた領 域 Rを参照)。インターポーザ基板 10における熱可塑性榭脂 11は、半導体チップ 1 の回路面、および、半導体チップ 1の回路面の反対面 (裏面)の中央近傍部分と接着 されており、半導体チップ 1の回路面側に折り返された部分の全体が半導体チップ 1 の回路面に接着されている。また、熱可塑性榭脂 11は、半導体チップ 1の側面、及 び、半導体チップ 1の裏面のうち中央近傍部分 (接着面)以外の部分と対向する面が 非接着面 11aとなっている。半導体チップ 1の裏面の中央近傍部分における熱可塑 性榭脂 11と半導体チップ 1との接着面積は、半導体チップ 1の裏面の全面積の半分 以下が望ましい。
[0090] なお、図 12 (A)では半導体チップ 1の側面とインターポーザ基板 10の間の間隔が 隙間 4となっているが、実施形態 2で示した充填部材（図 6の 16参照）を介在させても よい。
[0091] また、半導体パッケージ 5を基板 20に実装して、基板 20を曲面化した場合には、半 導体チップ 1の側面とインターポーザ基板 10の間の隙間 4や充填部材は、実施形態 1、 2と同様に、半導体チップ 1の少なくとも裏面側に移動し、インターポーザ基板 10 の非接着面 11aが半導体チップ 1の裏面力 浮いた状態となる（図 12 (B)参照)。
[0092] また、実施形態 5のような複数枚のインターポーザ基板 10を用いた構成は、実施形 態 1、 2の 3次元半導体パッケージにおける各半導体パッケージ（図 4の 5、 112A、 1 12B、図 5の 5、 5A、 5B、図 7の 5、 112A、 112B、図 8の 5、 5A、 5B参照）にも適用 することができる。
[0093] 実施形態 5によれば、半導体パッケージ 5を基板 20上に 2次実装後、曲面化する場 合においても、実施形態 1、 2と同様の効果により、基板 20上に搭載された第 2の導 電体 3との接合面や半導体チップ 1ヘストレスを与えることがないため、接続不良がな く信頼性の高い半導体パッケージ構造が可能である。
[0094] また、実施形態 5によれば、半導体チップ 1の上面および下面の一部力インターポ 一ザ基板 10に覆われていないため、放熱性で有効である。特に、発熱性の高いパヮ 一アンプや CPUなどのような半導体チップに有効である。 [0095] なお、各実施形態の 3次元半導体パッケージについては、 3次元実装される半導体 ノ ッケージは基板に実装される一番下の半導体パッケージが本発明の半導体パッケ ージである力 その上に実装される半導体パッケージは本発明の半導体パッケージ であっても、従来例 1、 2に係る半導体パッケージであってもよい。
[0096] また、基板として、リジッドな基板を想定して説明したが、実装後曲面化される基板 であればフレキシブルな基板であってもよぐその際には加熱して基板を曲面化させ る必要はない。例えば、曲面形状を有する筐体に本発明の半導体装置を実装するこ とで筐体の曲面形状に応じて、半導体パッケージに設けられたインタポーザ基板と間 隔が追従して変形 (移動）し、はんだバンプ等の導電体等に力かる応力を緩和吸収 することができる。この際、間隔として充填部材が配置されている場合には、充填部 材は加熱せずに変形できる材料を選択することで、加熱工程を削減することも可能で ある。
[0097] 本発明の全開示 (請求の範囲を含む)の枠内において、さらにその基本的技術思 想に基づいて、実施形態ないし実施例の変更 '調整が可能である。また、本発明の 請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可 能である。

Claims

請求の範囲
[1] 回路面上に複数の電極が形成された半導体チップと、
前記半導体チップの回路面の一部と、少なくともひとつの側面の一部と、裏面の一 部とを囲むように配設されるとともに、 2つの絶縁層の間に配線層を有する、インター ポーザ基板と、
を備え、
少なくとも前記半導体チップの裏面の一部が前記インターポーザ基板に接着固定 され、
前記半導体チップの側面において前記半導体チップと前記インターポーザ基板と が離間して設けられた所定の間隔を有し、
前記インターポーザ基板は、前記半導体チップの側面ないし、前記半導体チップ の裏面のうち接着面を除く部分と対向する面が非接着面となっていることを特徴とす る半導体パッケージ。
[2] 前記インターポーザ基板には、前記配線層上の前記半導体チップ側の面に前記 半導体チップの電極に接続するための第 1の電極パッドが設けられ、かつ、その反対 面側に外部と接続するための第 2の電極パッドが設けられたことを特徴とする、請求 項 1記載の半導体パッケージ。
[3] 前記半導体チップ上の電極と前記第 1の電極パッドとを接続する第 1の導電体と、 前記第 2の電極パッド上に設けられた第 2の導電体と、
を備えることを特徴とする請求項 1又は 2記載の半導体パッケージ。
[4] 前記半導体チップの側面方向から前記インターポーザ基板を押圧したときに、前記 間隔が前記半導体チップの少なくとも裏面側に移動し、かつ、前記インターポーザ基 板の前記非接着面が前記半導体チップの裏面から浮 、た状態となるように構成され ることを特徴とする請求項 1乃至 3のいずれか一に記載の半導体パッケージ。
[5] 前記半導体チップの裏面における前記インターポーザ基板と前記半導体チップと の接着面積は、前記半導体チップの裏面の全面積の半分以下であることを特徴とす る請求項 1乃至 4のいずれか一に記載の半導体パッケージ。
[6] 前記インターポーザ基板は、前記半導体チップの裏面のうち前記半導体チップの 中央近傍部分にて接着固定されていることを特徴とする請求項 1乃至 5のいずれか 一に記載の半導体パッケージ。
[7] 前記インターポーザ基板の前記 2つの絶縁層のうち前記半導体チップの表面と対 向する側に位置する絶縁層は、熱可塑性榭脂よりなることを特徴とする請求項 1乃至
6のいずれか一に記載の半導体パッケージ。
[8] 前記半導体チップの側面にお!、て前記半導体チップと前記インターポーザ基板の 間の前記間隔に、柔軟性材料よりなる充填部材を有することを特徴とする請求項 1乃 至 7のいずれか一に記載の半導体パッケージ。
[9] 前記半導体チップの側面方向から前記インターポーザ基板を押圧又は、加熱して 押圧したときに、前記充填部材が前記半導体チップの少なくとも裏面側に移動し、か つ、前記インターポーザ基板の前記非接着面が前記半導体チップの裏面力 浮 ヽ た状態となるように構成されることを特徴とする請求項 1乃至 8のいずれか一に記載の 半導体パッケージ。
[10] 前記充填部材は、ゴム材料よりなることを特徴とする請求項 8又は 9記載の半導体 ノ ッケ^ ~"シ。
[11] 前記充填部材は、はんだが溶融する温度以下で軟ィ匕する材料よりなることを特徴と する請求項 8乃至 10のいずれか一に記載の半導体パッケージ。
[12] 前記インターポーザ基板は、その中央部分が前記半導体チップの回路面上に配さ れ、両先端部分が前記半導体チップの裏面側に折り返され、両先端部分同士が離 間していることを特徴とする請求項 1乃至 11のいずれか一に記載の半導体パッケ一 ジ。
[13] 前記インターポーザ基板は、その中央部分が前記半導体チップの回路面上に配さ れ、両先端部分が前記半導体チップの裏面側に折り返され、前記半導体チップの裏 面上にて両先端部分が重なり合つていることを特徴とする請求項 1乃至 12のいずれ か一に記載の半導体パッケージ。
[14] 前記インターポーザ基板は、その中央部分が前記半導体チップの裏面上に配され 、両先端部分が前記半導体チップの回路面側に折り返され、前記半導体チップの回 路面上にて両先端部分が離間していることを特徴とする請求項 1乃至 12のいずれか 一に記載の半導体パッケージ。
[15] 前記インターポーザ基板は、基板中央部分が前記半導体チップの側面上に配され
、一方の先端部分が前記半導体チップの回路面側に折り返され、他方の先端部分 が前記半導体チップの裏面側に折り返されていることを特徴とする請求項 1乃至 12 のいずれか一に記載の半導体パッケージ。
[16] 半導体パッケージを複数積層した 3次元半導体パッケージにお 、て、
前記半導体パッケージのうち、少なくとも最下段に配置され、かつ、基板に直接実 装されることになる半導体パッケージは、請求項 1乃至 15のいずれか一に記載の半 導体パッケージであることを特徴とする 3次元半導体パッケージ。
[17] 基板上に、請求項 1乃至 15のいずれか一に記載の半導体パッケージ、又は、請求 項 16記載の 3次元半導体パッケージが実装されていることを特徴とする半導体装置
[18] 前記基板に直接実装される半導体パッケージは、前記基板を曲面化したときに、前 記間隔が前記半導体チップの少なくとも裏面側に移動し、前記インターポーザ基板 が前記半導体チップの前記非接着面が前記半導体チップの裏面力 浮いた状態に なることを特徴とする請求項 17記載の半導体装置。
[19] 筐体内に、請求項 17又は 18記載の半導体装置が組み込まれていることを特徴と する電子機器。
[20] 半導体パッケージの製造方法であって、
インターポーザ基板に非接着領域を形成する工程と、
前記インターポーザ基板に半導体チップの表面側が対向するように実装する工程 と、
前記半導体チップの側面に間隔を形成する部材を配置する工程と、
前記インターポーザ基板が前記部材を介して前記半導体チップの裏面側に折り曲 げる工程と、
を含むことを特徴とする半導体パッケージの製造方法。
[21] 前記インターポーザ基板を前記半導体チップの裏面側に折り曲げた後に、前記部 材を抜き取る工程を含むことを特徴とする請求項 20記載の半導体パッケージの製造
LL090/L00Zd£/13d LZ ZSOひ動 OAV
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