JP3772984B2 - 電子装置及びその製造方法、回路基板並びに電子機器 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電子装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２０００−２１６３３０号公報
【０００４】
【発明の背景】
従来、ＣＯＢ（Chip On Board）実装において、加熱を行うので基板に耐熱性が要求されるため、熱可塑性基板を使用することができず、安価な基板を使用することも難しかった。また、半導体チップに熱又は機械的外力を加えるので、ストレスの発生による不良をなくすことが難しかった。さらに、ワイヤボンディングを適用する場合、ワイヤの長さに制限があるため、汎用基板を使用することができなかった。あるいは、フェースダウンボンディングを適用する場合でも、半導体チップの電極配列に応じた専用の基板を使用する必要があるため、汎用基板を使用することができなかった。
【０００５】
本発明の目的は、基板に対する耐熱性の要求を減らし、半導体チップのストレスの発生を減らすことができ、汎用基板の使用を可能にすることにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る電子装置は、配線パターンが形成されてなる基板と、
パッドが形成された第１の面と、前記第１の面とは反対側の第２の面と、を有し、前記基板に前記第２の面が対向するように搭載されてなるチップ部品と、
前記パッド上に形成された、前記パッドよりも酸化し難い金属層と、
前記チップ部品の側方に設けられた絶縁部と、
前記金属層上から前記絶縁部上を通って前記配線パターン上に至るように形成された配線と、
を有する。本発明によれば、パッド上に、パッドよりも酸化し難い金属層が形成されているので、パッドと配線との良好な電気的接続を図ることができる。また、パッドと配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、チップ部品のストレスの発生を減らすことができる。また、配線を自由に形成できるので、汎用基板の使用が可能になる。
（２）この電子装置において、
前記絶縁部は、樹脂から構成されてもよい。
（３）この電子装置において、
前記絶縁部は、前記チップ部品から外方向に下がる傾斜面を有してもよい。
（４）本発明に係る電子装置の製造方法は、配線パターンが形成されてなる基板に、パッドを有するチップ部品を、前記パッドが形成された第１の面とは反対側の第２の面が前記基板に対向するように搭載すること、
前記パッド上に、前記パッドよりも酸化し難い金属層を形成すること、
前記チップ部品の側方に絶縁部を形成すること、及び、
配線を、前記金属層上から前記絶縁部上を通って前記配線パターン上に至るように形成すること、
を含む。本発明によれば、パッド上に、パッドよりも酸化し難い金属層を形成するので、パッドと配線との良好な電気的接続を図ることができる。また、パッドと配線パターンを電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板に対する耐熱性の要求を減らし、チップ部品のストレスの発生を減らすことができる。また、配線を自由に形成できるので、汎用基板の使用が可能になる。
（５）この電子装置の製造方法において、
導電性微粒子を含む分散液から、前記配線を形成してもよい。
（６）この電子装置の製造方法において、
前記配線を形成する工程は、前記導電性微粒子を含む前記分散液を、前記金属層、前記絶縁部及び前記配線パターン上に吐出することを含んでもよい。
（７）この電子装置の製造方法において、
前記絶縁部を、樹脂から形成してもよい。
（８）この電子装置の製造方法において、
前記絶縁部を、前記チップ部品から外方向に下がる傾斜面を有するように形成してもよい。
（９）本発明に係る回路基板は、上記電子装置が実装されたものである。
（１０）本発明に係る電子機器は、上記電子装置を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０００８】
図１は、本発明の実施の形態に係る電子装置を説明する図であって、図２のＩ−Ｉ線断面図である。図２は、本発明の実施の形態に係る電子装置を説明する平面図である。
【０００９】
電子装置は、チップ部品１０を有する。チップ部品１０は、半導体部品（例えば半導体チップ）等の能動部品（例えば集積回路部品等）であってもよい。チップ部品１０には、図示しない集積回路が形成されていてもよい。チップ部品１０が半導体チップである場合、電子装置を半導体装置ということができる。チップ部品１０は、受動部品（抵抗器、キャパシタ、インダクタ等）であってもよい。
【００１０】
チップ部品１０の第１の面１２には、複数のパッド１４が形成されている。第１の面１２は四辺形（例えば矩形）であってもよい。複数のパッド１４は、第１の面１２の周縁部（端部）に形成されていてもよい。例えば、複数のパッド１４は、第１の面１２の四辺に沿って配列されていてもよいし、二辺に沿って配列されていてもよい。少なくとも１つのパッド１４が、第１の面１２の中央部に配置されていてもよい。パッド１４は、例えばＡｌで形成されている。
【００１１】
第１の面１２には、少なくとも１層からなるパッシベーション膜１６が形成されていてもよい。パッシベーション膜１６は電気的絶縁膜である。パッシベーション膜１６は、樹脂でない材料（例えばＳｉＯ２又はＳｉＮ）のみで形成してもよいし、その上に樹脂（例えばポリイミド樹脂）からなる膜をさらに含んでもよい。パッシベーション膜１６には、パッド１４の少なくとも一部（例えば中央部）を露出させる開口が形成されている。すなわち、パッシベーション膜１６は、パッド１４の少なくとも中央部を避けて形成されている。パッド１４の端部にパッシベーション膜１６が載っていてもよい。パッシベーション膜１６は、第１の面１２の全周縁部を覆っていてもよい。
【００１２】
パッド１４上には金属層１５が形成されている。金属層１５は、１層で形成してもよいし、複数層で形成してもよい。金属層１５の表面は、パッド１４よりも酸化し難い材料（例えばＡｕ）から形成してもよい。金属層１５は、複数層からなる場合、パッド１４よりも酸化し難い材料（例えばＡｕ）からなる最上層を有していてもよいし、パッド１４に接触する層を有していてもよい。パッド１４に接触する層は、拡散防止層（その上に設ける材料がチップ部品１０の基材（例えばシリコン）に拡散することを防止する層）であってもよい。金属層１５は、その一部がパッシベーション膜１６上に載っていてもよい。金属層１５は、その周縁が、パッド１４の周縁よりも外側に位置してもよいし、パッド１４の周縁よりも内側に位置していてもよい。金属層１５は、その周縁部よりも中央部が低くなっていてもよい。その場合、金属層１５には窪みが形成される。金属層１５の窪みの底面は、パッシベーション膜１６のパッド１４上に載った部分の上面よりも低くなっていてもよいし、高くなっていてもよい。金属層１５は、その周縁部よりも中央部が高くなっていてもよい。金属層１５はバンプの形状であってもよい。
【００１３】
チップ部品１０の第２の面（第１の面１２とは反対側の面）１８には、電極が形成されていない。第２の面１８は、図示しない集積回路と電気的に接続されていてもよいし、接続されていなくてもよい。第２の面１８には、パッシベーション膜（電気的絶縁膜）が形成されていてもよいし、形成されていなくてもよい。第２の面１８は、半導体（あるいは導体）で形成されていてもよい。チップ部品１０の側面（第１及び第２の面１２，１８を除く面）には、パッシベーション膜（電気的絶縁膜）が形成されていてもよいし、形成されていなくてもよい。チップ部品１０の側面には、電極が形成されていない。チップ部品１０の側面は、半導体（あるいは導体）で形成されていてもよい。
【００１４】
電子装置は、基板２０を有する。基板２０には、配線パターン２２が形成されている。配線パターン２２は、基板２０の一方の面に露出する露出部２４を含む。露出部２４上に、チップ部品１０と配線パターン２２との電気的接続のための配線３４が設けられる。露出部２４は、図示しないランド（ラインよりも幅の広い部分）を有していてもよい。
【００１５】
配線パターン２２が形成された基板２０を、配線基板ということができる。配線基板は、多層基板（両面基板を含む。）であってもよい。多層基板は、多層（２層以上）の導体パターンを含む。その場合、配線パターン２２は、露出部２４が露出する面とは反対側の第２面に露出する第２の露出部２６を含んでもよい。また、配線パターン２２は、基板２０に内蔵される導体パターン２８を含んでもよい。配線基板は、部品内蔵型配線基板であってもよい。詳しくは、基板２０の内部で、抵抗器、キャパシタ、インダクタ等の受動部品又は集積回路部品等の能動部品が導体パターン２８に電気的に接続されていてもよい。あるいは、導体パターン２８の一部を高抵抗値の材料で形成することで、抵抗器を形成してもよい。
【００１６】
基板２０にチップ部品１０が搭載されている。チップ部品１０の第２の面１８が基板２０（詳しくはその露出部２４が形成された面）に対向している。チップ部品１０と基板２０との間に接着層２９が介在していてもよい。接着層２９は、接着剤から形成されていてもよい。接着層２９は、導電性を有していれば露出部２４とチップ部品１０の第２の面１８とを電気的に接続することができる。または、接着層２９は、電気的絶縁性を有していれば、露出部２４とチップ部品１０の第２の面１８とを電気的に絶縁することができる。接着層２９は、導電粒子を含む電気的に絶縁性の分散剤から形成されてもよい。
【００１７】
電子装置は、絶縁部３０を有する。絶縁部３０は、電気的に絶縁性を有する材料（例えば樹脂）によって形成されている。絶縁部３０は、接着層２９とは異なる材料で形成してもよい。絶縁部３０は、チップ部品１０の隣に設けられている。絶縁部３０は、チップ部品１０を囲むように設けられていてもよいし、チップ部品１０のパッド１４の隣にのみ設けられていてもよい。絶縁部３０は、チップ部品１０の側面に接触していてもよい。すなわち、絶縁部３０とチップ部品１０との間に隙間が形成されないようになっていてもよい。図１に示す例では、チップ部品１０の高さを超えないように絶縁部３０が設けられている。絶縁部３０の上端がチップ部品１０の上面（パッシベーション膜１６の表面）と同じ高さであってもよい。この場合、絶縁部３０とチップ部品１０との段差がない。チップ部品１０の側面のうち半導体又は導体からなる部分のみを絶縁部３０が覆っていてもよい。その場合、絶縁部３０の上端は、パッシベーション膜１６の上面よりも低くなる。
【００１８】
絶縁部３０は、チップ部品１０から外方向に下がる傾斜面３２を有する。絶縁部３０の最も厚い部分がチップ部品１０に最も近づくように位置し、最も薄い部分がチップ部品１０から最も離れるように位置する。絶縁部３０は、配線パターン２２（詳しくはその露出部２４）の一部上に形成されてもよい。
【００１９】
電子装置は、配線３４を有する。配線３４の一部は、金属層１５上に形成されている。金属層１５がパッド１４よりも酸化しにくいので、パッド１４上に配線３４を直接形成するよりも、パッド１４と配線３４との良好な電気的接続が得られる。金属層１５の周縁部がパッシベーション膜１６上に載る場合、パッド１４のパッシベーション膜１６からの露出面よりも金属層１５の表面が広いので、この点でも、一層良好な電気的接続が可能になる。さらに、金属層１５の表面が窪んでいる（あるいは突出している）場合は、平らな場合よりも表面が広くなるので、電気的な接続性能が高められる。
【００２０】
配線３４は、パッシベーション膜１６上を通ってもよい。配線３４は、絶縁部３０上を通る。絶縁部３０が樹脂で形成される場合、絶縁部３０と配線３４の密着性は、パッシベーション膜１６と配線３４の密着性よりも高い。チップ部品１０（例えばそのパッシベーション膜１６）と絶縁部３０との段差が小さければ、配線３４の断線を防止することができる。配線３４は、配線パターン２２（詳しくはその露出部２４）上に至るように形成されている。すなわち、配線３４は、パッド１４と配線パターン２２を電気的に接続している。
【００２１】
電子装置は、複数の外部端子３６を有していてもよい。外部端子３６は、配線パターン２２（例えば第２の露出部２６）上に設けてもよい。外部端子３６は、ろう材から形成してもよい。ろう材は、導電性を有する金属（例えば合金）であって、溶融させて電気的な接続を図るためのものである。ろう材は、軟ろう（soft solder）又は硬ろう（hard solder）のいずれであってもよい。ろう材として、鉛を含まないハンダ（以下、鉛フリーハンダという。）を使用してもよい。鉛フリーハンダとして、スズー銀（Ｓｎ―Ａｇ）系、スズ−ビスマス（Ｓｎ−Ｂｉ）系、スズ−亜鉛（Ｓｎ−Ｚｎ）系、あるいはスズ−銅（Ｓｎ−Ｃｕ）系の合金を使用してもよいし、これらの合金に、さらに銀、ビスマス、亜鉛、銅のうち少なくとも１つを添加してもよい。
【００２２】
外部端子３６を有するＢＧＡ（Ball Grid Array）型のパッケージやＣＳＰ（Chip Size Package）などが知られている。あるいは、外部端子３６を設けずに、配線パターン２２の一部（例えば第２の露出部２６）が外部との電気的接続部となっているＬＧＡ（Land Grid Array）型のパッケージも知られている。
【００２３】
電子装置は、封止材３８を有していてもよい。封止材３８は、配線３４と金属層１５との電気的接続部と、配線３４と配線パターン２２との電気的接続部と、を少なくとも封止する。封止材３８は、チップ部品１０を封止してもよい。
【００２４】
図３（Ａ）〜図３（Ｃ）は、本発明に係る電子装置の製造方法を説明する図である。図３（Ａ）に示すように、基板２０にチップ部品１０を搭載する。チップ部品１０のパッド１４には金属層１５を形成する。その形成には電解メッキや無電解メッキを適用してもよい。金属層１５の少なくとも表面は、パッド１４を構成する材用（例えばＡｌ）よりも酸化し難い材料（例えばＡｕ）で形成する。金属層１５を複数層で形成してもよい。例えば、パッド１４上にＮｉ等によってバリア層を形成し、その上にパッド１４よりも酸化しにくい材料で層を形成してもよい。そして、チップ部品１０を、その第２の面１８が基板２０に対向するように搭載する。接着剤を、基板２０及びチップ部品１０の間に介在させて、接着層２９を形成してもよい。なお、金属層１５の形成は、チップ１０の基板２０への搭載後に行ってもよい。
【００２５】
図３（Ｂ）に示すように、チップ部品１０の隣に絶縁部３０を形成する。絶縁部３０は、接着層２９を形成する接着剤とは別に、材料を設けて形成してもよい。絶縁部３０は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、ベンゾシクロブテン（ＢＣＢ；benzocyclobutene）、ポリベンゾオキサゾール（ＰＢＯ；polybenzoxazole）等の樹脂で形成してもよい。絶縁部３０は、液状樹脂のポッティングにより形成してもよいし、ドライフィルムを固着することにより形成してもよい。絶縁部３０は、チップ部品１０から外方向に下がる傾斜面３２を有するように形成する。チップ部品１０の側面に接触するように絶縁部３０を形成してもよい。
【００２６】
図３（Ｃ）に示すように、配線３４を形成する。配線３４は、金属層１５上から絶縁部３０上を通って配線パターン２２（例えば露出部２４）上に至るように形成する。導電性微粒子を含む分散液から、配線３４を形成してもよい。例えば、インクジェット法を適用してもよい。詳しくは、導電性微粒子を含む分散液を、金属層１５、絶縁部３０及び配線パターン２２（例えば露出部２４）上に吐出して、配線３４を形成してもよい。配線３４の形成工程は、導電性微粒子を含む分散液を乾燥させて分散媒を除去することを含んでもよい。配線３４の形成工程は、導電性微粒子を覆っているコート材を加熱分解することを含んでもよい。配線３４の形成工程は、導電性微粒子同士を重合させることを含んでもよい。導電微粒子はナノ粒子であってもよい。この場合、分散液の体積抵抗率を下げることができる。
【００２７】
図１に示すように、封止材３８を設けてもよい。封止材３８は、トランスファ・モールドやポッティングによって形成することができる。封止材３８は省略してもよい。
【００２８】
本実施の形態によれば、金属層１５がパッド１４よりも酸化しにくいので、パッド１４上に配線３４を直接形成するよりも、パッド１４と配線３４との良好な電気的接続が得られる。パッド１４と配線パターン２２を電気的に接続するときに、ワイヤボンディングやフェースダウンボンディングで行われるような高温加熱を避けることができる。したがって、基板２０に対する耐熱性の要求を減らし、チップ部品１０のストレスの発生を減らすことができる。また、基板２０として汎用基板を使用し、チップ部品１０（そのパッド１４の配列等）に応じて配線３４を引き回すことができる。その場合、チップ部品１０の種類に応じて、配線パターン２２の異なる部分に配線３４を接続する。
【００２９】
図４〜図１３は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【００３０】
図４において、絶縁部４０は、その一部がチップ部品１０の第１の面１２（詳しくはパッシベーション膜１６）に載るように形成されている。絶縁部４０の一部は、チップ部品１０のパッド１４（金属層１５）よりも周縁部側の部分に載っている。金属層１５が絶縁部４０によって覆われることを防止するために、金属層１５から離れた位置（パッドよりも周縁側の位置）までで絶縁部４０を止めてもよい。あるいは、金属層１５に隣接するように絶縁部４０を形成してもよい。その場合、配線４２が、それとの密着性の低いパッシベーション膜１６に載らない。金属層１５がパッシベーション膜１６よりも高くなる部分を有する場合（例えば、金属層１５の周縁部がパッシベーション膜１６上にのっている場合や金属層１５がバンプ形状をなしている場合）、絶縁部４０を形成するための材料は、液状であっても、金属層１５に載りにくくなるので、金属層１５を露出させやすい。絶縁部４０は、チップ部品１０に隣接して第１の面１２から盛り上がる部分を有する。その他の構成は、図１に示す電子装置と同じ内容が該当する。
【００３１】
図５において、絶縁部４４は、その一部がチップ部品１０の第１の面１２に載らないように形成されている。絶縁部４４は、チップ部品１０に隣接して第１の面１２から盛り上がる部分を有する。絶縁部４４は、チップ部品１０とは反対側に、階段状の部分を有する。その他の構成は、図１に示す電子装置と同じ内容が該当する。
【００３２】
図６において、絶縁部５０と接着層５２が一体化して形成されている。接着層５２は、絶縁部５０と同じ材料で形成されてなる。絶縁性の接着剤を基板２０及びチップ部品１０の間に設け、基板２０及びチップ部品１０の間に押圧力を加えて、接着剤をチップ部品１０の隣に押し出して、接着剤から絶縁部５０及び接着層５２を形成してもよい。絶縁部５０の傾斜面５４は凹面（例えば、第１の面１２に垂直な断面において曲線を描く凹面）である。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図６に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３３】
図７において、絶縁部６０と接着層６２が一体化して形成されている。接着層６２は、絶縁部６０と同じ材料で形成されてなる。絶縁性の接着剤を基板２０及びチップ部品１０の間に設け、基板２０及びチップ部品１０の間に押圧力を加えて、接着剤をチップ部品１０の隣に押し出して、接着剤から絶縁部６０及び接着層６２を形成してもよい。絶縁部６０の傾斜面６４は凸面（例えば、第１の面１２に垂直な断面において曲線を描く凸面）である。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図７に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３４】
図８において、チップ部品７０は、第１の面（パッド１４が形成された面）７２から外方向に下がるように傾斜した側面７４を有する。側面７４が傾斜しているので、その上に、絶縁部７５を、傾斜した面を有するように設けやすい。チップ部品７０は、第１の面７２とは反対側の第２の面７６から垂直に立ち上がる側面７８を含んでもよい。側面７４，７８が接続されていてもよい。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図８に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３５】
側面７４は、図９（Ａ）に示すように、ウエハ（例えば半導体ウエハ）８０を切断するときに形成してもよい。詳しくは、角フライスのように２つの切れ刃が角を以て接続されたカッタ（例えばダイシングソー）８２を使用して、ウエハ８０に傾斜面を有する溝（例えばＶ溝）を形成し、傾斜面によって側面７４を形成してもよい。溝を形成した後、図９（Ｂ）に示すように、溝の底面を、外周面に切れ刃を持つカッタ（例えばダイシングソー）８４によって切断してもよい。こうすることで、第２の面７６から垂直に立ち上がる側面７８を形成することができる。
【００３６】
図１０において、チップ部品９０の側面９４は、第１の面（パッド１４が形成された面）９２から外方向に下がるように傾斜している。側面９４は、第１の面９２とは反対側の第２の面９６からも傾斜している。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１０に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３７】
図１１において、チップ部品１００は、その端部に段１０２を有する。段１０２は、第１の面（パッド１４が形成された面）１０４から下がる（例えば垂直に下がる）面と、第１の面１０４とは反対側の第２の面１０６から立ち上がる（例えば垂直に立ち上がる）面と、これらの面を接続するために横方向（例えば第１又は第２の面１０４，１０６に平行な方向）に延びる面と、を含む。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１１に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３８】
図１２において、基板２０には、チップ部品１０が搭載された面とは反対側の面に、第２のチップ部品１１０が搭載されている。第２のチップ部品１１０は、配線パターン２２（詳しくは第２の露出部２６）に電気的に接続されている。第２のチップ部品１１０の実装形態は、フェースダウンボンディング及びフェースアップボンディングのいずれであってもよい。フェースダウンボンディングでは、第２のチップ部品１１０の電極（バンプ）と配線パターン２２とを対向させて電気的に接続する。フェースアップボンディングでは、電気的接続にワイヤを使用してもよい。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１２に示す形態を他の実施の形態又は変形例に適用してもよい。
【００３９】
図１３において、基板２０には、チップ部品１０が搭載された面に、第２のチップ部品１２０が搭載されている。例えば、チップ部品１０の上方に（あるいはチップ部品１０を覆うように）、第２のチップ部品１２０が配置されている。第２のチップ部品１２０は、配線パターン２２（詳しくは露出部２４）に電気的に接続されている。第２のチップ部品１２０の実装形態は、フェースダウンボンディング及びフェースアップボンディングのいずれであってもよい。フェースダウンボンディングでは、第２のチップ部品１２０の電極（バンプ）と配線パターン２２とを対向させて電気的に接続する。フェースアップボンディングでは、電気的接続にワイヤを使用してもよい。その他の構成は、図１に示す電子装置と同じ内容が該当する。また、図１３に示す形態を他の実施の形態又は変形例に適用してもよい。
【００４０】
図１４には、上述した実施の形態で説明した電子装置１が実装された回路基板１０００が示されている。この電子装置を有する電子機器として、図１５にはノート型パーソナルコンピュータ２０００が示され、図１６には携帯電話３０００が示されている。
【００４１】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１は、図２のＩ−Ｉ線断面図である。
【図２】 図２は、本発明の実施の形態に係る電子装置を説明する平面図である。
【図３】 図３（Ａ）〜図３（Ｃ）は、本発明に係る電子装置の製造方法を説明する図である。
【図４】 図４は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図５】 図５は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図６】 図６は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図７】 図７は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図８】 図８は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図９】 図９（Ａ）〜図９（Ｂ）は、図８に示すチップ部品の製造方法を説明する図である。
【図１０】 図１０は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１１】 図１１は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１２】 図１２は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１３】 図１３は、本発明の実施の形態に係る電子装置の変形例を説明する図である。
【図１４】 図１４は、本実施の形態に係る電子装置が実装された回路基板を示す図である。
【図１５】 図１５は、本実施の形態に係る電子装置を有する電子機器を示す図である。
【図１６】 図１６は、本実施の形態に係る電子装置を有する電子機器を示す図である。
【符号の説明】
１０…チップ部品 １２…第１の面 １４…パッド １５…金属層 １６…パッシベーション膜 １８…第２の面 ２０…基板 ２２…配線パターン ２４…露出部 ２６…第２の露出部 ２８…導体パターン ２９…接着層 ３０…絶縁部 ３２…傾斜面 ３４…配線 ３６…外部端子 ３８…封止材 ４０…絶縁部４４…絶縁部 ５０…絶縁部 ５２…接着層 ５４…傾斜面 ６０…絶縁部 ６２…接着層 ６４…傾斜面 ７０…チップ部品 ７４…側面 ８０…ウエハ ９０…チップ部品 ９２…第１の面 ９４…側面 ９６…第２の面 １００…チップ部品 １０２…段 １０４…第１の面 １０６…第２の面 １１０…第２のチップ部品 １２０…第２のチップ部品

Claims (10)

  1. 配線パターンが形成されてなる基板と、
    パッドが形成された第１の面と、前記第１の面とは反対側の第２の面と、を有し、前記基板に前記第２の面が対向するように搭載されてなるチップ部品と、
    前記パッドに接触する拡散防止層と、前記パッドよりも酸化し難い最上層と、を含む、複数層からなる金属層と、
    前記チップ部品の側方に設けられた絶縁部と、
    前記金属層の前記最上層上から前記絶縁部上を通って前記配線パターン上に至るように形成された配線と、
    を有し、
    前記拡散防止層は、前記拡散防止層上に設けられる材料が前記チップ部品の基材に拡散することを防止する材料からなり、
    前記金属層は窪みを有し、その窪みを覆うように前記配線が形成されている電子装置。
  2. 請求項１記載の電子装置において、
    前記絶縁部は、樹脂からなる電子装置。
  3. 請求項１又は請求項２記載の電子装置において、
    前記絶縁部は、前記チップ部品から外方向に下がる傾斜面を有する電子装置。
  4. 配線パターンが形成されてなる基板に、パッドを有するチップ部品を、前記パッドが形成された第１の面とは反対側の第２の面が前記基板に対向するように搭載すること、
    前記パッド上に、前記パッドに接触する拡散防止層と、前記パッドよりも酸化し難い最上層と、を含む、複数層からなる金属層を形成すること、
    前記チップ部品の側方に絶縁部を形成すること、及び、
    配線を、前記金属層の前記最上層上から前記絶縁部上を通って前記配線パターン上に至るように形成すること、
    を含み、
    前記拡散防止層を、前記拡散防止層上に設けられる材料が前記チップ部品の基材に拡散することを防止する材料から形成し、
    前記金属層は窪みを有し、その窪みを覆うように前記配線を形成する電子装置の製造方法。
  5. 請求項４記載の電子装置の製造方法において、
    導電性微粒子を含む分散液から、前記配線を形成する電子装置の製造方法。
  6. 請求項５記載の電子装置の製造方法において、
    前記配線を形成する工程は、前記導電性微粒子を含む前記分散液を、前記金属層、前記絶縁部及び前記配線パターン上に吐出することを含む電子装置の製造方法。
  7. 請求項４から請求項６のいずれかに記載の電子装置の製造方法において、
    前記絶縁部を、樹脂から形成する電子装置の製造方法。
  8. 請求項４から請求項７のいずれかに記載の電子装置の製造方法において、
    前記絶縁部を、前記チップ部品から外方向に下がる傾斜面を有するように形成する電子装置の製造方法。
  9. 請求項１から請求項３のいずれかに記載の電子装置が実装された回路基板。
  10. 請求項１から請求項３のいずれかに記載の電子装置を有する電子機器。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
JP3772983B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置の製造方法
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
US7037805B2 (en) * 2003-05-07 2006-05-02 Honeywell International Inc. Methods and apparatus for attaching a die to a substrate
TWI269392B (en) * 2005-03-03 2006-12-21 Advanced Semiconductor Eng Die structure of package and method of manufacturing the same
US7491567B2 (en) * 2005-11-22 2009-02-17 Honeywell International Inc. MEMS device packaging methods
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP2009049394A (ja) * 2007-07-23 2009-03-05 Nec Electronics Corp 半導体装置及びその製造方法
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
CN103325764B (zh) 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
WO2010068699A2 (en) * 2008-12-09 2010-06-17 Vertical Circuits, Inc. Semiconductor die interconnect formed by aerosol application of electrically conductive material
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module
KR101715426B1 (ko) 2009-06-26 2017-03-10 인벤사스 코포레이션 지그재그 구조로 적층된 다이용 전기 인터커넥트
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
US10541209B2 (en) * 2017-08-03 2020-01-21 General Electric Company Electronics package including integrated electromagnetic interference shield and method of manufacturing thereof
US10804115B2 (en) * 2017-08-03 2020-10-13 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
US10541153B2 (en) 2017-08-03 2020-01-21 General Electric Company Electronics package with integrated interconnect structure and method of manufacturing thereof
CN110544634A (zh) * 2018-05-28 2019-12-06 浙江清华柔性电子技术研究院 芯片集成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US118875A (en) * 1871-09-12 Improvement in refining sugars
US118890A (en) * 1871-09-12 Improvement in plows
US118874A (en) * 1871-09-12 Improvement in stove-grates
JPH0744202B2 (ja) 1987-12-21 1995-05-15 松下電器産業株式会社 チップ実装方法
US5550408A (en) * 1992-11-18 1996-08-27 Matsushita Electronics Corporation Semiconductor device
WO1995026047A1 (en) * 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
JPH08130227A (ja) 1994-10-31 1996-05-21 World Metal:Kk 半導体チップ、半導体チップの端子の形成方法及び半導体チップの接合方法
JPH0951020A (ja) 1995-08-08 1997-02-18 Hitachi Ltd 半導体装置およびその製造方法ならびにｉｃカード
JPH11102985A (ja) * 1997-09-26 1999-04-13 Mitsubishi Electric Corp 半導体集積回路装置
JP2000216330A (ja) 1999-01-26 2000-08-04 Seiko Epson Corp 積層型半導体装置およびその製造方法
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
CN1271894C (zh) * 1999-11-01 2006-08-23 Jsr株式会社 导电层形成用水性分散液、导电层、电子器件、电路板及其制造方法,以及多层布线板及其制造方法
US6445069B1 (en) * 2001-01-22 2002-09-03 Flip Chip Technologies, L.L.C. Electroless Ni/Pd/Au metallization structure for copper interconnect substrate and method therefor
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US6825564B2 (en) * 2002-08-21 2004-11-30 Micron Technology, Inc. Nickel bonding cap over copper metalized bondpads

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