JP2014011396A - 半導体装置の実装構造および半導体装置の実装方法 - Google Patents

半導体装置の実装構造および半導体装置の実装方法 Download PDF

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伸一 眞▲崎▼
Shuji Inoue
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Abstract

【課題】ダブルワイヤ実装構造において、封止材とワイヤとの線膨張係数の差に起因してワイヤに作用する応力を低減する。
【解決手段】接続端子４１を有する回路基板４０上に搭載された半導体装置１０の電極パッド上１１にバンプ１２を形成する。次に、接続端子４１に第１ボンディングを行い、バンプ１２に第２ボンディングを行って接続端子４１とバンプ１２とを電気的に接続するインナーワイヤを配設する。次に、第２ボンディング部Ｂ２に第１ボンディングを行い、接続端子４１上における第１ボンディング部Ｂ１より外側の位置に第２ボンディングを行い、インナーワイヤの外側にアウターワイヤ３０を配設する。
【選択図】図４

Description

この発明は、半導体装置の実装構造および半導体装置の実装方法に関する。
半導体装置の主面に形成された電極パッドを、回路基板に設けられた接続端子にワイヤボンディングにより電気的に接続し、ワイヤが配設された半導体装置を樹脂により封止する半導体パッケージが知られている。このような半導体パッケージでは、ワイヤと樹脂との線膨張係数の差に起因してワイヤに応力が作用し、ワイヤが破断され易い。
そこで、半導体装置の１つの電極パッドと回路基板の１つの接続端子とを、インナーワイヤとアウターワイヤの２本のワイヤで接続するダブルワイヤ実装構造とすることが知られている。
ダブルワイヤ実装構造では、ワイヤの１本が破断した場合でも、もう１本のワイヤにより電気的な接続が維持されるため、信頼性を向上することができる。
従来のダブルワイヤ実装構造を得る方法は、下記の手順によるものであった。
先ず、金ワイヤの先端にボールを形成し、このボールを半導体装置の電極パッド上にボンディング（第１ボンディング）する。第１ボンディングをした後、金ワイヤを上方に持ち上げたうえ、下降させながら半導体装置の外側に引出し、接続端子にボンディングする（第２ボンディング）ことによりインナーワイヤを配設する。第２ボンディング後、金ワイヤは切断される。
次に、再び、金ワイヤの先端にボールを形成し、このボールをインナーワイヤの第１ボンディングされた部分の上に第１ボンディングする。第１ボンディングをした後、金ワイヤを上方に持ち上げたうえ、下降させながら半導体装置の外側に引出し、接続端子に第２ボンディングすることによりインナーワイヤの外側にアウターワイヤを配設する（例えば、特許文献２参照）。
特開２００８−２８８２２９号公報
特許文献１に記載された方法では、インナーワイヤとアウターワイヤの第１ボンディングは、第２ボンディングを第１ボンディングよりも低い位置で行う、所謂、打下ろし法と言われるボンディング方法である。このボンディング方法では、半導体装置の電極パッドに第１ボンディングをした後、ボンディング位置から、一旦、上方に持ち上げる必要がある。このため、ワイヤの高さが高くなり、また、その長さが長くなる。
ワイヤを封止する樹脂とワイヤとの線膨張係数に起因してワイヤに発生する応力は、ワイヤの高さが高くなったり、長さが長くなったりすると、それに比例して大きくなるため、ワイヤが破断し易くなる。また、半導体装置のサイズが大きくなる。
この発明の半導体装置の実装構造は、接続端子を有する基板と、電極パッドを有し、基板上に搭載された半導体装置と、半導体装置の電極パッド上に形成されたバンプと、接続端子上に第１ボンディング部が形成され、バンプ上に第２ボンディング部が形成されたインナーワイヤと、インナーワイヤの第２ボンディング部に第１ボンディング部が形成され、接続端子上におけるインナーワイヤの第１ボンディング部より外側の位置に第２ボンディング部が形成され、インナーワイヤの外側に配設されたアウターワイヤと、を備えることを特徴とする。
また、本発明の半導体装置の製造方法は、接続端子を有する基板上に搭載された半導体装置の電極パッド上にバンプを形成する工程と、接続端子に第１ボンディングを行い、バンプに第２ボンディングを行って接続端子とバンプとを電気的に接続するインナーワイヤを配設する工程と、インナーワイヤの第２ボンディングされた部分に第１ボンディングを行い、接続端子上におけるインナーワイヤの第１ボンディングされた部分より外側の位置に第２ボンディングを行い、インナーワイヤの外側に、インナーワイヤと重ねてアウターワイヤを配設し、インナーワイヤと共に接続端子とバンプとを電気的に接続する工程と、基板上に、半導体装置の上面側およびインナーワイヤ、アウターワイヤを覆う封止材を設ける工程と、を備えることを特徴とする。
この発明によれば、インナーワイヤの第２ボンディングは、第１ボンディングがなされた基板の接続端子より上方に位置する半導体装置の上面に設けられたバンプに対してなされる。このため、ワイヤの高さを低くし、また、ワイヤの長さを短くすることができる。インナーワイヤの高さが低くなり、長さが短くなるので、その分、アウターワイヤの高さを低くし、その長さを短くすることができる。この結果、ワイヤに発生する応力を小さくすることができ、信頼性を向上することができる。また、半導体装置のサイズを小さくすることができる。
この発明の半導体装置の実装構造の一実施の形態を示し、（ａ）は側方からの断面図、（ｂ）は（ａ）における領域Ａを上方からみた拡大平面図。 図１に図示された半導体装置の実装構造を得るための製造方法を説明するための図であり、（ａ）は最初の工程における側方からの外観図、（ｂ）は、図１（ｂ）と同じ領域Ａにおける拡大平面図。 図２の次の工程を説明するための断面図（ａ）、および平面図（ｂ）。 図３の次の工程を説明するための断面図（ａ−１、ａ−２）、および平面図（ｂ）。 図４の次の工程を説明するための断面図（ａ）、および平面図（ｂ）。 図５の次の工程を説明するための断面図（ａ−１、ａ−２）、および平面図（ｂ）。
−実施形態１-
以下、この発明の半導体装置の実装構造および半導体装置の実装方法の一実施の形態を図面と共に説明する。
図１は、この発明の実装構造の一実施の形態を示し、図１（ａ）は側方からの外観図であり、図１（ｂ）は、図１（ａ）における領域Ａを上方からみた拡大平面図である。
一実施の形態として示す半導体装置の実装構造は、インナーワイヤ２０、アウターワイヤ３０によりボンディングされた回路基板（基板）４０と半導体装置１０とが、封止材５０により封止された半導体パッケージ１として構成されている。
回路基板４０には、上面に複数の接続端子４１およびダイパッド４４が形成され、下面に各接続端子４１に対応する外部接続端子部４２が形成されている。また、回路基板４０には、接続端子４１と外部接続端子部４２とを電気的に接続するヴィア導電部４３が形成されている。ヴィア導電部４３は、貫通孔の内面に導電層が形成され、あるいは貫通孔に導電剤が充填されて形成されている。接続端子４１、外部接続端子部４２、ヴィア導電部４３、ダイパッド４４は、例えば、金、錫等により形成されている。銅、ニッケル等の表面に金めっき、錫めっき等を施して形成することもできる。
半導体装置１０は、例えば、発光ダイオード等の半導体装置であり、回路基板４０に形成されたダイパッド４４上に、ダイボンド材４５によりダイボンディングされている。
半導体装置１０の上面には、複数個の電極パッド１１（図１（ｂ）参照）が側辺に沿って配列されている。電極パッド１１は平面視で矩形形状を有し、その周囲は酸化シリコン膜、窒化シリコン膜等の無機絶縁膜で覆われている。電極パッド１１は、アルミニウム、アルミニウム合金等のアルミニウム系金属または金等により形成されている。
半導体装置１０の各電極パッド１１と、この電極パッド１１に対応する接続端子４１とは、インナーワイヤ２０およびアウターワイヤ３０により電気的に接続されている。
アウターワイヤ３０はインナーワイヤ２０の外側に配設されており、図１（ｂ）に図示されているように、アウターワイヤ３０は、インナーワイヤ２０に対応する部分が、平面視で直線的に重なって配設されている。
半導体装置１０の上面、回路基板４０の上面およびインナーワイヤ２０、アウターワイヤ３０はエポキシ樹脂等の熱硬化型絶縁樹脂で形成された封止材５０により被覆されている。
半導体装置１０の各電極パッド１１上には、半導体装置１０の上面から突出するバンプ１２が形成されている。バンプ１２は、例えば、金により形成されている。
バンプ１２と接続端子４１とは、インナーワイヤ２０により電気的に接続されている。インナーワイヤ２０の一端部には、ほぼ半球形状の盛上り部２１が形成され、盛上り部２１が接続端子４１にボンディングされている。盛上り部２１は、後述する如く、ワイヤをボール状に形成し、これを接続端子４１に押し付けることにより形成される。盛上り部２１が接続端子４１にボンディングされたボンディング部（第１ボンディング部）Ｂ１は、接続端子４１がヴィア導電部４３に接続されている接続部よりも内方、換言すれば、半導体装置１０に近い位置に設けられている。
インナーワイヤ２０の他端部２２は、バンプ１２にボンディングされている。インナーワイヤ２０の他端部２２がバンプ１２にボンディングされたボンディング部（第２ボンディング部）Ｂ２は、後述する如く、ワイヤを押し潰して形成されるもので、ほぼ平坦状に形成されている。
インナーワイヤ２０の他端部２２には、アウターワイヤ３０の一端部に形成されたほぼ半球状の盛上り部３１がボンディングされている。盛上り部３１は、後述する如く、ワイヤをボール状に形成し、これをインナーワイヤ２０の他端部２２に押し付けることにより形成され、この部分がインナーワイヤ２０の他端部とのボンディング部（第１ボンディング部）Ｂ３となる。
アウターワイヤ３０の他端部３２は、接続端子４１にボンディングされている。アウターワイヤ３０の他端部３２が接続端子４１にボンディングされたボンディング部（第２ボンディング部）Ｂ４は、後述する如く、ワイヤを押し潰して形成されるもので、ほぼ平坦状に形成されている。ボンディング部Ｂ４は、接続端子４１に接続されるヴィア導電部４３よりも外方、換言すれば、半導体装置１０から離れた位置に設けられている。
インナーワイヤ２０およびアウターワイヤ３０には、封止材５０とインナーワイヤ２０との線膨張係数の差に起因する応力が発生する。応力は、主に、ボンディング部Ｂ１〜Ｂ４の近傍におけるワイヤの根元に発生し、この応力により、インナーワイヤ２０およびアウターワイヤ３０は破断される可能性がある。
本発明の一実施の形態では、インナーワイヤ２０は、一端側のボンディング部Ｂ１においてボンディングし、この後、ボンディング部Ｂ１より上方に位置するボンディング部Ｂ２においてボンディングする、所謂、打上げ法によりボンディングする。打上げ法は、打下ろし法よりも、ワイヤを低い姿勢で配設することができ、ワイヤの長さを短くすることができる。このため、封止材５０とインナーワイヤ２０との線膨張係数の差に起因してインナーワイヤ２０に発生する応力を低減することができる。
インナーワイヤ２０の高さが低くなり、長さが短くなることにより、インナーワイヤ２０の外側に配設されるアウターワイヤ３０は、その高さを低くし、また、長さを短くすることができる。これにより、封止材５０とアウターワイヤ３０との線膨張係数の差に起因してアウターワイヤ３０に発生する応力を低減することができる。
次に、図２〜図６を参照して、図１に図示された半導体装置の実装構造を得るための製造方法を説明する。
図２〜図６の各図において（ａ）または（ａ−１）、（ａ−２）は、図１（ａ）に図示された半導体装置の実装構造の断面図に対応する部分の各工程における断面図であり、（ｂ）は、図１（ｂ）と同様、図１（ａ）における領域Ａを上方からみた各工程における拡大平面図である。
なお、半導体パッケージ１は、このような半導体パッケージ１を多数個形成することができる大きな回路基板４０上に形成され、封止材５０で封止後、回路基板４０を切断することにより得られる。しかし、以下の製造方法では、１個の半導体パッケージ１について説明する。
先ず、回路基板４０に形成されたダイパッド４４上に、ダイボンド材４５を介して半導体装置１０をダイボンディングし、半導体装置１０の上面に形成された電極パッド１１にバンプ１２を形成する。
バンプ１２の形成は、以下の手順による。
図２（ａ）に図示されるように、キャピラリ６１にワイヤ１３を挿通し、キャピラリ６１により加熱してワイヤ１３の先端に球状のボール１３ａを形成する。キャピラリ６１を図２（ａ）の位置（イ）から位置（ロ）に降下し、ボール１３ａを電極パッド１１に接触させる。
この状態で、キャピラリ６１によりボール１３ａを電極パッド１１上に押し付け、超音波溶接によりボール１３ａを電極パッド１１に接合する。接合後、クランパ（図示せず）によりワイヤ１３をボール１３ａの根元部で切断して、切り離されたワイヤ１３と共にキャピラリ６１を上昇する。
これにより、電極パッド１１上に、ほぼ半球状に盛上ったバンプ１２が形成される（図２（ａ）における半導体装置１０の左側の側辺近傍のバンプ１２参照）。
図３（ａ）に図示されるように、キャピラリ６２に挿通されたワイヤ２０’の先端に、球状のボール２１ａを形成する。キャピラリ６２を図３（ａ）の位置（イ）から位置（ロ）に降下し、ボール２１ａを接続端子４１に接触させる。ボール２１ａは、ヴィア導電部４３が接続された接続部よりも内方、換言すれば、半導体装置１０に近い位置において接続端子４１に接触させる。
この状態で、キャピラリ６２によりボール２１ａを電極パッド１１上に押し付け、超音波溶接によりボール２１ａをバンプ１２に接合する。接合後、切り離されたワイヤ２０’と共にキャピラリ６２を上昇する。
これにより、接続端子４１上に、ボンディング部Ｂ１で接合されたほぼ半球状の盛上り部２１が形成される。
ワイヤ２０’が挿通されたキャピラリ６２をバンプ１２側に向けて、斜め上方に移動させ、図４（ａ−１）に図示されるように、バンプ１２の上面に、ワイヤ２０’の中間部を接触させる。このとき、キャピラリ６２は、最高点が、バンプ１２の上面より僅かに高くなる程度に上昇させる。そして、ワイヤ２０’のバンプ１２の上面に接触する中間部を超音波溶接によりバンプ１２に接合する。接合後、クランパ（図示せず）によりワイヤ２０’を接合部の根元部で切断して、切り離されたワイヤ２０’と共にキャピラリ６２を上昇する。
これにより、図４（ａ−２）に図示されるように、バンプ１２上にほぼ平坦状のボンディング部Ｂ２が形成される。このボンディング方法は、第２ボンディング部Ｂ２が第１ボンディング部Ｂ１よりも高い位置にある打上げ法である。つまり、キャピラリ６２を、最高点がバンプ１２の上面より僅かに高い程度となるように上昇させてインナーワイヤ２０の他端部２２をバンプ１２の上面に接合させる。このため、インナーワイヤ２０は、盛上り部２１と他端部２２との間で、最高点がバンプ１２の上面と同程度の高さとなるように湾曲して配設される。
これに対し、第１ボンディング部が第２ボンディング部よりも高い位置にある打下ろし法では、第１ボンディング部におけるボンディング後に、キャピラリを第１ボンディング部より上方に移動し、再び、下降して第２ボンディング部に移動させる必要がある。第１ボンディング部は、半導体装置１０の上面と同等か、それよりも高い位置にあるため、打下ろし法では、打上げ法に比し、第１ボンディング部より上方に移動する分だけ、ワイヤの高さが高くなる。また、第１ボンディング部より上方に移動し、再び、下降する分だけワイやの長さが長くなる。
つまり、打上げ法による場合は、打下ろし法に用場合に比して、ワイヤの高さを低く、かつ、長さを短くすることができる。この結果、封止材５０とインナーワイヤ２０との線膨張係数の差に起因してインナーワイヤ２０に発生する応力を小さくし、破断の発生の可能性を低減することが可能となる。
また、上述の構造では、半導体装置１０の電極パッド１１上に、半導体装置１０の上面より突出するバンプ１２を形成している。このため、バンプ１２に接合されるインナーワイヤ２０と半導体装置１０の上部側辺のエッジとの間隙を大きくすることができ、インナーワイヤ２０が半導体装置１０の上部側辺のエッジに接触するのを防止することができる。半導体装置１０は、ダイシングによりウエハから個々の半導体装置に分離して形成されるため、上部側面には、内部回路が表出している部分があり、ワイヤと接触すると短絡を起こしたり、特性が損なわれたりする。本発明の一実施の形態では、このような不具合に対しても信頼性を確保することができる。
次に、図５に図示されるように、キャピラリ６２に挿通されたワイヤ３０’の先端に、球状のボール３１ａを形成する。キャピラリ６２を降下させ、ボール３１ａを、バンプ１２に接合されたインナーワイヤ２０の他端部２２に接触させる。
この状態で、キャピラリ６２によりボール３１ａをインナーワイヤ２０の他端部２２上に押し付け、超音波溶接によりボール３１ａをインナーワイヤ２０の他端部２２に接合する。接合後、ワイヤ３０’と共にキャピラリ６２を上昇する。
これにより、ワイヤ３０’の一端部に、接続端子４１にボンディング部Ｂ３で接合されたほぼ半球状の盛上り部３１が形成される。
ワイヤ３０’が挿通されたキャピラリ６２を接続端子４１側に向けて、斜め下方に移動させ、図６（ａ−１）に図示されるように、接続端子４１の上面にワイヤ３０’の中間部を接触させる。図６（ｂ）に図示されるように、ワイヤ３０’は、インナーワイヤ２０に対応する部分が、平面視でインナーワイヤ２０と直線的に重なるように形成される。ワイヤ３０’の中間部は、ヴィア導電部４３が接続された接続部よりも外方、換言すれば、半導体装置１０よりも離れた位置において接続端子４１に接触させる。これにより、ワイヤ３０’は、インナーワイヤ２０から離間し、独立して配設される。
そして、ワイヤ３０’の接続端子４１に接触する中間部を超音波溶接により接続端子４１に接合する。接合後、クランパ（図示せず）によりワイヤ３０’をボンディング部Ｂ４の根元部で切断して、切り離されたワイヤ３０’と共にキャピラリ６２を上昇する。
これにより、図６（ａ−２）に図示されるように、接続端子４１上に、ほぼ平坦状のボンディング部Ｂ４が形成され、インナーワイヤ２０の外側に、インナーワイヤ２０とは独立して半導体装置１０の電極パッド１１と接続端子４１とを接続するアウターワイヤ３０が湾曲状に配設される。
上述した実装方法により、図６（ａ−２）に図示されるように、電極パッド１１上に、バンプ１２、インナーワイヤ２０のボンディング部Ｂ１およびアウターワイヤ３０のボンディング部Ｂ３が層状に形成される。また、図６（ｂ）に図示されるように、電極パッド１１、インナーワイヤ２０のボンディング部Ｂ１およびアウターワイヤ３０のボンディング部Ｂ４が直線状に配設される。
アウターワイヤ３０のボンディングは、打下ろし法によるものである。しかし、インナーワイヤ２０が打上げ法により形成されており、高さが低く、その長さが短く形成されている。このため、アウターワイヤ３０は、その分、高さを低く、その長さを短くすることができる。従って、封止材５０とアウターワイヤ３０との線膨張係数の差に起因してアウターワイヤ３０に発生する応力を小さくすることができる。
上述した如く、封止材５０による封止前の半導体パッケージ１は、回路基板４０上に、上記方法により複数個同時に作製される。
図６（ａ―２）に図示された状態で金型内に装着され、封止材５０が成形により形成される。そして、金型から取り出して、境界部で切断することにより、図１に図示される半導体パッケージ１が複数個、同時に作製される。
本発明の一実施の形態に示された半導体装置の実装構造および半導体装置の実装方法は、下記の効果を奏する。
（１）インナーワイヤ２０を、接続端子４１およびバンプ１２に打上げ法によりボンディングしたので、インナーワイヤ２０の高さを低く、かつ、その長さを短くすることができる。これにより、封止材５０とインナーワイヤとの線膨張係数の差に起因してインナーワイヤ２０に発生する応力を低減することができ、インナーワイヤ２０の破断の可能性を低減することができる。
（２）半導体装置１０の電極パッド１１上に、半導体装置１０の上面から突出するバンプ１２を形成し、このバンプ１２上に、インナーワイヤ２０の他端部２２をボンディングした。このため、インナーワイヤ２０と半導体装置１０の上部側辺のエッジとの間隙を大きくすることができ、インナーワイヤ２０を打上げ法によりボンディングした場合でも、インナーワイヤ２０が半導体装置１０の上部側辺のエッジに接触するのを防止することができる。これにより、半導体装置１０の内部短絡、特性の劣化、インナーワイヤ２０の損傷等を抑制または防止することができる。
（３）インナーワイヤ２０の高さを低減し、その長さを縮小するので、インナーワイヤ２０の外側に配設されるアウターワイヤ３０を、その分、高さが低く、長さが短いものとすることができる。これにより、封止材５０とアウターワイヤ３０との線膨張係数の差に起因してアウターワイヤ３０に発生する応力を低減することができ、アウターワイヤ３０の破断を抑制することができる。
（４）インナーワイヤ２０およびアウターワイヤ３０の高さが低く且つ長さが短くなるので、半導体装置の実装構造、換言すれば、半導体パッケージ１のサイズを小さくすることができる。
（５）アウターワイヤ３０と接続端子４１とのボンディング部Ｂ４を、電極パッド１１とインナーワイヤ２０と接続端子４１とのボンディング部Ｂ１を結ぶ直線の延長線上に設けた。換言すれば、アウターワイヤ３０をインナーワイヤ２０と重ねて配設した。このため、ボンディング部Ｂ１とＢ４の幅方向における間隔が実質０となり、半導体装置１０の幅寸法（インナーワイヤ２０、アウターワイヤ３０に直交する方向の長さ）を小さくすることができる。
（６）接続端子４１がヴィア導電部４３に接続される接続部に対し、インナーワイヤ２の第１ボンディング部Ｂ１を接続部の内方に、アウターワイヤ３０の第２ボンディング部Ｂ４を接続部の外方に設けた。このため、インナーワイヤ２０とアウターワイヤ３０とを、相互に干渉せず、独立して配設されるように形成することが容易である。また、ボンディング部Ｂ１とＢ４とがヴィア導電部４３上から離れた位置となるので、ボンディング部Ｂ１、Ｂ４がヴィア導電部４３の中空部に突き抜けるようなことがなく、接合力を確実に確保することができる。
なお、上記一実施の形態では、半導体装置１０に形成された電極パッド１１が、左右側辺に１個ずつ配した構造として図示したが、これは、説明を簡潔にするためであり、本発明は、複数の電極パッド１１を有する半導体装置１０に対して幅広く適用が可能である。
半導体装置１０に形成された複数の電極パッド１１を、回路基板４０の各接続端子４１にワイヤボンディングする場合、上記一実施の形態に示すボンディング方法をすべての電極パッド１１と接続端子４１に対して適用してもよい。しかし、その一部のみに適用してもよい。
半導体装置１０の角部付近に配設されたボンディングワイヤには、特に、大きな応力が作用するため、一部の電極パッド１１と接続端子４１とを接続するボンディングには、上記一実施の形態に示すダブルワイヤ実装を適用することが好ましい。これ以外は、他のダブルワイヤ実装を適用したり、あるいは、シングルワイヤ実装としたりしてもよい。
上記一実施の形態では、アウターワイヤ３０と接続端子４１とのボンディング部Ｂ４を、電極パッド１１とインナーワイヤ２０と接続端子４１とのボンディング部Ｂ１を結ぶ直線の延長線上に設けた構造として例示した。換言すれば、アウターワイヤ３０をインナーワイヤ２０と重ねて配設した。しかし、アウターワイヤ３０をインナーワイヤ２０と重ねずに、ボンディング部Ｂ４を、インナーワイヤ２０とに平面的にずらした位置に設けるようにしてもよい。
上記一実施の形態では、回路基板４０にヴィア導電部４３が形成されている構造として例示した。しかし、接続端子４１を回路基板４０の上面上で封止材５０の外部に露出するようにしてもよい。
その他、本発明は、発明の趣旨の範囲内において、種々、変形して適用することが可能であり、要は、半導体装置の電極パッド上にバンプを設け、このバンプと基板の接続端子とを、インナーワイヤにより打上げ法で接続し、また、インナーワイヤのバンプにボンディングされた部分と接続端子とを、アウターワイヤにより打下ろし法で接続するようにしたものであればよい。
１ 半導体パッケージ（半導体装置の実装構造）
１０ 半導体装置
１１ 電極パッド
１２ バンプ
２０ インナーワイヤ
２１ 盛上り部
２２ 他端部
３０ アウターワイヤ
３１ 盛上り部
３２ 他端部
４０ 回路基板
４１ 接続端子
４２ 外部接続端子部
４３ ヴィア導電部
５０ 封止材
Ｂ１、Ｂ３ ボンディング部（第１ボンディング部）
Ｂ２、Ｂ４ ボンディング部（第２ボンディング部）

Claims (10)

  1. 接続端子を有する基板と、
    電極パッドを有し、前記基板上に搭載された半導体装置と、
    前記半導体装置の前記電極パッド上に形成されたバンプと、
    前記接続端子上に第１ボンディング部が形成され、前記バンプ上に第２ボンディング部が形成されたインナーワイヤと、
    前記インナーワイヤの前記第２ボンディング部に第１ボンディング部が形成され、前記接続端子上における前記インナーワイヤの前記第１ボンディング部より外側の位置に第２ボンディング部が形成され、前記インナーワイヤの外側に配設されたアウターワイヤと、
    前記基板上に、前記半導体装置の上面側および前記インナーワイヤ、前記アウターワイヤを覆って設けられた封止材と、を備えることを特徴とする半導体装置の実装構造。
  2. 請求項１に記載の半導体装置の実装構造において、前記バンプ、前記インナーワイヤおよび前記アウターワイヤは金により形成されていることを特徴とする半導体装置の実装構造。
  3. 請求項１または請求項２に記載の半導体装置の実装構造において、前記インナーワイヤの第１ボンディング部は、ほぼ半球形状の盛上り部を有し、前記インナーワイヤの第２ボンディング部は、平坦状に形成されていることを特徴とする半導体装置の実装構造。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置の実装構造において、前記アウターワイヤの第１ボンディング部は、ほぼ半球形状の盛上り部を有し、前記アウターワイヤの第２ボンディング部は、平坦状に形成されていることを特徴とする半導体装置の実装構造。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置の実装構造において、前記接続端子は、前記基板に設けられたヴィア導電部との接続部を有し、前記インナーワイヤの前記第１ボンディング部は、前記接続端子における前記ヴィア導電部との接続部より内方に形成され、前記アウターワイヤの第２ボンディング部は、前記接続端子における前記ヴィア導電部との接続部より外方に形成されていることを特徴とする半導体装置の実装構造。
  6. 接続端子を有する基板上に搭載された半導体装置の電極パッド上にバンプを形成する工程と、
    前記接続端子に第１ボンディングを行い、前記バンプに第２ボンディングを行って前記接続端子と前記バンプとを電気的に接続するインナーワイヤを配設する工程と、
    前記インナーワイヤの前記第２ボンディングされた部分に第１ボンディングを行い、前記接続端子上における前記インナーワイヤの前記第１ボンディングされた部分より外側の位置に第２ボンディングを行い、前記インナーワイヤの外側に、前記インナーワイヤと重ねてアウターワイヤを配設し、前記インナーワイヤと共に前記接続端子と前記バンプとを電気的に接続する工程と、
    前記基板上に、前記半導体装置の上面側および前記インナーワイヤ、前記アウターワイヤを覆う封止材を設ける工程と、を備えることを特徴とする半導体装置の実装方法。
  7. 請求項６に記載の半導体装置の実装方法において、前記半導体装置の電極パッド上にバンプを形成する工程は、金ワイヤをボール状に形成して前記電極パッド上に超音波を加えて溶着する工程を含むことを特徴とする半導体装置の実装方法。
  8. 請求項６または７に記載の半導体装置の実装方法において、前記インナーワイヤの第１ボンディングは、金ワイヤをボール状に形成して超音波により前記電極パッドに接合する工程を含み、前記インナーワイヤの第２ボンディングは、前記金ワイヤをボール状に形成することなく、前記金ワイヤを平坦状に押し潰して接合する工程を含むことを特徴とする半導体装置の実装方法。
  9. 請求項６乃至８のいずれか１項に記載の半導体装置の実装方法において、前記アウターワイヤの第１ボンディングは、金ワイヤをボール状に形成して超音波により前記電極パッドに接合する工程を含み、前記アウターワイヤの第２ボンディングは、前記金ワイヤをボール状に形成することなく、前記金ワイヤを平坦状に押し潰して接合する工程を含むことを特徴とする半導体装置の実装方法。
  10. 請求項６乃至９のいずれか１項に記載の半導体装置の実装方法において、前記接続端子は、前記基板に設けられたヴィア導電部との接続部を有し、前記インナーワイヤの前記第１ボンディングは、前記接続端子における前記ヴィア導電部との接続部より内方の位置で行い、前記アウターワイヤの第２ボンディングは、前記接続端子における前記ヴィア導電部との接続部より外方に形成されていることを特徴とする半導体装置の実装方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017511598A (ja) * 2014-04-04 2017-04-20 レイヤード オプトエレクトロニック カンパニー リミテッド ウェハー回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007150144A (ja) * 2005-11-30 2007-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007538412A (ja) * 2004-05-20 2007-12-27 テキサス インスツルメンツ インコーポレイテッド ワイヤーボンドを相互接続するための実装密度２倍化方法
JP2009054860A (ja) * 2007-08-28 2009-03-12 Citizen Electronics Co Ltd チップ型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007538412A (ja) * 2004-05-20 2007-12-27 テキサス インスツルメンツ インコーポレイテッド ワイヤーボンドを相互接続するための実装密度２倍化方法
JP2007150144A (ja) * 2005-11-30 2007-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009054860A (ja) * 2007-08-28 2009-03-12 Citizen Electronics Co Ltd チップ型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017511598A (ja) * 2014-04-04 2017-04-20 レイヤード オプトエレクトロニック カンパニー リミテッド ウェハー回路

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