KR20160126311A - 반도체 패키지 및 반도체 패키지의 제조방법 - Google Patents

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KR20160126311A
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Abstract

기판과, 상기 기판의 상면과 저면에 설치되는 적어도 하나 이상의 칩부재와, 상기 칩부재가 매립되도록 적층되는 몰딩부와, 상기 몰딩부의 중앙부에 배치되되 일부가 외부로 노출되도록 적층되는 접속부재 및 외부로 노출된 상기 접속부재에 적층되는 솔더부를 포함하는 반도체 패키지가 개시된다.

Description

반도체 패키지 및 반도체 패키지의 제조방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 반도체 패키지의 제조방법에 관한 것이다.
최근에는 소형이면서도 고성능을 갖는 반도체 패키지를 제조하기 위해 기판의 양면에 전자 부품을 실장하는 구조도 개발되고 있는 추세이다.
그런데, 이처럼 양면에 전자부품을 실장하는 경우, 기판의 양면에 몰드부를 형성해야 하므로, 외부 접속 단자를 형성하기 어렵다는 문제가 있다.
나아가, 외부 접속 단자는 주로 몰드부의 저면 외곽영역에 배치되며, 모듈 사이즈가 커질수록 외곽부위에만 배치되어 있는 핀 구조상 스트레스에 취약해질 수도 있다.
또한, 몰드부와 도금의 밀착력 저하 문제로 몰드부 상에 구리 패턴을 삽입하기 어려운 구조로서, 신호특성이 저하되는 문제가 있다.
미국 공개특허공보 제2008/022053호
신호 안정성을 개선할 수 있으며, 응력 집중을 방지할 수 있는 반도체 패키지 및 반도체 패키지의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 패키지는 기판과, 상기 기판의 상면과 저면에 설치되는 적어도 하나 이상의 칩부재와, 상기 칩부재가 매립되도록 적층되는 몰딩부와, 상기 몰딩부의 중앙부에 배치되되 일부가 외부로 노출되도록 적층되는 접속부재 및 외부로 노출된 상기 접속부재에 적층되는 솔더부를 포함한다.
신호 안정성을 개선할 수 있으며, 응력 집중을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 저면 사시도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 기판을 준비하는 단계와 칩부재를 실장하는 단계를 설명하기 위한 공정 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩부를 형성하는 단계를 설명하기 위한 공정 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩부를 식각하는 단계를 설명하기 위한 공정흐름도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재를 형성하는 단계를 설명하기 위한 공정흐름도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재를 매립시키도록 제2 몰딩부를 재적층하는 단계를 설명하기 위한 공정흐름도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재의 일부를 노출시키는 단계를 설명하기 위한 공정흐름도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 솔더부를 형성하는 단계를 설명하기 위한 공정흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 저면 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 일예로서, 기판(110), 칩부재(120), 몰딩부(130), 접속부재(140) 및 솔더부(150)를 포함하여 구성될 수 있다.
기판(110)은 적어도 한 면에 칩부재(120)가 실장되도록 하는 구성으로서, 일예로서 세라믹 기판, 인쇄회로기판, 유연성 기판 등 다양한 종류의 기판 중 어느 하나일 수 있다.
또한, 기판(110)의 일면 또는 양면에는 칩부재(120)의 실장을 위한 실장용 전극(미도시)이나 실장용 전극 상호간을 전기적으로 연결하는 배선패턴(미도시)이 형성될 수 있다.
한편, 기판(110)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(미도시)이 형성될 수 있다.
그리고, 기판(110)에는 양면에 형성되는 실장용 전극과 내부에 형성되는 회로 패턴들을 전기적으로 연결하는 도전성 비아(112)가 구비될 수 있다.
칩부재(120)는 기판(110)의 적어도 일면에 실장되며, 수동소자와 능동소자와 같은 다양한 소자들을 포함하며, 기판(110) 상에 실장될 수 있는 소자들이라면 모두 칩부재(120)로 이용될 수 있다.
이러한 칩부재(120)는 기판(110)의 상면과 저면에 모두 실장된다.
한편, 칩부재(120)의 크기나 형상, 그리고 반도체 패키지(110)의 설계에 따라 기판(110)의 양면에서 다양한 형태로 칩부재(120)들이 배치될 수 있다.
또한, 칩부재(120)는 플립 칩(flip chip) 형태로 기판(110)에 실장되거나 본딩 와이어를 통해 기판(110)에 전기적으로 접합될 수도 있다.
몰딩부(130)는 칩부재(120)가 매립되도록 기판(110) 상에 적층된다. 한편, 몰딩부(130)는 기판(110)의 상면에 적층되는 제1 몰딩부(132)와, 기판(110)의 저면에 적층되는 제2 몰딩부(134)로 이루어질 수 있다.
즉, 몰딩부(130)는 기판(110)의 양면에 실장된 칩부재(120)를 밀봉한다. 또한, 기판(110)에 실장된 칩부재(120) 사이에 충진됨으로써, 칩부재(120) 상호 간의 전기적인 단락이 발생되는 것을 방지하고, 칩부재(120)의 외부를 둘러싸 칩부재(120)를 기판(110) 상에 고정시키는 역할을 수행한다. 이에 따라, 외부의 충격으로부터 칩부재(120)의 파손 및 이탈을 방지할 수 있다.
이러한 몰딩부(130)는 EMC(Epoxy Molding Compound)와 같이 에폭시 등의 수지재를 포함하는 절연성 재료로 형성될 수 있다.
본 실시예에서는 제1 몰딩부(132)는 기판(110)의 상면에 적층되어 칩부재(120)가 모두 제1 몰딩부(132)에 매립되도록 적층되는 경우를 예로 들어 설명하고 있다. 하지만, 이에 한정되지 않으며 칩부재(120) 중 적어도 하나는 일부가 제1 몰딩부(132)의 외부로 노출되도록 구성하는 등 다양한 응용이 가능할 것이다.
또한, 제2 몰딩부(134)는 기판(110)의 저면에 적층되어 칩부재(120)가 모두 제2 몰딩부(134)에 매립되도록 한다. 다만, 제2 몰딩부(134)도 제1 몰딩부(132)와 같이 칩부재(120) 중 적어도 하나는 일부가 제2 몰딩부(134)의 외부로 노출되도록 구성하는 등 다양한 응용이 가능할 것이다.
그리고, 제2 몰딩부(134)의 가장자리에는 적어도 하나의 비아홀(134a)이 구비되며, 이러한 비아홀(134a)에는 주접속도체(134b)가 배치될 수 있다.
한편, 제2 몰딩부(134) 중 접속부재(140)를 매립시키기 위한 부분은 다른 부분과 다른 재질의 절연성 재료로 이루어질 수 있다. 다만, 이에 한정되지 않으며 접속부재(140)를 매립시키기 위한 부분은 다른 부분과 동종 재질의 절연성 재료로 이루어질 수도 있다.
더하여, 제2 몰딩부(134)의 중앙부에는 적어도 하나의 보조 비아홀(134c)이 구비되며, 이러한 보조 비아홀(134c)에는 보조접속도체(134d)가 배치될 수 있다. 보조접속도체(134d)는 접속부재(140)와 기판(110)을 전기적으로 연결하기 위한 구성이며, 이에 따라 접속부재(140)에 솔더부(150)가 형성될 수 있다.
그리고, 상기한 주접속도체(134b)의 일단은 기판(110)의 저면에 접속되며, 타단은 제2 몰딩부(134)의 외부로 노출될 수 있다. 즉, 주접속도체(134b)는 제2 몰딩부(134)를 관통되도록 배치될 수 있다.
또한, 주접속도체(134b)는 도전성 재질로 형성될 수 있으며, 일예로서 금, 은, 알루미늄 또는 이들의 합금으로 형성될 수 있다.
한편, 보조접속도체(134d)도 도전성 재질로 이루어질 수 있다.
접속부재(140)는 몰딩부(130)의 중앙부에 배치되되 일부가 외부로 노출되도록 적층된다. 즉, 접속부재(140)는 제 2 몰딩부(134)의 중앙부에 적층되며, 플레이트 형상을 가질 수 있다. 일예로서, 접속부재(140)는 사각형 플레이트 형상을 가질 수 있다.
한편, 접속부재(140)는 무전해 도금 공정을 통해 형성될 수도 있으며, 도전성 페이스트를 이용한 패터닝 공정을 통해서도 형성될 수 있다.
그리고, 접속부재(140) 중 외부로 노출되도록 배치되는 부분에는 솔더부(150)가 형성될 수 있다. 이와 같이 솔더부(150)가 접속부재(140)에 연결되므로 전원/그라운드단의 접속부(IO 핀) 증가를 통해 신호안정도를 개선시킬 수 있으며, 솔더부(140)가 반도체 패키지(100)의 중앙부에 배치되도록 함으로써 응력집중을 완화시킬 수 있는 것이다.
또한, 접속부재(140)는 상기한 바와 같이, 보조접속도체(134d)에 의해 기판(110)과 전기적으로 연결될 수 있다.
나아가, 접속부재(140)는 메인 기판(미도시)으로부터 유입되는 노이즈를 용이하게 차폐할 수 있으며, 반대로 반도체 패키지(100)에서 발생되는 노이즈가 메인 기판으로 유입되는 것을 차폐할 수 있다.
솔더부(150)는 외부로 노출된 접속부재(140)에 적층된다. 나아가, 솔더부(150)는 상기한 주접속도체(134b)에도 적층될 수 있다. 이와 같이 솔더부(150)가 제2 몰딩부(134)의 가장자리와 중앙부에 형성됨으로써 응력집중을 완화시킬 수 있다.
즉, 솔더부(150)가 주접속도체(134b)에만 적층되는 종래와 비교하여 솔더부(150)가 제2 몰딩부(134)의 중앙부에도 형성함으로써 반도체 패키지(100)의 가장자리부에서 응력집중을 완화시킬 수 있는 것이다.
나아가, 솔더부(150)가 중앙부에도 형성됨으로써 접속부(IO 핀) 증가를 통해 신호안정도를 개선시킬 수 있는 것이다.
상기한 바와 같이, 제2 몰딩부(134)의 중앙부에 매립되도록 적층되는 접속부재(140)를 통해 반도체 패키지(100)의 중앙부에 솔더부(150)를 형성할 수 있다.
이에 따라, 신호안정도를 개선시킬 수 있으며, 나아가 응력집중을 완화시킬 수 있다.
이하에서는 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 패키지 제조방법에 대하여 설명하기로 한다.
도 3 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 공정 흐름도이다.
이하, 도 3부터 순차적으로 도 9까지 참조하면서, 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 설명하기로 한다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 기판을 준비하는 단계와 칩부재를 실장하는 단계를 설명하기 위한 공정 흐름도이다.
도 3을 참조하면, 먼저 기판(110)을 준비한다. 기판(110)은 상면 및 저면에 칩부재(120)가 실장되도록 하는 구성으로서, 일예로서 세라믹 기판, 인쇄회로기판, 유연성 기판 등 다양한 종류의 기판 중 어느 하나일 수 있다.
그리고, 기판(110)의 일면 또는 양면에는 칩부재(120)의 실장을 위한 실장용 전극(미도시)이나 실장용 전극 상호간을 전기적으로 연결하는 배선패턴(미도시)이 형성될 수 있다.
한편, 기판(110)은 복수의 층으로 형성된 다층 기판일 수 있으며, 각 층 사이에는 전기적 연결을 형성하기 위한 회로 패턴(미도시)이 형성될 수 있다.
그리고, 기판(110)에는 양면에 형성되는 실장용 전극과 내부에 형성되는 회로 패턴들을 전기적으로 연결하는 도전성 비아(112)가 구비될 수 있다.
이후, 기판(110)에 적어도 하나의 칩부재(120)를 실장한다. 즉, 도 4에 도시된 바와 같이 기판(110)의 양면에 칩부재(120)가 실장된다. 이때, 칩부재(120)는 플립 칩(flip chip) 형태로 기판(110)에 실장되거나 본딩 와이어를 통해 기판(110)에 전기적으로 접합될 수도 있다.
한편, 칩부재(120)는 수동소자와 능동수조와 같은 다양한 소자들을 포함하며, 기판(110) 상에 실장될 수 있는 소자들이라면 모두 칩부재(120)로 이용될 수 있다.
또한, 칩부재(120)의 크기나 형상, 그리고 반도체 패키지(110)의 설계에 따라 기판(110)의 양면에 다양한 형태로 칩부재(120)들이 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩부를 형성하는 단계를 설명하기 위한 공정 흐름도이다.
도 5를 참조하면, 몰딩부(130)는 칩부재(120)를 봉지하도록 기판(110) 상에 적층된다. 즉, 몰딩부(130)는 기판(110)의 상면에 실장되는 칩부재(120)를 매립시키는 제1 몰딩부(132)와, 기판(110)의 저면에 실장되는 칩부재(120)를 매립시키는 제2 몰딩부(134)를 구비할 수 있다.
이와 같이, 기판(110)에 실장된 칩부재(120) 사이에 제1,2 몰딩부(132,134)가 충진됨으로써, 칩부재(120) 상호 간의 전기적인 단락이 발생되는 것을 방지하고, 칩부재(120)의 외부를 둘러싸고 있어 칩부재(120)를 기판(110) 상에 고정시키는 역할을 수행한다. 이에 따라, 외부의 충격으로부터 칩부재(120)의 파손 및 이탈을 방지할 수 있는 것이다.
이러한 몰딩부(130)는 EMC(Epoxy Molding Compound)와 같이 에폭시 등의 수지재를 포함하는 절연성 재료로 형성될 수 있다.
한편, 본 실시예에서는 제1,2 몰딩부(132,134)가 기판(110)의 상면 및 저면에 적층되어 칩부재(120)가 모두 제1,2 몰딩부(132,134)에 매립되도록 적층되는 경우를 예를 들어 설명하고 있다. 하지만, 이에 한정되지 않으며 칩부재(120) 중 적어도 하나는 일부가 제1,2 몰딩부(132,134)의 외부로 노출되도록 구성하는 등 다양한 응용이 가능하다.
또한, 제2 몰딩부(134)의 가장자리에는 비아홀(134a)이 형성되며, 제2 몰딩부(134)의 중앙부에는 보조 비아홀(134c)이 형성된다. 그리고, 비아홀(134a)과 보조 비아홀(134c)에는 주접속도체(134b)와 보조접속도체(134d)가 형성된다.
주접속도체(134b)와 보조접속도체(134d)는 도전성 재질로 형성될 수 있으며, 일예로서, 금, 은, 알루미늄 또는 이들의 합금으로 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩부를 식각하는 단계를 설명하기 위한 공정흐름도이고, 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재를 형성하는 단계를 설명하기 위한 공정흐름도이다.
먼저, 도 6을 참조하면, 기판(110) 상에 적층된 제2 몰딩부(134)를 식각한다. 즉, 제2 몰딩부(134)에 식각에 의해 홈(202)이 형성된다. 한편, 제2 몰딩부(134)에 형성되는 홈(202)은 접속부재(140)의 크기보다 크게 형성될 수 있다.
즉, 제2 몰딩부(134)에 접속부재(140)를 형성한 후 접속부재(140) 상에 제2 몰딩부(134)를 재적층할 때, 재적층되는 제2 몰딩부(134)와 기존의 제2 몰딩부(134)의 접합력을 증대시킬 수 있도록 홈(202)이 접속부재(140)의 크기보다 크게 형성되는 것이다.
그리고, 제2 몰딩부(134)에 의해 형성된 홈(202)에는 상기한 보조접속도체(134d)가 외부로 노출된다. 즉, 식각 시 보조접속도체(134d)도 함께 식각될 수 있다.
또한, 식각에 의해 형성되는 홈(202)은 제2 몰딩부(134)의 중앙부에 배치될 수 있다. 또한, 홈(202)의 깊이는 접속부재(140)가 용이하게 노출될 수 있는 깊이를 가질 수 있다.
이후, 도 7에 도시된 바와 같이, 제2 몰딩부(134)의 식각에 의해 형성되는 홈(202)에 접속부재(140)가 적층된다. 이때 접속부재(140)는 무전해 도금 공정을 통해 형성될 수도 있으며, 도전성 페이스트를 이용한 패터닝 공정을 통해 형성될 수 있다.
그리고, 접속부재(140)는 보조접속도체(134d)에 접촉되도록 형성될 수 있다.
또한, 상기한 바와 같이 접속부재(140)는 제2 몰딩부(134)에 형성되는 홈(202)의 크기보다 작은 크기를 가지도록 형성될 수 있다. 다시 말해, 접속부재(140)의 넓이가 제2 몰딩부(134)의 형성되는 홈(202)의 넓이보다 작은 넓이를 가지도록 접속부재(140)를 적층 형성한다.
한편, 접속부재(140)는 사각형 플레이트 형상을 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재를 매립시키도록 제2 몰딩부를 재적층하는 단계를 설명하기 위한 공정흐름도이고, 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 접속부재의 일부를 노출시키는 단계를 설명하기 위한 공정흐름도이다.
도 8을 참조하면, 제2 몰딩부(134)의 식각에 의해 형성되는 홈(202, 도 7 참조)에 제2 몰딩부(134)를 재적층한다. 한편, 재적층되는 제2 몰딩부(134)는 다른 부분과 동종 재질의 절연성 재료로 이루어질 수도 있고, 다른 부분과 다른 재질의 절연성 재료로 이루어질 수 있다.
또한, 제2 몰딩부(134)의 식각에 의해 형성되는 홈(202)의 크기가 접속부재(140)의 크기보다 크게 형성되므로, 홈(202)에 재적층되는 제2 몰딩부(134)와 이전의 제2 몰딩부(134)와의 접합력이 증대될 수 있다.
이에 따라, 접속부재(140)가 보다 견고하게 제2 몰딩부(134)에 매립될 수 있어 접속부재(140)의 들뜸이나 변형을 방지할 수 있는 것이다.
이후, 도 9에 도시된 바와 같이, 접속부재(140)를 매립시키기 위해 재적층된 제2 몰딩부(134), 즉 접속부재(140) 상에 적층되는 제2 몰딩부(134)에 노출홀(204)을 형성하여 접속부재(140)의 일부가 외부로 노출되도록 한다.
이때, 노출홀(204)은 레이저 드릴링(laser drilling)에 의해 형성될 수 있다.
이와 같이, 노출홀(204)이 형성됨으로써 접속부재(140)의 일부분이 외부로 노출될 수 있는 것이다.
도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 솔더부를 형성하는 단계를 설명하기 위한 공정흐름도이다.
도 10을 참조하면, 솔더부(150)가 외부로 노출된 접속부재(140)에 적층된다. 나아가, 솔더부(150)는 주접속도체(134b)에도 적층된다. 이와 같이 솔더부(150)가 제2 몰딩부(134)의 가장자리와 중앙부에 형성된다.
이와 같이 솔더부(150)가 제2 몰딩부(134)의 가장자리와 중앙부에 형성됨으로써 응력집중을 완화시킬 수 있는 것이다.
즉, 솔더부(150)가 주접속도체(134b)에만 적층되는 경우와 비교하여 솔더부(150)가 제2 몰딩층(134)의 중앙부에도 형성됨으로써 반도체 패키지(110)의 가장자리부에서의 응력집중을 완화시킬 수 있는 것이다.
나아가, 솔더부(150)가 중앙부에도 형성됨으로써 접속부(IO 핀) 증가를 통해 신호안정도를 개선시킬 수 있다.
한편, 상기한 바와 같이, 식각에 의해 형성되는 제2 몰딩층(134)의 홈(202)보다 작은 크기를 가지도록 접속부재(140)를 형성함으로써 제2 몰딩층(134)의 재적층 시 재적층되는 제2 몰딩층(134)과 기 형성된 제2 몰딩층(134)의 접합력을 증대시킬 수 있다.
이에 따라, 접속부재(140)가 제2 몰딩층(134)에 보다 견고하게 결합되어 접속부재(140)의 들뜸 및 변형을 방지할 수 있다.
나아가, 접속부재(140)에 형성되는 솔더부(150)를 통해 반도체 패키지(100)의 가장자리에 가해지는 응력집중을 방지할 수 있다.
또한, 접속부재(140)를 통해 노이즈를 용이하게 차폐할 수 있다.
그리고, 솔더부(150)가 중앙부에도 형성됨으로써 접속부(IO 핀) 증가를 통한 신호안정도를 개선시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 반도체 패키지
110 : 기판
120 : 칩부재
130 : 몰딩부
132 : 제1 몰딩부
134 ; 제2 몰딩부
140 : 접속부재
150 : 솔더부

Claims (11)

  1. 기판;
    상기 기판의 상면과 저면에 설치되는 적어도 하나 이상의 칩부재;
    상기 칩부재가 매립되도록 적층되는 몰딩부;
    상기 몰딩부의 중앙부에 배치되되 일부가 외부로 노출되도록 적층되는 접속부재; 및
    외부로 노출된 상기 접속부재에 적층되는 솔더부;
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 몰딩부는 상기 기판의 상면에 적층되는 제1 몰딩부와, 상기 기판의 저면에 적층되는 제2 몰딩부로 이루어지는 반도체 패키지.
  3. 제2항에 있어서,
    상기 접속부재는 상기 제2 몰딩부에 적층되며, 플레이트 형상을 가지는 반도체 패키지.
  4. 제3항에 있어서,
    상기 접속부재는 보조접속도체에 의해 상기 기판에 연결되는 반도체 패키지.
  5. 제2항에 있어서,
    상기 제2 몰딩부의 가장자리에는 복수개의 주접속도체가 형성되는 반도체 패키지.
  6. 제1항에 있어서,
    상기 접속부재는 무전해 도금이나 도전성 페이스트를 이용한 패터닝에 의해 형성되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 몰딩부는 EMC(Epoxy Molding Compound)로 이루어지는 반도체 패키지.
  8. 기판을 준비하는 단계;
    상기 기판에 적어도 하나의 칩부재를 실장하는 단계;
    상기 칩부재를 봉지하는 몰딩부를 형성하는 단계;
    상기 몰딩부에 접속부재를 적층하는 단계;
    상기 접속부재의 일부를 노출하도록 상기 접속부재에 몰딩부를 재적층하는 단계; 및
    상기 외부로 노출된 접속부재에 솔더부를 형성하는 단계;
    를 포함하는 반도체 패키지 제조방법.
  9. 제8항에 있어서, 상기 몰딩부에 접속부재를 적층하는 단계는
    상기 몰딩부의 일부를 식각하는 단계; 및
    식각에 의해 형성된 홈에 상기 접속부재를 형성하는 단계;
    를 포함하는 반도체 패키지 제조방법.
  10. 제9항에 있어서,
    상기 접속부재는 무전해 도금이나 금속 페이스트를 이용한 패터닝에 의해 형성되는 반도체 패키지 제조방법.
  11. 제8항에 있어서, 상기 접속부재에 몰딩부를 재적층하는 단계는
    상기 접속부재가 매립되도록 몰딩부를 적층하는 단계와, 상기 접속부재의 일부가 노출되도록 레이저 드릴링에 의해 노출홀을 형성하는 단계를 구비하는 반도체 패키지 제조방법.
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