CN100505196C - 芯片电性连接结构及其制法 - Google Patents

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Abstract

本发明的芯片电性连接结构及其制法提供至少一形成有导电凸块的半导体芯片，并将该半导体芯片接置在一平板承载件上；接着在该半导体芯片及该平板承载件上形成一介电层，并移除部分的介电层外露出该导电凸块；在该介电层上形成电性导接到该导电凸块的电性连接垫，可在该电性连接垫上进行线路增层制程，将该半导体芯片电性连接到外部电子元件；本发明的芯片电性连接结构及其制法可确保半导体芯片连接界面的电性能力以及电性连接的可靠性，同时可整合芯片承载件的制造与半导体封装技术的制程，为客户端提供较大的需求弹性，同时能够简化半导体业制程与界面整合问题，同时避免现有半导体封装制程中芯片与芯片承载件间的电性导接及模压等问题。

Description

芯片电性连接结构及其制法
技术领域
本发明是关于一种芯片电性连接结构及其制法，特别是关于一种由半导体芯片的电极垫提供电性延伸的导电结构及其制作方法。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，其中球栅阵列(Ball grid array，BGA)是一种先进的半导体封装技术，它采用一基板安置半导体芯片，并利用自动对位(Self-alignment)技术在该基板背面植置多个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体芯片承载件上可以容纳更多的输入/输出连接端(I/O connection)，符合高度集成化(Integration)的半导体芯片的需要，并借由这些锡球将整个封装单元焊接并电性连接到外部的印刷电路板。
另外自从IBM公司在1960年早期引入覆晶封装(Flip chip package)技术以来，与打线(Wire bond)技术相比，覆晶技术是半导体芯片与基板间的电性连接通过焊锡凸块非一般的金线。这种覆晶技术的优点在于该技术可提高封装密度以降低封装元件尺寸，同时，这种覆晶技术不需使用长度较长的金属导线，故可提高电性性能，满足高密度、高速度的半导体装置需求。
在现行覆晶技术中，半导体集成电路(IC)芯片的表面上配置有电极垫(Electrode pad)，供承载芯片的电路板上也具有相对应的接触焊垫，在该芯片以及电路板之间可以适当地设置焊锡凸块或其它导电粘着材料，使该芯片是以电性接触面朝下的方式设置在该电路板上，其中，该焊锡凸块或导电粘着材料提供该芯片以及电路板间的电性输入/输出(I/O)以及机械性的连接。
请参阅图1，它是一种现有覆晶元件，如图所示，多个金属凸块11是形成于芯片13的电极垫12上，以及多个由焊料制成的预焊锡凸块14是形成于电路板16的接触焊垫15上。在足以使该预焊锡凸块14熔融的回焊温度条件下，将预焊锡凸块14回焊到相对应的金属凸块11即可形成焊锡结17。就焊锡凸块焊锡结(Solder bump joint)而言，可进一步在该芯片以及该电路板间的间隙中填入有机底胶(Underfill)18，以抑制该芯片13以及该电路板16间的热膨胀差并降低该焊锡接的应力。
目前业界主要是借由模板印刷技术(Stencil printing technology)在电路板的接触焊垫上沉积焊锡材料以形成预焊锡凸块。然而，在实际操作上，由于现今通讯、网络及计算机等各式便携式(Portable)电子产品的大幅成长，可缩小IC面积且具有高密度与多接脚化特性的BGA、芯片尺寸封装(CSP，Chip size package)与多芯片模块(MCM，Multi chipmodule)等封装件已日渐成为封装市场上的主流，并常与微处理器、芯片组、绘图芯片等高效能芯片搭配，以发挥更高速的运算功能，这些结构势必缩小线路宽度与焊垫尺寸，当焊垫间隙持续缩减时，因为该焊垫间形成有绝缘保护层，将遮蔽住部分的焊垫面积，致使外露出该绝缘保护层的焊垫尺寸更加缩小，不仅造成后续形成预焊锡凸块的对位问题的产生，同时也因该绝缘保护层敷设所占空间与其形成的高度影响，使模板印刷技术中的模板开孔尺寸要求缩小，焊锡材料也不易沉积在该接触焊垫上，导致模板印刷技术变得良率过低而不可行，况且模板的费用会因焊垫尺寸、间距的缩小而增加，致使制程费用增加；此外，随着焊垫间隙的缩减，绝缘保护层对于该电路板本身的接触面积则变得更小，使得该绝缘保护层对于该电路板本身的粘着力有减弱的趋势。进而导致细间距的预焊锡凸块制程面临瓶颈，不易再作良好的电性连接。
另外，在覆晶式半导体装置的制程中，同样须在完成晶圆集成电路制程后，在该晶圆内芯片的电极垫上形成一焊块底部金属化(Underbump metallurgy，UBM)结构层以供承载金属凸块，再进行切单作业将该晶圆切割形成多个芯片，之后将该覆晶式半导体芯片接置并电性连接到一电路板上。其中该UBM结构层与金属凸块的制程首先在该半导体晶圆表面形成一绝缘保护层(Passivation layer)，并曝露出电极垫位置，接着在该电极垫上利用溅镀及电镀形成一包括有多层金属的UBM结构层；之后将一光阻层设置在该绝缘保护层上，且该光阻层预设有多个开口，用以曝露出该UBM结构层；然后进行一焊料涂布制程，将例如为锡铅合金(Sn/Pb)的焊料，通过该光阻层开口利用网版印刷的技术涂布到该UBM结构层，再进行回焊(Reflow)制程，将焊料焊接到该UBM结构层上，之后将该光阻层移除，并进行第二次回焊程序，将该焊料圆球化，在半导体晶圆上形成金属凸块，借由该金属凸块提供半导体芯片与电路板间的电性导接。
因此，对于覆晶式半导体装置而言，需要在半导体芯片与对应接置的电路板上各自形成有对应的电性连接单元(如金属凸块及预焊锡凸块)，再由封装进行连接并填入底胶(underfill)以完成芯片封装，不仅提高制程步骤与成本，同时伴随制程中可靠性风险的增加。再者，随着集成电路集成化要求，不论在芯片或电路板端上的线路尺寸或电极垫、焊垫尺寸间距已要求愈来愈小，致使后续要在该细线路及细间距的电极垫与焊垫上进行电性导接时，其制程对位及制作精度要求，皆使半导体业界面临严重的制程瓶颈。
无论采用覆晶式封装制程或打线式封装制程，该电路板的制程与半导体芯片的封装形式，均需要采用不同的制程机具与制程步骤，且其制程繁琐，制造成本高；再者，在进行模压封胶制程时是将完成布设芯片的电路板置在一封装模具中，供一环氧树脂(Epoxy)材料注入模具中形成用以包覆该芯片与焊线的封装胶体，然而，在实际制程中，该模具由于受限于半导体封装件的设计，故其模穴尺寸与夹压位置势必有所差异，可能会造成无法紧密夹固等问题，在注入树脂材料时，容易导致封装胶体溢胶到该电路板表面，非但降低了该半导体封装件的表面平整度与美观，同时更可能污染该电路板上后续要植置锡球的焊垫位置，影响该半导体封装件的电性连接质量，严重影响该半导体封装件的生产质量及产品可靠性。
此外，一般半导体装置的制程是首先由芯片承载件制造业者(例如电路板制造商)生产适用于半导体装置的芯片承载件，之后，再将这些芯片承载件交由半导体封装业者进行置晶、模压以及植球等制程，最后，方可完成客户端所需的电子功能的半导体装置。其间涉及不同制程业(即包括芯片承载件制造业与半导体封装业)，因此在实际制造过程中不仅步骤繁琐且界面整合不易，况且，若客户端要进行变更功能设计时，其牵涉变更与整合层面更是复杂，不符合需求弹性与经济效益。
发明内容
为克服上述现有技术的缺失，本发明的主要目的在于提供一种芯片电性连接结构及其制法，其可在半导体芯片电极垫上的导电凸块直接进行线路增层制程，完成该半导体芯片和外部电子元件的电性连接，同时整合芯片承载件的制造与半导体封装技术的制程，为客户端提供较大的需求弹性，同时简化半导体业制程与界面整合问题。
本发明的再一目的在于提供一种芯片电性连接结构及其制法，可因应集成电路集成化的需求，通过简化制程有效提供半导体芯片向外进行电性延伸。
本发明的另一目的在于提供一种芯片电性连接结构及其制法，避免了现有半导体芯片与电路板间利用覆晶及打线方式相互电性导接时导致的电性不良及制程可靠性问题。
本发明的又一目的在于提供一种芯片电性连接结构及其制法，简化半导体芯片与芯片承载件之间的连接形式，降低了制程步骤与成本，同时可提升半导体芯片电性连接界面的电性能力及可靠性。
为达上述及其它目的，本发明提供一种芯片电性连接结构的制法，该芯片电性连接结构的制法包括：提供至少一半导体芯片，且对应于该半导体芯片的电极垫上形成有导电凸块，并将该半导体芯片接置在一平板承载件上；在该平板承载件及该半导体芯片上形成一介电层，并使该介电层覆盖住该导电凸块；移除部分介电层，外露出该导电凸块；以及在该介电层上形成电性连接到该导电凸块的电性连接垫。
其中，该电性连接垫导接到外露于该介电层的导电凸块。该电性连接垫的尺寸略大于该外露导电凸块的尺寸。后续即可在该整合有芯片的平板承载件上进行线路增层制程，使芯片能够利用导电凸块及电性连接垫向外进行电性延伸，借以形成一整合芯片的半导体构装结构。
通过上述制程，本发明也出一种芯片电性连接结构，该芯片电性连接结构包括：形成于芯片表面的电极垫，且该芯片是以其另一表面接置于一平板承载件上；形成于该电极垫上的导电凸块，且该导电凸块是凸出并高于用以覆盖在该芯片及平板承载件上的介电层；以及形成在该介电层上的电性连接垫，且该电性连接垫与外露出该介电层的导电凸块相互电性连接，供该芯片向外进行电性延伸。
本发明的芯片电性连接结构及其制法是在半导体芯片的电极垫上预先形成导电凸块，然后覆盖一介电层并移除部分的介电层外露出该导电凸块，再借由图案化线路制程，在该介电层上形成电性连接垫(至少包括比导电凸块尺寸略大的电性连接垫)，并使该电性连接垫能够电性导接到外露于该介电层的导电凸块，高度集成化的半导体芯片在细线路及电极垫微间距的情况下，能够先通过该导电凸块将电极垫作电性导出，然后再借由该电性连接垫从该导电凸块作向四周进行电性延伸，可供后续该电性连接垫上进行线路增层制程，形成一与该半导体芯片电性连接的线路增层结构，有效提供芯片向外进行电性导出。
与现有打线或覆晶式半导体封装技术相比，本发明的芯片电性连接结构及其制法可将半导体芯片借由其上形成的电性连接结构(电极垫、导电凸块及电性连接垫)，以及利用增层制程所形成的线路增层结构或导电元件直接向外进行电性导接，确保半导体芯片连接界面的电性能力以及电性连接的可靠性，同时可整合芯片承载件的制造与半导体封装技术的制程，为客户端提供较大的需求弹性，同时能够简化半导体业制程与界面整合问题，同时避免现有半导体封装制程中芯片与芯片承载件间的电性导接及模压等问题。
附图说明
图1是现有FCBGA半导体封装件的剖面示意图；
图2A至图2G是本发明的芯片电性连接结构的制法剖面示意图；
图3A至图3C是于应用本发明所形成的半导体装置剖面示意图。
具体实施方式
实施例
图2A至图2G是本发明的芯片电性连接结构的制法剖面示意图。
如图2A所示，首先，提供至少一半导体芯片20，且在该半导体芯片20的电极垫200上形成有导电凸块20a。该导电凸块20a可以是铜、金、银、锡、镍及钯等导电金属组成群组中的任一个所构成或是上述金属多层叠合而成。依实际操作的经验，该金属凸块以由铜构成为佳，但非以此为限。此外，该导电凸块可利用电镀、物理沉积或化学沉积等方式形成，由于其制程方法并非本发明主要技术特征，故于此不再为文赘述。
如图2B所示，将至少一半导体芯片20接置在一平板承载件21上。该半导体芯片可通过一胶粘剂(未标出)接置在该平板承载件21。其中，该平板承载件21可以是绝缘板、陶瓷板或金属板，作为该半导体芯片的散热路径，它可将其运行过程中产生的热量有效传递到外界，另该平板承载件21也可以是一形成有线路层的电路板，且该平板承载件21是可直接提供芯片20接置在其表面上，或在该平板承载件21中预先形成有开口(未标出)，供容置半导体芯片。图2B中虽然以二个芯片作说明，但非以此为限，在制程时可依实际需求可在该平板承载件上接置至少一半导体芯片。
如图2C所示，在该平板承载件21及该半导体芯片20上形成一介电层22。该介电层22可例如是环氧树脂(Epoxy resin)、聚酰亚胺(Polyimide)、氰酸酯(Cyanate ester)、芳香尼龙(Aramid)、聚四氟乙烯(Polytetrafluoroethylene)、BCB(Benzocyclobuthene)、PPE(Polyphenylether)、液晶高分子(LCP-Liquid Crystal Polymer)、双马来酰亚胺三嗪(BT，Bismaleimide triazine)或混合环氧树脂与玻璃纤维等材质所构成，也可归类为感旋光性或非感旋光性材料所构成。
如图2D所示，接着借由激光(laser)、电浆蚀刻(plasma)、反应离子蚀刻(RIE)或光蚀刻(photoetching)等方式去除部分的介电层22，外露出该导电凸块20a，且使该导电凸块20a是凸出并高于该介电层22表面。
如图2E所示，在该介电层22及这些导电凸块20a外露表面形成一导电层23，并在该导电层23上形成一阻层24，且对该阻层24进行图案化制程，使该阻层24形成有多个开口240，且该开口240至少是对应形成于该导电凸块20a位置处。
其中，该导电层23主要作为后续进行电镀金属层所需的电流传导路径，可由金属、合金、堆栈数层金属层或导电性高分子材料构成。
该阻层24可例如是干膜或液态光阻等感旋光性阻层(Photoresist)，利用印刷、旋涂或贴合等方式形成于该导电层23表面，再借由曝光、显影等方式加以图案化，另该阻层24也可使用非感光阻层，再利用激光蚀刻的图案化方式，使该阻层24仅覆盖住该表面部分的导电层23，形成多个要电镀形成导电物的开口240，而该开口240中至少包括有相对应该导电凸块20a的位置处。
如图2F所示，然后，进行电镀制程，在外露出该阻层开口240中的导电层23上形成有电性导接到该导电凸块20a的线路结构，该线路结构至少包括多个电性连接垫250，也可包括与部分电性连接垫电性相连的导电线路(未标出)。该电性连接垫250的尺寸是略大于该导电凸块20a的尺寸，且该电性连接垫250包覆该导电凸块20a的外露表面。
如图2G所示，接着移除该阻层24及其所覆盖的部分导电层23，借以在后续利用形成于该半导体芯片20上的导电凸块20a及电性连接垫250，提供芯片20向外进行电性延伸。
在上述实施例中，形成于该介电层22上的导电结构是利用电镀方式作说明，然而在实施时也可采用其它物理沉积或化学沉积方式形成。
通过上述制程，本发明形成的芯片电性连接结构包括：多个形成于该芯片20表面的电极垫200，且该芯片20是以其另一表面接置在平板承载件21上；形成于该电极垫200上的导电凸块20a，且该导电凸块20a是凸出并高于用以覆盖在该芯片20及平板承载件21上的介电层22；以及形成于该介电层22上的电性连接垫250，是覆盖住外露出该介电层22的导电凸块20a，供该芯片20向外进行电性延伸。
还请参阅图3A至图3C，它是在上述制程所形成的整合有芯片的平板承载件基础上，进行后续线路增层制程所得的半导体装置剖面示意图。其中，在该平板承载件中可整合有多个半导体芯片或单一半导体芯片，以在其上进行线路增层制程。
如图3A所示，还可在该整合有芯片的平板承载件表面上进行线路增层制程形成线路增层结构26，并使该线路增层结构26能够借由多条导电结构(如导电盲孔)，电性连接到该芯片20导电凸块20a上的电性连接垫25。该线路增层技术乃业界熟悉的制程技术，并非本发明的技术特征，故未再予赘述。
该线路增层结构包括有至少一绝缘层260及叠置在该绝缘层260上的图案化线路层262，该图案化线路层是借由形成于该绝缘层260中的导电盲孔261，电性连接到该半导体芯片导电凸块20a外露表面的电性连接垫250，其中，由于半导体芯片20导电凸块20a上形成的电性连接垫250尺寸略大于其下的导电凸块20a的尺寸，故可有效提升线路导接的对位精度，有利于后续增层制程的进行。
如图3B所示，其后还可在该线路增层结构26的外缘表面形成有一图案化防焊层27，使该防焊层27形成有多个开口外露出该线路增层结构26外缘表面的电性连接端部分，在其上形成有多个导电元件，例如锡球281或导电柱282(如图3C所示)，供该半导体芯片20电性导接到外部电子元件。
本发明的芯片电性连接结构及其制法是在半导体芯片的电极垫上预先形成导电凸块，然后覆盖一介电层并移除部分的介电层外露出该导电凸块，再借由图案化线路制程在该介电层上形成至少包括比导电凸块尺寸略大的电性连接垫，并使该电性连接垫能够电性导接到外露在该介电层的导电凸块，使高度集成化的半导体芯片在细线路及电极垫微间距的情况下，能够先通过该导电凸块将电极垫作电性导出，然后再借由该电性连接垫从该导电凸块向四周进行电性延伸，可供后续该电性连接垫上进行线路增层制程，形成一个与该半导体芯片电性连接的线路增层结构，也或直接植接导电元件(例如锡球、金属凸块等)，有效提供芯片向外进行电性导出。
另外，与现有半导体打线或覆晶封装技术相比，本发明的芯片电性连接结构及其制法可将半导体芯片借由其上形成的电性连接端(电极垫、导电凸块及电性连接垫)，以及利用增层制程所形成的线路增层结构或导电元件直接向外进行电性导接，确保半导体芯片连接界面的电性能力以及电性连接的可靠性，同时可整合芯片承载件的制造与半导体封装技术的制程，为客户端提供较大的需求弹性，同时能够简化半导体业制程与界面整合问题，同时避免现有半导体封装制程中芯片与芯片承载件间的电性导接及模压等问题，有效提升半导体装置质量及可靠性。

Claims (15)

1.一种芯片电性连接结构的制法，其特征在于，该芯片电性连接结构的制法包括：
提供至少一半导体芯片，且对应于该半导体芯片的电极垫上形成有导电凸块，并将该半导体芯片接置在一平板承载件上；
在该平板承载件及该半导体芯片上形成一介电层，并使该介电层覆盖住该导电凸块；
移除部分介电层，外露出该导电凸块，且使该导电凸块是凸出并高于该介电层表面；以及
在该介电层上形成电性连接到该导电凸块的电性连接垫，且该电性连接垫完全包覆该导电凸块。
2.如权利要求1所述的芯片电性连接结构的制法，其特征在于，该电性连接垫的尺寸略大于该导电凸块的尺寸。
3.如权利要求1所述的芯片电性连接结构的制法，其特征在于，该电性连接垫的形成方法包括：
在该介电层及该导电凸块外露表面形成一导电层；
在该导电层上形成一阻层，在该阻层上形成多个开口，外露出该介电层表面部分的导电层，且这些开口位置是至少对应于这些导电凸块处；以及
进行电镀制程，在该阻层的开口中形成电性连接垫。
4.如权利要求3所述的芯片电性连接结构的制法，其特征在于，该电性连接垫的形成方法还包括移除该阻层及其所覆盖的导电层。
5.如权利要求1所述的芯片电性连接结构的制法，其特征在于，该电性连接垫上还可进行线路增层制程，形成线路增层结构，且该线路增层结构可电性连接到该半导体芯片。
6.如权利要求5所述的芯片电性连接结构的制法，其特征在于，该线路增层结构包括绝缘层、叠置在该绝缘层上的线路层以及贯穿该绝缘层的导电盲孔。
7.如权利要求6所述的芯片电性连接结构的制法，其特征在于，该线路层是借由该导电盲孔电性连接到该半导体芯片导电凸块上的电性连接垫。
8.如权利要求1所述的芯片电性连接结构的制法，其特征在于，该导电凸块是以电镀、物理沉积或化学沉积其中一种方式形成于该芯片电极垫上。
9.如权利要求1所述的芯片电性连接结构的制法，其特征在于，该介电层是感旋光性或非感旋光性材料构成。
10.一种芯片电性连接结构，其特征在于，该芯片电性连接结构包括：
形成于芯片表面的电极垫，且该芯片是以其另一表面接置于一平板承载件上；
形成于该电极垫上的导电凸块，且该导电凸块是凸出并高于用以覆盖在该芯片及平板承载件上的介电层；以及
形成在该介电层上的电性连接垫，且该电性连接垫完全包覆并电性连接外露出该介电层的导电凸块，供该芯片向外进行电性延伸。
11.如权利要求10所述的芯片电性连接结构，其特征在于，该电性连接垫的尺寸略大于该导电凸块的尺寸。
12.如权利要求10所述的芯片电性连接结构，其特征在于，该电性连接垫上还可进行线路增层制程，形成线路增层结构，且该线路增层结构可电性连接到该半导体芯片。
13.如权利要求12所述的芯片电性连接结构，其特征在于，该线路增层结构包括绝缘层、叠置在该绝缘层上的线路层以及贯穿该绝缘层的导电盲孔。
14.如权利要求13所述的芯片电性连接结构，其特征在于，该线路层是借由该导电盲孔电性连接到该半导体芯片导电凸块上的电性连接垫。
15.如权利要求10所述的芯片电性连接结构，其特征在于，该导电凸块是以电镀、物理沉积或化学沉积其中一种方式形成于该芯片电极垫上。
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