JP4329884B2 - 部品内蔵モジュール - Google Patents

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Description

本発明は、コア基板に実装された電子部品を樹脂で封入してなる部品内蔵モジュールに関するものである。
近年、モジュール部品の高機能化及び小型化が求められる中で、コア基板の両面に電子部品を搭載し、少なくとも実装面側の電子部品を樹脂内に埋設した構造の部品内蔵モジュールが用いられている。このような部品内蔵モジュールにおいては、コア基板の実装面側に部品が搭載されていても、その電子部品が樹脂に埋設されているため、平坦な実装面を形成することができる。この種の部品内蔵モジュールとして例えば特許文献１に記載の高周波半導体装置が知られている。
特許文献１の高周波半導体装置は、図８に示すように、セラミック基板２と、セラミック基板２の下面に形成された回路パターンに実装された各種の集積回路素子１ａ、１ｂ、１ｃ及び受動素子（図示せず）と、これらの集積回路素子１ａ、１ｂ、１ｃ及び受動素子をセラミック基板２の下面で埋設する複合樹脂材料層１０と、を備えている。複合樹脂材料層１０は下面が平坦面として形成されている。複合樹脂材料層１０の下面には複数の外部接続用電極４が形成されている。また、複合樹脂材料層１０にはビアホール１１が形成され、このビアホール１１には導電性樹脂１２が充填されている。複合樹脂材料層１０の外部接続用電極４とセラミック基板２の下面の回路パターンは導電性樹脂１２により電気的に接続されている。また、セラミック基板２の上面には高周波回路定数を微調整するためのチップコンデンサ等のチップ部品３が搭載され、セラミック基板２の内部には印刷抵抗８、印刷コンデンサ９等の受動素子が設けられている。尚、各種の集積回路素子１ａ、１ｂ、１ｃとして、ガリウム砒素パワー半導体素子１ａ、スイッチ素子であるガリウム砒素半導体素子１ｂ、回路制御用のシリコン半導体素子１ｃが用いられている。
特許第３８９０９４７号
しかしながら、特許文献１の高周波半導体装置（部品内蔵モジュール）では、その構造上、セラミック基板２の厚さがほぼ回路パターンの配線層数で決まるため、セラミック基板２に搭載される各種の集積回路素子１ａ、１ｂ、１ｃの端子数が多くなるほどセラミック基板２全体が厚くなり、更に、セラミック基板２内に印刷抵抗８や印刷コンデンサ９等の受動素子を設けることによる配線層数が増えるなどしてセラミック基板２が益々厚くなり、各種の集積回路素子１ａ、１ｂ、１ｃや受動素子が高密度実装されるほど部品内蔵モジュールとしての低背化及び小型化が妨げられる問題があった。
本発明は、上記課題を解決するためになされたもので、集積回路素子や受動素子等の電子部品が基板に高密度実装されても低背化及び小型化を実現することができる部品内蔵モジュールを提供することを目的としている。
本発明の部品内蔵モジュールは、第１主面とこの第1主面に対向する第２主面を有し、上記第１主面には凹部及び凸部が形成されており、且つ複数の配線層を有するコア基板と、上記第２主面のうち上記凸部に対応する箇所に搭載された集積回路素子と、上記第１主面の上記凹部に搭載された受動素子と、上記第１主面及び上記第２主面の少なくともいずれか一方に形成され、平坦な表面を有する樹脂層と、上記樹脂層の平坦な表面に形成され、上記配線層と電気的に接続された電極と、を備えたことを特徴とするものである。
また、本発明の部品内蔵モジュールにおいて、上記コア基板は、セラミック基板により形成されていることが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記樹脂層は、上記第１主面に形成されていると共に上記凸部を被覆していることが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記凸部の突出面と上記樹脂層の平坦な表面に形成された電極とを接続するビアホール導体が形成されていることが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記樹脂層の上記凸部の突出面を被覆する部分に高熱伝導体を設けたことが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記凸部を含む特定の断面において、上記凸部は上記コア基板の第１主面の略中央に形成され、複数の上記受動素子は上記凸部の両側の上記凹部に分けて搭載されていることが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記樹脂層は、上記第１主面及び上記第２主面の双方に形成されていることが好ましい。
また、本発明の部品内蔵モジュールにおいて、上記第１主面及び上記第２主面の双方に形成された２つの上記樹脂層のうち、上記電極が表面に形成された樹脂層とは異なる樹脂層の表面にはシールド層が形成されていることが好ましい。
本発明によれば、集積回路素子や受動素子等の電子部品が基板に高密度実装されても低背化及び小型化を実現することができる部品内蔵モジュールを提供することができる。
本発明の部品内蔵モジュールの一実施形態を示す断面図である。 図１に示す部品内蔵モジュールの変形例を示す断面図である。 図１に示す部品内蔵モジュールのコア基板の製造方法の一工程を示す説明図である。 図３に示す工程を経て形成されたコア基板の親基板を示す斜視図である。 本発明の部品内蔵モジュールの他の実施形態を示す図１に相当する断面図である。 本発明の部品内蔵モジュールの更に他の実施形態を示す図１に相当する断面図である。 本発明の部品内蔵モジュールの更に他の実施形態を示す図１に相当する断面図である。 従来の部品内蔵モジュールの一例を示す断面図である。
符号の説明
１０、１０Ａ、１０Ｂ、１０Ｃ 部品内蔵モジュール
１１ コア基板
１１Ｂ 下面（第１主面）
１１Ｃ、１１Ｃ１ 凸部
１１Ｄ 凹部
１１Ｅ 上面（第２主面）
１３ 集積回路素子
１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ 受動素子
１２Ａ 面内導体（配線層）
以下、図１〜図７に示す実施形態に基づいて本発明を説明する。尚、各図中、図１は本発明の部品内蔵モジュールの一実施形態を示す断面図、図２は図１に示す部品内蔵モジュールの変形例を示す断面図、図３は図１に示す部品内蔵モジュールのコア基板の製造方法の一工程を示す説明図、図４は図３に示す工程を経て形成されたコア基板の親基板を示す斜視図、図５〜図７はそれぞれ本発明の部品内蔵モジュールの他の実施形態を示す図１に相当する断面図である。
第１の実施形態
本実施形態の部品内蔵モジュール１０は、例えば図１に示すように、複数のセラミック層１１Ａが積層されてなるコア基板１１を備えている。このコア基板１１の第１主面（下面）１１Ｂには凸部１１Ｃと凹部１１Ｄが形成されている。凸部１１Ｃはコア基板１１の下面１１Ｂの略中央に形成され、凹部１１Ｄは凸部１１Ｃの左右に配置して形成されている。コア基板１１の下面１１Ｂと対向する第２主面（上面）１１Ｅは凹凸のない平坦面として形成されおり、凸部１１Ｃの左右両側の凹部１１Ｄ、１１Ｄは実質的に同一深さに形成されている。これらの凸部１１Ｃ及び凹部１１Ｄそれぞれの各セラミック層１１Ａには所定の回路パターン１２が形成されている。この回路パターン１２は、上下のセラミック層１１の界面に所定のパターンで形成された配線層（以下、「面内導体」と称す。）１２Ａと、上下の面内導体１２Ａ、１２Ａを所定のパターンで電気的に接続するビアホール導体１２Ｂと、コア基板１１の下面１１Ｂ及び上面１１Ｅそれぞれに所定のパターンで形成された表面電極１２Ｃと、を有している。
図１に示すようにコア基板１１の上面１１Ｅには、凸部１１Ｃに対応する箇所にガリウム砒素半導体素子やシリコン半導体素子等からなる集積回路素子１３が搭載され、集積回路素子１３は、例えば半田接合により複数の外部端子電極１３Ａを介して表面電極１２Ｃに対して電気的に接続されている。即ち、コア基板１１下面１１Ｂの凸部１１Ｃと上面１１Ｅに搭載された集積回路素子１３とは平面視して重なっている。凸部１１Ｃには主として集積回路素子１３に関連する回路パターン１２が集約して形成されている。集積回路素子１３の端子電極１３Ａの数が多くなっても凸部１１Ｃ内で面内導体１２Ａを増やし、これらの面内導体１２Ａと表面電極１２Ｃをビアホール導体１２Ｂによって電気的に接続することによって、集積回路素子１３の外部端子電極１３Ａの増加に対応することができる。また、集積回路素子１３の全ての外部端子電極１３Ａが、凸部１１Ｃをコア基板１１の上面１１Ｅに投影した投影面内に含まれていることが好ましい。外部端子電極１３Ａとコア基板１１との接合部を起点としてコア基板１１にクラックが発生し易い。しかし、全ての外部端子電極１３Ａを凸部１１Ｃの投影面内に配置することによって、外部端子電極１３Ａとの接合部においてコア基板１１は厚みを有しているため、クラックの発生し難い構造になる。
また、図１に示すようにコア基板１１の左右の凹部１１Ｄ、１１Ｄにはチップ型コンデンサやチップ型インダクタ等からなる第１、第２の受動素子１４Ａ、１４Ｂがそれぞれ搭載され、第１、第２の受動素子１４Ａ、１４Ｂはそれぞれの外部端子電極を介して表面電極１２Ｃに対して電気的に接続されている。第１、第２の受動素子１４Ａ、１４Ｂは、凹部１１Ｄに実装された状態で凸部１１Ｃの高さよりも丈が低く、凸部１１Ｃの高さを超えないことが好ましい。このように第１、第２の受動素子１４Ａ、１４Ｂの高さが凸部１１Ｃの高さより低くすることで、第１、第２の受動素子１４Ａ、１４Ｂの高さが凸部１１Ｃの高さに吸収されて部品内蔵モジュール１０の低背化に寄与することができる。
図１に示すようにコア基板１１の下面１１Ｂには樹脂層（例えば、無機粉末材料が添加された有機樹脂材料からなる複合樹脂層）１５が形成され、この複合樹脂層１５によって凸部１１Ｃ全面が被覆されていると共に第１、第２の受動素子１４Ａ、１４Ｂが凹部１１Ｄ内に埋設、封止されている。この複合樹脂層１５の下面は平坦面として形成されている。つまり、複合樹脂層１５は、凸部１１Ｃの下面１１Ｂでは薄く形成され、凹部１１Ｄの下面１１Ｂでは第１、第２の受動素子１４Ａ、１４Ｂを封止して厚くなり、下面が平坦面として形成されている。その結果、コア基板１１の凹部１１Ｄは、複合樹脂層１５によって機械的強度が補強されている。
複合樹脂層１５の下面の周縁部には所定のパターンで複数の外部端子電極１６が形成されている。これらの外部端子電極１６は、凹部１１Ｄに所定のパターンで形成された表面電極１２Ｃと対向して配置され、表面電極１２Ｃに対して複合樹脂層１５内に形成されたビアホール導体１７によって電気的に接続されている。ビアホール導体１７は、例えばレーザ光を用いて複合樹脂層１５に形成されたテーパ状のビアホールに導電性樹脂を充填して形成されている。これらの外部端子電極１６は、部品内蔵モジュール１０をマザーボード等の実装用基板の表面電極に電気的に接続する場合に用いられる。
集積回路素子１３は上述したように上面１１Ｅの凸部１１Ｃに対応する箇所に搭載されており、凸部１１Ｃが熱伝導性の良いセラミック基板１１Ａによって形成されているため、集積回路素子１３で発熱しても凸部１１Ｃを介して下面１１Ｂ側へ円滑に熱移動し、凸部１１Ｃの下面１１Ｂから効率よく放熱することができる。また、コア基板１１の凹部１１Ｄは、複合樹脂層１５によって機械的に補強されているため、落下時の耐衝撃性に優れている。
本実施形態では、図１に示すようにコア基板１１の下面１１Ｂを複合樹脂層１５によって被覆して凸部１１Ｃ及び第１、第２の受動素子１３Ａ、１３Ｂを複合樹脂層１５によって埋設する部品内蔵モジュール１０について説明したが、図２に示すように、コア基板１１の上面１１Ｅを複合樹脂層１５で被覆して集積回路素子１３を埋設し、コア基板１１の下面１１Ｂの凸部１１Ｃ及び第１、第２の受動素子１４Ａ、１４Ｂを露出させたものであっても良い。この場合にも集積回路素子１３に関連する回路パターン１２がコア基板１１の凸部１１Ｃに集約することができ、凸部１１Ｃの左右両側の凹部１１Ｄに第１、第２の受動素子１４Ａ、１４Ｂを実装しているため、図１の示す部品内蔵モジュール１０と同様に低背化、小型化を実現することができると共に、複合樹脂層１５によって凹部１１Ｄの機械的強度を高めることができ、図１に示す部品内蔵モジュール１０と実質的に同様の作用効果を期することができる。
本実施形態ではコア基板１１をセラミック層１１Ａによって形成されている場合について説明したが、コア基板１１は、セラミック層に制限されるものではなく、例えば熱硬化性の樹脂からなる樹脂層を積層して形成されたものであっても良い。
コア基板１１がセラミック層である場合には、セラミック材料としては、例えば低温焼結セラミック（ＬＴＣＣ：Low Temperature Co-fired Ceramic）材料を使用することができる。低温焼結セラミック材料とは、１０５０℃以下の温度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材料である。低温焼結セラミック材料としては、具体的には、アルミナやジルコニア、マグネシア、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系ＬＴＣＣ材料、ＺｎＯ−ＭｇＯ−Ａｌ２Ｏ３−ＳｉＯ２系の結晶化ガラスを用いた結晶化ガラス系ＬＴＣＣ材料、ＢａＯ−Ａｌ２Ｏ３−ＳｉＯ２系セラミック粉末やＡｌ２Ｏ３−ＣａＯ−ＳｉＯ２−ＭｇＯ−Ｂ２Ｏ３系セラミック粉末等を用いた非ガラス系ＬＴＣＣ材料等が挙げられる。セラミック層１１Ａの材料として低温焼結セラミック材料を用いることによって、回路パターン１２としては例えば銀または銅等の低抵抗で低融点をもつ金属を用いることができ、コア基板１１と回路パターン１２を１０５０℃以下の低温で同時焼成によって形成することができる。
また、セラミック材料として、高温焼結セラミック（ＨＴＣＣ：High Temperature Co-fired Ceramic）材料を使用することもできる。高温焼結セラミック材料としては、例えば、アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助剤を加え、１１００℃以上で焼結されたものが用いられる。このとき、回路パターン１２としては、例えばモリブデン、白金、パラジウム、タングステン、ニッケル及びこれらを含む合金から選択される金属を使用することができる。
次に、図１に示す部品内蔵モジュール１０の製造方法について概説する。部品内蔵モジュール１０は、複数同時に作製した後、一つずつに分割して製造される。例えば、図３に示すように同時に作製する部品内蔵モジュール１０に対応する大きさの第１のセラミックグリーンシート１１１Ａを所定枚数用意する。これらの第１のセラミックグリーンシート１１１Ａにビアホール（図示せず）を所定のパターンで形成し、例えば導電性ペーストを充填した後、これらの第１のセラミックグリーンシート１１１Ａの上面にスクリーン印刷によりそれぞれ所定のパターンで面内導体部（図示せず）を形成する。
また、部品内蔵モジュール１０の下面１１Ｂに凸部１１Ｃ及び凹部１１Ｄを形成するために、図３に示すように第１のセラミックグリーンシート１１１Ａを矩形状の型で打ち抜き、複数の打ち抜き部１１１’Ｄがマトリックス状に配列された第２のセラミックグリーンシート１１１’Ａを所定枚数用意する。第２のセラミックグリーンシート１１１’Ａの上面にも第１のセラミックグリーンシート１１１Ａと同一要領で面内導体部及びビアホール導体部が形成されている。
次いで、第１のセラミックグリーンシート１１１Ａを所定枚数積層した後、その上に第２のセラミックグリーンシート１１１’Ａを所定枚数積層して、図４に示すセラミックグリーンシート積層体１１１を得る。このセラミックグリーンシート積層体１１１の上面には凸部１１１Ｃ及び凹部１１１Ｄが形成される。このセラミックグリーンシート積層体１１１を所定の温度で焼成、焼結させて親基板を得る。
親基板の凹部に第１、第２の受動素子１４Ａ、１４Ｂを実装した後、親基板の凹部側にプリプレグを熱圧着して第１、第２の受動素子１４Ａ、１４Ｂを凹部内に埋設し、熱硬化させて複合樹脂層１５を形成する。この複合樹脂層１５にビアホールを所定のパターンで形成した後、導電性樹脂を充填してビアホール導体１７を形成する。更に、リソグラフィー技術やエッチング技術を用いて、複合樹脂層１５の表面に所定のパターンで外部端子電極１６を形成する。この親基板を反転させて、セラミック基板の凹部のない平坦面に集積回路素子１３を実装して親基板を得る。この際、凸部１１Ｃと集積回路素子１３が平面視して重なるように実装する。この親基板を個々に分割して本実施形態の部品内蔵モジュール１０を得ることができる。
尚、本実施形態では打ち抜き部１１１’Ｄを有する第２のセラミックグリーンシート１１１’Ａを用いて部品内蔵モジュール１０の凸部１１Ｃ及び凹部１１Ｄを同時に形成する場合について説明したが、平板状の第１のセラミック積層体と、第１のセラミック積層体より面積が小さく厚さのあるブロック状の第２のセラミック積層体を予め作製しておき、第１のセラミック積層体上に第２のセラミック積層体を複数配置して実装し、一体化することによって本実施形態に用いられるコア基板の親基板を形成することもできる。
以上説明したように本実施形態によれば、部品内蔵モジュール１０は、下面１１Ｂとこの下面１１Ｂに対向する上面１１Ｅを有し、下面１１Ｂには凸部１１Ｃ及び凹部１１Ｄが形成されており、且つ上下のセラミック層１１Ａの界面に所定のパターンで形成された面内導体１２Ａを有するコア基板１１と、上面１１Ｅ上の凸部１１Ｃに対応する箇所に搭載された集積回路素子１３と、下面１１Ｂの凹部１１Ｄに搭載された第１、第２の受動素子１４Ａ、１４Ｂと、下面１１Ｂに平坦な表面を有する複合樹脂層１５と、複合樹脂層１５の平坦な表面に形成され、表面電極１２Ｃと電気的に接続された外部端子電極１６と、を備えている。凸部１１Ｃと平面視して重なるように集積回路素子１３を搭載することによって、集積回路素子１３の外部端子電極１３Ａの数が増えてもセラミック層１１Ａを増やすことなく凸部１１Ｃに集約することができると共に凹部１１Ｄに搭載された第１、第２の受動素子１４Ａ、１４Ｂの高さを凸部１１Ｃで吸収して部品内蔵モジュール１０としての低背化、小型化を実現することができる。また、必要な部分にだけ凸部１１Ｃを設けて凹部１１Ｄを広く採ることによって、第１、第２の受動素子１４Ａ、１４Ｂの実装個数を増加することができる。尚、この効果は、凹部１１Ｄに搭載された第１、第２の受動素子１４Ａ、１４Ｂが凸部１１Ｃよりも高いときにも得ることができる。
また、本実施形態によれば、コア基板１１がセラミック層１１Ａによって形成されているため、集積回路素子１３で発熱しても熱伝導率の高い凸部１１Ｃのセラミック層１１Ａを介して円滑に熱移動させて下面１１Ｂから効率よく放熱することができ、部品内蔵モジュール１０の冷却効率を高めることができる。また、第１、第２の受動素子１４Ａ、１４Ｂが凸部１１Ｃの両側に分けて配置されているため、第１の受動素子１４Ａと第２の受動素子１４Ｂとが接近することが防止されるため、互いの電磁気的な干渉を低減でき、部品内蔵モジュール１０の信頼性を高めることができる。
第２の実施形態
本実施形態の部品内蔵モジュール１０Ａは、例えば図５に示すようにコア基板１１の下面１１Ｂに第２の凸部１１Ｃ１が設けられていると共に凸部１１Ｃ及び第２の凸部１１Ｃ１それぞれの下面１１Ｂを被覆する部分の複合樹脂層１５に複数の小ビアホール導体１７Ａが設けられ、更に、コア基板１１の上面１１Ｅに第３、第４の受動素子１４Ｃ、１４Ｄが集積回路素子１３に隣接させて設けられていること以外は、基本的に第１の実施形態の部品内蔵モジュール１０に準じて構成されている。従って、本実施形態においても第１の実施形態と同一または相当部分には同一符号を付して本実施形態の特徴を中心に説明する。尚、本実施形態ではコア基板１１中央の凸部１１Ｃを第１の凸部１１Ｃと称する。
即ち、本実施形態では図５に示すようにコア基板１１の下面１１Ｂには第１、第２の凸部１１Ｃ、１１Ｃ１と２つの凹部１１Ｄ、１１Ｄが交互に形成されている。第１、第２の凸部１１Ｃ、１１Ｃ１は実質的に同一高さに形成され、２箇所の凹部１１Ｄ、１１Ｄは実質的に同一深さに形成されている。２箇所の凹部１１Ｄには第１の実施形態と同様にそれぞれ第１、第２の受動素子１４Ａ、１４Ｂが搭載されている。コア基板１１の下面１１Ｂ全面が複合樹脂層１５によって被覆され、２箇所の凹部１１Ｄ、１１Ｄに搭載された第１、第２の受動素子１４Ａ、１４Ｂが複合樹脂層１５によって埋設されて、封止されている。複合樹脂層１５の下面は第１の実施形態と同様に平坦面として形成されている。第１の凸部１１Ｃは、図５に示すように集積回路素子１３の端子数の増加等により多くの面内導体１２Ａが必要な部分に形成され、第２の凸部１１Ｃ１は、例えば抵抗素子等の第３の受動素子１４Ｃからの放熱が必要な部分に設けられている。
また、第１、第２の凸部１１Ｃ、１１Ｃ１を被覆する部分の複合樹脂層１５には所定のパターンで複数配置された小ビアホール導体１７Ａが形成されている。これらの小ビアホール導体１７Ａは、第１、第２の凸部１１Ｃ、１１Ｃ１の下面１１Ｂの表面電極１２Ｃと複合樹脂層１５の下面の外部端子電極１６を電気的に接続している。小ビアホール導体１７Ａは上述のようにレーザ光を用いて形成されたビアホール内に導電性ペーストを充填して得られる。レーザ光によるビアホールは複合樹脂層１５の開口側から第１、第２の凸部１１Ｃ、１１Ｃ１の下面１１Ｂに向かって口径が徐々に小さくなるテーパ状になる。小ビアホールは複合樹脂層１５の薄い部分に形成されるため、小ビアホールの開口側と第１、第２の凸部１１Ｃ、１１Ｃ１の下面側に殆ど口径差がない。そのため、小ビアホール導体１７Ａは、第１、第２の凸部１１Ｃ、１１Ｃ１の下面１１Ｂにおける面積が複合樹脂層１５の下面でもそのまま保持されている。
これらの小ビアホール導体１７Ａは、例えば、伝送信号用の配線として利用する場合や放熱用の熱伝導体として利用する場合がある。小ビアホール導体１７Ａを単に放熱用として使用する場合には、小ビアホール導体１７Ａを第２の凸部１１Ｃ１のセラミック層１１Ａに直に接続しても良い。
小ビアホール導体１７Ａを信号伝送用の配線として利用する場合には、第１、第２の凸部１１Ｃ、１１Ｃ１の下面１１Ｂの表面電極１２Ｃ及び複合樹脂層１５の下面の外部端子電極１６Ａの微細化に対応して、小ビアホール導体１７Ａの外径を小さく微細化することができ、部品内蔵モジュール１０Ａの高密度配線を実現し、より一層の小型化を実現することができる。
小ビアホール導体１７Ａが放熱用の熱伝導体として利用する場合には、小ビアホール導体１７Ａを複合樹脂層１５により多く設けて、第１、第２の凸部１１Ｃ、１１Ｃ１での放熱面積をそのまま複合樹脂層１５の下面まで保持し、放熱電極から外部へ効率よく放熱する一方、複合樹脂層１５内の第１、第２の受動素子１４Ａ、１４Ｂへの熱伝達を抑制あるいは防止して部品内蔵モジュール１０Ａの特性劣化を防止することができる。特に、第１、第２の凸部１１Ｃ、１１Ｃ１を被覆する部分の複合樹脂層１５の厚みが薄いと、それぞれの下面１１Ｂにおける小ビアホール導体１７Ａの面積をそのまま複合樹脂層１５の下面まで保持することができ、放熱効率を向上させることができる。
従って、本実施形態によれば、第１、第２の凸部１１Ｃ、１１Ｃ１を被覆する部分の複合樹脂層１５に小ビアホール導体１７Ａを設けたため、第１の凸部１１Ｃに搭載されている集積回路素子１３の端子数に合わせて第１、第２の凸部１１Ｃ、１１Ｃ１における回路パターン１２が高密度化しても、それに対応させて小ビアホール導体１７Ａの外径を小さくして、複合樹脂層１５の下面の外部端子電極１６Ａを高密度化することができ、また、第２の凸部１１Ｃ１に搭載されている発熱体（第３の受動素子１４Ｃ）に合わせて小ビアホール導体１７Ａの数を増やすと共に第２の凸部１１Ｃ１での放熱面積を複合樹脂層１５の下面まで保持した伝熱経路を形成して放熱効率を高めることができる。また、本実施形態によれば、上述の作用効果の他に、第１の実施形態と同様の作用効果を期することができる。尚、本実施形態においては、第１、第２の凸部１１Ｃ、１１Ｃ１及び第１、第２の凹部１１Ｄ、１１Ｄがそれぞれ実質的に同一高さに形成された場合について説明したが、それぞれの高さが異なる場合にも同様の作用効果を得ることができる。
第３の実施形態
本実施形態の部品内蔵モジュール１０Ｂは、例えば図６に示すように第１の凸部１１Ｃの下面１１Ｂを被覆する部分に高熱伝導体１７Ｂが放熱材料として設けられていること以外は、基本的に第２の実施形態の部品内蔵モジュール１０Ａに準じて構成されている。従って、本実施形態においても第２の実施形態と同一または相当部分には同一符号を付し、本実施形態の特徴を中心に説明する。
本実施形態では、図６に示すようにコア基板１１の第１の凸部１１Ｃの下面１１Ｂを被覆する部分の複合樹脂層１５を全面的に除去し、第１の凸部１１Ｃの下面１１Ｂ全面に熱伝導率が高い材料（例えば、銅、銅合金等）からなる高熱伝導体１７Ｂが設けられている。そして、複合樹脂層１５と高熱伝導体１７Ｂは面一に形成され、全体が平坦面として形成されている。本実施形態によれば、第１の凸部１１Ｃの下面１１Ｂに高熱伝導体１７Ｂを設けたため、第１の凸部１１Ｃからの放熱効率を更に高めることができ、集積回路素子１３から大量の発熱があっても第１の凸部１１Ｃ及び高熱伝導体１７Ｂを介して効率よく外部へ放熱して集積回路素子１３の温度上昇を抑制することができると共に第１、第２の受動素子１４Ａ、１４Ｂの温度上昇を抑制して部品内蔵モジュール１０Ｂの特性劣化を防止することができる。また、本実施形態によれば、上述の作用効果の他に、第２の実施形態と同様の作用効果を期することができる。
第４の実施形態
本実施形態の部品内蔵モジュール１０Ｃは、例えば図７に示すように集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄが複合樹脂層１５Ａ内に埋設され、この複合樹脂層１５Ａの平坦な上面がシールド電極１８によって被覆されていること以外は、基本的に第２の実施形態の部品内蔵モジュール１０Ａに準じて構成されている。従って、本実施形態においても第２の実施形態と同一または相当部分には同一符号を付し、本実施形態の特徴を中心に説明する。
本実施形態では、図７に示すようにシールド電極１８は、複合樹脂層１５Ａを貫通するビアホール導体１７Ｃを介してコア基板１１の上面１１Ｅに形成された表面電極（グランド電極）１２Ｃに対して電気的に接続されている。このビアホール導体１７Ｃは、第１の実施形態と同様に形成することができる。また、本実施形態では、凸部１１Ｃの下面１１Ｂを被覆する部分の複合樹脂層１５に設けられた小ビアホール導体１７Ａの残余の部分を利用して低背部品である第５の受動素子１４Ｅが搭載されている。この第５の受動素子１４Ｅは、第１、第２の受動素子１４Ａ、１４Ｂの実装高さより低いものを使用することにより、電子部品の実装密度を更に高めることができる。シールド電極１８及び複合樹脂層１５Ａを形成する場合には、例えば片面が銅箔によって被覆されたプリプレグを、銅箔を上面にして集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄが搭載されたコア基板１１の上面１１Ｅに熱圧着した後、熱硬化させることによって形成することができる。また、他の方法として、プリプレグを集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄが搭載されたコア基板１１の上面１１Ｅに熱圧着し、熱硬化させた後、複合樹脂層１５Ａの上面にめっきを施したり導電性ペーストを塗布することによってシールド電極１８を形成することもできる。
従って、本実施形態によれば、コア基板１１の上面の集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄを複合樹脂層１５Ａ内に封止することによって集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄを外部の温度、湿度等の環境から保護することができる。また、複合樹脂層１５Ａの上面をシールド電極１８によって被覆し、このシールド電極１８をビアホール導体１７Ｃによってコア基板１１の上面１１Ｅのグランド電極１２Ｃに接続することによって、集積回路素子１３及び第３、第４の受動素子１４Ｃ、１４Ｄを外部の電磁波から保護することができる。また、第１の凸部１１Ｃの下面１１Ｂに低背部品である第５の受動素子１４Ｅを設けることにより、更に電子部品の実装密度を高めることができる。また、コア基板１１の両面に複合樹脂層１５、１５Ａを設けたため、部品内蔵モジュール１０Ｃとしての機械的強度を更に高めることができる。更に、本実施形態によれば、上述の作用効果の他に、第２の実施形態と同様の作用効果を期することができる。
尚、本発明は上記各実施形態に何等制限されるものではない。必要に応じて本発明の各構成要素を適宜設計変更することができる。また、上記各実施形態ではコア基板はセラミック基板からなるものについて説明したが、コア基板を樹脂基板によって形成した場合には温度変化による反りや割れが発生しにくい利点がある。
本発明は、移動体通信機器等の種々の電子機器に適用することができる部品内蔵モジュールとして好適に利用することができる。

Claims (8)

  1. 第１主面とこの第1主面に対向する第２主面を有し、上記第１主面には凹部及び凸部が形成されており、且つ複数の配線層を有するコア基板と、
    上記第２主面のうち上記凸部に対応する箇所に搭載された集積回路素子と、
    上記第１主面の上記凹部に搭載された受動素子と、
    上記第１主面及び上記第２主面の少なくともいずれか一方に形成され、平坦な表面を有する樹脂層と、
    上記樹脂層の平坦な表面に形成され、上記配線層と電気的に接続された電極と、を備えた
    ことを特徴とする部品内蔵モジュール。
  2. 上記コア基板は、セラミック基板により形成されていることを特徴とする請求項１に記載の部品内蔵モジュール。
  3. 上記樹脂層は、上記第１主面に形成されていると共に上記凸部を被覆していることを特徴とする請求項１または請求項２に記載の部品内蔵モジュール。
  4. 上記凸部の突出面と上記樹脂層の平坦な表面に形成された電極とを接続するビアホール導体が形成されていることを特徴とする請求項１〜請求項３のいずれか１項に記載の部品内蔵モジュール。
  5. 上記樹脂層の上記凸部の突出面を被覆する部分に高熱伝導体を設けたことを特徴とする請求項３または請求項４に記載の部品内蔵モジュール。
  6. 上記凸部を含む特定の断面において、上記凸部は上記コア基板の第１主面の略中央に形成され、複数の上記受動素子は上記凸部の両側の上記凹部に分けて搭載されていることを特徴とする請求項１〜請求項５のいずれか１項に記載の部品内蔵モジュール。
  7. 上記樹脂層は、上記第１主面及び上記第２主面の双方に形成されていることを特徴とする請求項１〜請求項６のいずれか１項に記載の部品内蔵モジュール。
  8. 上記第１主面及び上記第２主面の双方に形成された２つの上記樹脂層のうち、上記電極が表面に形成された樹脂層とは異なる樹脂層の表面にはシールド層が形成されていることを特徴とする請求項７に記載の部品内蔵モジュール。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116605A (ko) * 2014-04-08 2015-10-16 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
KR20160126311A (ko) * 2015-04-23 2016-11-02 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US10667419B2 (en) 2013-11-08 2020-05-26 Samsung Electro-Mechanics Co., Ltd. Manufacturing method of an electronic component module
US11329004B2 (en) 2018-12-14 2022-05-10 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012165530A1 (ja) * 2011-06-03 2012-12-06 株式会社村田製作所 多層基板の製造方法および多層基板
WO2013099360A1 (ja) * 2011-12-26 2013-07-04 株式会社村田製作所 モジュールおよびこれを備えるモジュール搭載部品
JP6003194B2 (ja) * 2012-04-27 2016-10-05 セイコーエプソン株式会社 ベース基板、電子デバイスおよびベース基板の製造方法
KR101548801B1 (ko) 2013-08-28 2015-08-31 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
KR102207270B1 (ko) * 2013-11-20 2021-01-25 삼성전기주식회사 반도체 패키지 및 그 제조방법
JP2015135849A (ja) * 2014-01-16 2015-07-27 ミツミ電機株式会社 電子部品モジュール及びその製造方法
KR20150092876A (ko) 2014-02-06 2015-08-17 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
WO2015136629A1 (ja) * 2014-03-11 2015-09-17 三菱電機株式会社 高周波パッケージ
US10356911B2 (en) 2014-07-04 2019-07-16 Samsung Electro-Mechanics Co., Ltd. Electronic device module and method of manufacturing the same
KR101922873B1 (ko) * 2014-07-04 2018-11-29 삼성전기 주식회사 전자 소자 모듈 제조 방법
JP6375159B2 (ja) * 2014-07-07 2018-08-15 新光電気工業株式会社 配線基板、半導体パッケージ
US20160021737A1 (en) * 2014-07-17 2016-01-21 Samsung Electro-Mechanics Co., Ltd. Electric device module and method of manufacturing the same
US10321575B2 (en) * 2015-09-01 2019-06-11 Qualcomm Incorporated Integrated circuit (IC) module comprising an integrated circuit (IC) package and an interposer with embedded passive components
US9883582B2 (en) * 2015-11-20 2018-01-30 Hamilton Sundstrand Corporation Circuit boards and circuit board assemblies
KR102561986B1 (ko) * 2016-09-12 2023-07-31 삼성전기주식회사 반도체 패키지
WO2018097828A1 (en) * 2016-11-23 2018-05-31 Intel IP Corporation Component terminations for semiconductor packages

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6268324A (ja) 1985-09-20 1987-03-28 Mitsubishi Electric Corp バイポ−ラ信号駆動回路
JPH05283901A (ja) 1992-03-30 1993-10-29 Sharp Corp 高周波スイッチ回路
JP2003018040A (ja) 2001-06-28 2003-01-17 Kyocera Corp 高周波回路及びその高周波回路部品
JP3890947B2 (ja) * 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
US6949808B2 (en) * 2001-11-30 2005-09-27 Matsushita Electric Industrial Co., Ltd. Solid-state imaging apparatus and manufacturing method thereof
JP2003229521A (ja) * 2002-02-01 2003-08-15 Hitachi Ltd 半導体モジュール及びその製造方法
JP2003318311A (ja) * 2002-04-22 2003-11-07 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法
JP3904151B2 (ja) 2002-10-01 2007-04-11 日立金属株式会社 複合積層モジュール及びこれを用いた通信機
JP2005101366A (ja) * 2003-09-25 2005-04-14 Kyocera Corp 高周波モジュール
JP4270095B2 (ja) * 2004-01-14 2009-05-27 株式会社デンソー 電子装置
WO2005078796A1 (ja) * 2004-02-13 2005-08-25 Murata Manufacturing Co., Ltd. 電子部品及びその製造方法
JP2005244860A (ja) 2004-02-27 2005-09-08 Hitachi Metals Ltd 高周波スイッチモジュール及びこれを用いた通信装置
JP4311243B2 (ja) * 2004-03-15 2009-08-12 株式会社デンソー 電子機器
JP4506291B2 (ja) * 2004-06-02 2010-07-21 株式会社村田製作所 積層型電子部品
US7845954B2 (en) * 2005-07-14 2010-12-07 Panasonic Corporation Interconnecting board and three-dimensional wiring structure using it

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10667419B2 (en) 2013-11-08 2020-05-26 Samsung Electro-Mechanics Co., Ltd. Manufacturing method of an electronic component module
KR20150116605A (ko) * 2014-04-08 2015-10-16 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US10219380B2 (en) 2014-04-08 2019-02-26 Samsung Electro-Mechanics Co., Ltd. Electronic device module and manufacturing method thereof
KR101983168B1 (ko) * 2014-04-08 2019-05-28 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
KR20160126311A (ko) * 2015-04-23 2016-11-02 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
KR102117477B1 (ko) * 2015-04-23 2020-06-01 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조방법
US11329004B2 (en) 2018-12-14 2022-05-10 Samsung Electronics Co., Ltd. Semiconductor package

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