JP4899645B2 - モジュール部品及びその製造方法 - Google Patents

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Description

本発明は、半導体チップと回路基板とが一体化されたモジュール部品及びその製造方法に関し、更に詳しくは、モジュール部品としての機械的強度を高め、半導体チップと回路基板との電気的な接続信頼性を向上させたモジュール部品及びその製造方法に関する。
モジュール部品は、例えば特許文献1に記載された回路基板とその製造方法がある。この回路基板は、図14に示すように、基板1と、基板1の一方の面(同図では上面)に配置される第1配線2と、薄膜回路を含み、基板1の上面に配置される薄膜回路チップ3と、薄膜回路チップ3の基板1と当接しない側の面に配置され、薄膜回路と外部との電気的な接続を担う接続端子3Aと、基板1の上面に、第1配線2の所定の接続対象箇所と薄膜回路チップ3との間を埋めるように設けられる絶縁膜4と、接続対象箇所と接続端子3Aとを結ぶ所定経路に沿って絶縁膜4の表面に設けられた凹凸領域と、絶縁膜の凹凸領域上に設けられ、第1配線2の接続対象箇所と薄膜回路チップ3の接続端子3Aとを電気的に接続する第2配線5とを備えている。
上記回路基板を作製する場合には、基板1上に薄膜回路チップ3を搭載した後、基板1上に第1配線2を形成し、更に、薄膜回路チップ3と第1配線2の隙間を樹脂で埋めて絶縁膜4を形成する。その後絶縁膜4の表面をレーザー等で荒らして凹凸領域を形成し、この凹凸領域に導電性粒子を含む液体材料を供給して第2配線5を設け、薄膜回路チップ3と第1配線2とを電気的に接続する。これにより、薄膜回路チップ3に圧力を加えることなく薄膜回路チップ3と基板1側の第1配線2とを電気的に接続することができ、薄膜回路チップ3を損傷させることなく良好な接続状態を確保できるとされている。
特開2005−251910
しかしながら、特許文献1に記載の回路基板(モジュール部品)の技術では、薄膜回路チップ(半導体チップ)3と第1配線2の隙間に形成された絶縁膜4の表面に凹凸領域を設け、この部分に導電性粒子を含む液体材料を供給して第2配線5を設けるため、第2配線5と絶縁膜4との密着力を凹凸領域のアンカー効果で高めることができるが、絶縁膜4と基板1の間や第1配線2と基板1の間等のその他の部分については密着を高める対策が施されていないため、その他の部分では各部材間の熱膨張差等に対する信頼性を十分に確保することができず、その部分での信頼性が十分ではなかった。
また、この技術は、薄膜回路チップのような薄い半導体チップの場合には適用することができるが、厚い半導体チップの場合には半導体チップと基板側の接続対象となる配線(電極)との間の段差が大きくなり、印刷による接続配線が難しくなる。また、この場合、印刷によって配線するためには基板側の配線の高さを極力半導体チップの高さに合わさなくてはならず、半導体チップに対する配線の高さを制御することが難しい。
本発明は、上記課題を解決するためになされたもので、半導体チップの厚さに左右されることなく半導体チップと基板の一体性を高めて機械的強度を向上させ、半導体チップと基板との接続信頼性を高めることができるモジュール部品及びその製造方法を提供することを目的としている。
本発明のモジュール部品は、平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されて構成されており、上記平板部はセラミック製平板部であり、上記支持部は上記セラミック製平板部の焼結温度では実質的に焼結しないセラミック粉末が樹脂で一体化された複合型支持部であることを特徴とするものである。
また、本発明のモジュール部品では、上記支持部は、上記半導体チップを取り囲むように形成された枠状の支持部であることが好ましい。
また、本発明のモジュール部品では、上記半導体チップと上記複合型支持部との隙間には上記樹脂と同一組成の樹脂が充填されていることが好ましい。
また、本発明のモジュール部品では、平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されて 構成されており、上記平板部はセラミック製平板部であり、上記柱状電極は上記セラミック製平板部と同時焼成によって形成されており、且つ、上記支持部は樹脂によって形成された樹脂製支持部であって、上記半導体チップと上記柱状電極とは上記樹脂によって一体化されたものであっても良い。
また、本発明のモジュール部品では、上記表面電極部及び上記入出力電極が設けられている側に、マザーボードへの接続用外部電極が設けられたものであっても良い。
また、本発明のモジュール部品の製造方法は、平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されている、モジュール部品を製造するに際し、上記平板部となるセラミックグリーンシートと、上記未焼結柱状電極を有し且つ上記平板部となるセラミックグリーンシートの焼結温度では実質的に焼結しない、上記支持部となるセラミックグリーンシートとを積層し、得られた積層体を同時焼成することによって、セラミック製平板部及び未焼結支持部を有する基板を作製する工程と、上記半導体チップを、その入出力電極部が上記柱状電極の表面電極部と同一面となるように、上記セラミック製平板部に搭載する工程と、上記半導体チップと上記支持部との隙間に樹脂を充填すると共にその樹脂を上記未焼結支持部に含浸させて、硬化させる工程と、上記表面電極と上記入出力電極部とを再配線ラインによって接続する工程と、を備えたことを特徴とするものである。
また、本発明の他のモジュール部品の製造方法は、平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されている、モジュール部品を製造するに際し、上記平板部となるセラミックグリーンシートと、上記柱状電極となる未焼結柱状電極とを同時焼成することによってセラミック製平板部と焼結済み柱状電極とが一体化した基板を作製する工程と、上記半導体チップを、その入出力電極部が上記柱状電極の表面電極部と同一面となるように、上記セラミック製平板部に搭載する工程と、上記半導体チップと上記支持部との隙間に樹脂を充填し、硬化させて、上記半導体チップと上記柱状電極を一体化すると共に上記樹脂からなる支持部を形成する工程と、上記表面電極と上記入出力電極部とを再配線ラインによって接続する工程と、を備えたことを特徴とするものである。
本発明によれば、半導体チップの厚さに左右されることなく半導体チップと基板の一体性を高めて機械的強度を向上させ、半導体チップと基板との接続信頼性を高めることができるモジュール部品及びその製造方法を提供することができる。
以下、図1〜図13に示す実施形態に基づいて本発明を説明する。
第1の実施形態
まず、図1に基づいて本実施形態のモジュールについて説明する。
本実施形態のモジュール部品10は、例えば図1の上面斜視図(a)、下面斜視図(b)及び側断面図(c)に示すように、平板状の基板(回路基板)11と、半導体チップ12とを備えている。回路基板11は、平板部13と、平板部13の主面(上面)の外周縁部に沿って所定間隔を空けて配列された複数の柱状電極14と、これらの柱状電極14を支持するように平板部13の周縁部に沿って矩形枠状に形成された支持部15と、を備え、支持部15の内側に半導体チップ12を収納するキャビティが形成されている。
また、半導体チップ12は、図1の(c)に示すように、一方の主面(上面)に入出力電極12Aを有し、その他方の主面(下面)が搭載面となるようにして平板部13に搭載されている。半導体チップ12は、例えばシリコン半導体素子、ガリウム砒素半導体素子等の能動素子によって構成されている。複数の柱状電極14は、支持部15内に埋設された状態でそれぞれの外周面が支持部15と密着しており、支持部15によって強固に支持されている。
複数の柱状電極14の上端面は、図1の(a)、(c)に示すように支持部15の上面から露出し、支持部15の上面と同一面内に表面電極部14Aとして形成され、下端面で平板部13に所定のパターンで形成された配線パターン16に接続されている。また、複数の柱状電極14の表面電極部14Aは、それぞれ半導体チップ12の複数の入出力電極12Aの上面と実質的に同一面内になるように形成されている。
図1の(a)、(c)に示すように半導体チップ12と矩形枠状の支持部15との間には半導体チップ12を搭載する時のマージンとなっている隙間があり、この隙間には樹脂部17が形成されている。この樹脂部17は、同図の(c)に示すように半導体チップ12の下面以外の全ての面を覆い、その上面が半導体チップ12の入出力電極12A、支持部15及び複数の柱状電極14の表面電極部14Aそれぞれの上面と実質的に同一面内に形成されている。
樹脂部17は、例えば耐熱性、耐湿性に優れたエポキシ樹脂、フェノール樹脂、シアネート樹脂等の低応力樹脂からなる液状樹脂を塗布し、加熱により硬化させて形成されている。この樹脂部17を設けることで、半導体チップ12の厚みと支持部15の高さに多少の差があっても、あるいは平板部12の表面に多少の凹凸があっても半導体チップ12の入出力電極12Aの上面と表面電極部14Aの上面とを同一面内になるように調整することができる。
そして、同一面内で高さの揃った複数の入出力電極12Aと複数の表面電極部14Aは、それぞれ再配線ライン18によって樹脂部17を跨いで電気的に接続されている。再配線ライン18とは、半導体チップ12の狭ピッチの入出力電極12Aを回路基板11において拡大して形成された柱状電極14を介して回路基板11の配線パターン16に接続するための配線である。再配線ライン18の配線に際し、入出力電極12A、表面電極部14A及び樹脂部17それぞれの上面が同一面内にあるため、導体ペーストの印刷によって容易に塗布することができる。例えば、AuまたはAgペーストをスクリーン印刷法、あるいはインクジェット法によって塗布し、硬化させることによって再配線ライン18を得ることができる。
また、平板部13に形成された配線パターン16は、図1の(b)、(c)に示すように所定のパターンで平板部13の上面に形成された表面電極16Aと、下面に形成された外部端子電極16Bと、これらの電極16A,16Bを電気的に接続するように所定のパターンで形成されたビアホール導体16Cと、を有している。また、平板部13の上面には半導体チップ12の位置に対応させた表面導体16Dが設けられ、この表面導体16Dには複数のビアホール導体16Cを介して平板部13の下面に形成された外部端子導体16Eに接続されている。また、平板部13内にはビアホール導体16Cの他に、必要に応じてコンデンサやインダクタとなる面内導体(図示せず)を所定のパターンで形成しても良い。支持部15には柱状電極14の他に、必要に応じて面内導体(図示せず)を所定のパターンで形成しても良い。
このように、モジュール部品10は、半導体チップ12の搭載面とは反対側の下面がマザーボード(図示せず)への実装面として利用され、外部端子電極16Bを介してマザーボードに対して実装される。モジュール部品10の使用時には半導体チップ12において発熱するが、その熱は表面導体16D、ビアホール導体16C及び外部端子導体16Eを介して外部へ逃がされる。
而して、本実施形態では、回路基板11の平板部13及び支持部15は、例えば、共にセラミック材料によって形成されたセラミック製平板部及びセラミック製支持部であることが好ましい。セラミック材料としては、例えば低温焼結セラミック(LTCC:Low Temperature Co−fired Ceramic)材料を使用することができる。低温焼結セラミック材料とは、1050℃以下の温度で焼結可能であって、比抵抗の小さなAgやCu等と同時焼成が可能なセラミック材料である。低温焼結セラミック材料としては、具体的には、アルミナやジルコニア、マグネシア、フォルステライト等のセラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系LTCC材料、ZnO−MgO−Al−SiO系の結晶化ガラスを用いた結晶化ガラス系LTCC材料、BaO−Al−SiO系セラミック粉末やAl−CaO−SiO−MgO−B系セラミック粉末等を用いた非ガラス系LTCC材料等が挙げられる。
柱状電極14及び配線パターン16は、それぞれ導電性金属によって形成することができる。導電性金属としては、Ag、Ag−Pt合金、Cu、Ni、Pt、Pd、W、Mo及びAuの少なくとも一種を主成分とする金属を用いることができる。これらの導電性金属のうち、Ag、Ag−Pt合金、Ag−Pd合金及びCuは、比抵抗が小さいため、好ましく用いることができる。また、回路基板11の材料として低温焼結セラミック材料を用いる場合には、Ag等の低抵抗で1000℃以下の融点をもつ金属を用いることができる。回路基板11は、柱状電極14、配線パターン16と1000℃以下の低温で共焼成することができる。
次いで、本発明のモジュール部品の製造方法の一実施形態について図2、図3、図4それぞれの断面図を参照しながら説明する。本実施形態では無収縮工法を用いてモジュール部品10を作製する。無収縮工法とは、セラミック基板の焼成前後でセラミック基板の平面方向の寸法が実質的に変化しない工法のことを云う。この無収縮工法では後述する収縮抑制用セラミックグリーンシートを用いる。
(1)回路基板の作製
まず、低温焼結セラミック粉末として例えばアルミナ粉末及びホウ珪酸ガラスからなる混合粉末を調製する。この混合粉末を有機ビヒクル中に分散させてスラリーを調製し、これをキャスティング法によってシート状に成形することによって、図2に示す平板部用セラミックグリーンシート113を、例えば20μmの厚みで所定枚数を作製する。次いで、例えばレーザー光や金型を用いて平板部用セラミックグリーンシート113に所定のパターンでビアホールを形成した後、このビアホールに導電性ペーストを充填して未焼結ビアホール導体116Cを形成する。導電性ペーストとしては、例えばAgを主成分とするものを用いる。更に、例えばスクリーン印刷法によって所定の平板部用セラミックグリーンシート113上にそれぞれ所定のパターンで同一の導電性ペーストを印刷して未焼結表面電極116A、未焼結外部端子電極116B、未焼結表面導体116D及び未焼結外部端子導体16Eを形成する。また、支持部用セラミックグリーンシート115を所定枚数作製する。この場合にはレーザー光や金型を用いて平板部用セラミックグリーンシート115の中央にキャビティ用の開口部Cを形成すると共に柱状電極14用のビアホールを形成する。その後、ビアホールに導電性ペーストを充填して未焼結柱状電極114を形成する。
また、無収縮工法で用いられる収縮抑制用セラミックグリーンシート(拘束層)を作製する。収縮抑制用セラミックグリーンシートは、基材として低温焼結セラミックの焼成温度では焼結しない難焼結性セラミックを主成分として含んでいる。難焼結性セラミック粉末として例えばアルミナ粉末を準備し、このアルミナ粉末を有機ビヒクル中に分散させてスラリーを調製し、これをキャスティング法によってシート状に成形することによって、図2に示す第1収縮抑制用セラミックグリーンシート100を所定枚数作製する。この収縮抑制用セラミックグリーンシート100の焼結温度は1500〜1600℃で、低温焼結セラミックからなる平板部用セラミックグリーンシート113及び支持部用セラミックグリーンシート115の焼結温度(1050℃以下)より格段に高い焼結温度を有するため、平板部用セラミックグリーンシート113及び支持部用セラミックグリーンシート115の焼成温度では実質的には焼結しない。また、同様にして、図2に示す第2収縮抑制用セラミックグリーンシート100Aを所定枚数作製する。第2収縮抑制用セラミックグリーンシート100Aにはレーザー光や金型を用いて支持部用セラミックグリーンシート115と同一の開口部Cを形成する。難焼結性セラミック粉末としては、例えば、アルミナの他、ジルコニア、マグネシア等のセラミック粉末を用いることもできる。第1、第2収縮抑制用セラミックグリーンシート100、100Aとしては、平板部用セラミックグリーンシート113、支持部用セラミックグリーンシート115に含まれるセラミック成分と共通のものを含むことが好ましい。
然る後、図2に示すように第1収縮抑制用セラミックグリーンシート100を所定枚数積層した後、その上に未焼結外部端子電極116Bを下向きにした平板部用セラミックグリーンシート113を積層し、更に、その上に他のビアホール導体部116Cを有する平板部用セラミックグリーンシート113を積層し、最上部に未焼結表面電極116Aを上向きにした平板部用セラミックグリーンシート113を積層する。更に、最上部の平板部用セラミックグリーンシート113の上に、その表面電極116Aと未焼結柱状電極114を位置合わせして支持部用セラミックグリーンシート115を所定枚数積層し、その上に第2収縮抑制用セラミックグリーンシート100Aを積層した後、上下方向から200〜1500kg/cmの圧力でプレスして圧着しこれらのセラミックグリーンシートが一体化された、未焼結複合積層体を得ることができる。
次いで、未焼複合成積層体を例えば1050℃以下の所定温度で焼成すると、第1、第2収縮抑制用セラミックグリーンシート100、100Aは実質的に焼結せず、実質的に面方向に収縮することがないため、平板部用セラミックグリーンシート113、支持部用セラミックグリーンシート115、未焼結柱状電極114及び未焼結配線パターン116が焼結して一体化しても、収縮抑制用セラミックグリーンシート100、100Aの働きで、実質的に面方向に収縮することなく、高さ方向にのみ収縮して高精度な配線パターン16及び柱状電極14を有する、図1に示す回路基板11を作製することができる。この焼成で、収縮抑制セラミックグリーンシート100、100Aは、有機ビヒクルが焼失してアルミナ粉末の集合体になる。アルミナ粉末の集合体はブラスト処理等により簡単に除去することができ、アルミナ粉末を除去することにより回路基板11を得ることができる。
(2)モジュール部品の作製
まず、回路基板11上に半導体チップ12を実装する。この場合には、図3の(a)に示すように支持部15側を上向きにして回路基板11を設置し、マウンターを用いて支持部15の内側、つまりキャビティCの底面に同図の(b)に示すように半導体チップ12を搭載する。
その後、図3の(c)に示すように例えばディスペンサーを用いて半導体チップ12と支持部15の隙間に液状樹脂を充填し、例えば熱処理することにより液状樹脂を硬化させて樹脂部17を形成することにより、半導体チップ12をキャビティC内に固定する。この際、半導体チップ12の入出力電極12Aが樹脂によって覆われている場合には、研磨処理によって入出力電極12Aを露出させる。また、場合によっては予め入出力電極12Aの上面に樹脂との濡れ性の低い撥液性材料を塗布しておき、入出力電極12Aの上面が液状樹脂によって濡れないようにしておいても良い。また、ディスペンサーに代えてスクリーン印刷により樹脂部17を形成しても良い。
更に、図3の(d)に示すように半導体チップ12の入出力電極12Aと支持部15から露出する柱状電極14の表面電極部14Aの間に導体ペーストを所定のパターンで塗布し、硬化させて、再配線ライン18を形成する。スクリーン印刷法により導体ペーストを塗布する場合には、スクリーン印刷版によって再配線ライン18の厚みを調整する。インクジェット法により導体ペーストを塗布する場合には、塗布量を制御することによって再配線ライン18の厚みを制御する。インクジェット法は、再配線ライン18の厚みを高精度に制御することができるため、スクリーン印刷法より好ましい。また、インクジェット法では、半導体チップ12、支持部15及び樹脂部17それぞれの表面状態に左右され難くいため、これらの間に多少の段差があっても再配線ライン18を高精度に形成することができる。
また、樹脂部17を形成する場合には、図4の(a)〜(d)に示した方法を採用することもできる。この場合には、同図の(b)に示すように回路基板11のキャビティC内に液状樹脂117を予め供給した後、半導体チップ12を回路基板11のキャビティ内に搭載し、液状樹脂を熱処理して硬化させて樹脂部17を形成する。この場合には、キャビティ内において半導体チップ12が液状樹脂117の作用によりキャビティの中央へ容易に位置決めされる利点がある。その他は図3に示した方法と同様に行う。
以上説明したように本実施形態によれば、モジュール部品10は、平板部13を有する回路基板11と、上面に入出力電極12Aを有し且つ下面が搭載面となるように平板部13に搭載された半導体チップ12と、を備え、回路基板11には、半導体チップ12の入出力電極12Aの上面と同一面内に端面を有する柱状電極14と、柱状電極14の周面を支持する支持部15とが設けられ、且つ、柱状電極14の端面を表面電極部14Aとして、表面電極部14Aと入出力電極12Aとが同一面に形成された再配線ライン18によって接続されているため、半導体チップ12の厚さに合わせて表面電極部14Aの高さを容易に調整して、入出力電極12Aと表面電極部14Aとを同一平面上に形成することができ、延いてはこれらの電極12A、14Aを接続する再配線ライン18を同一平面内に容易に形成することができ、再配線ライン18が断線し難くなり、その接続信頼性が高くなる。
また、回路基板11は平板部13、柱状電極14及び支持部15が同時焼成により一体化しており、しかも回路基板11と半導体チップ12は、樹脂部17によってキャビティ内に固定されているため、半導体チップ12、平板部13、柱状電極14の三者は回路基板11において樹脂部17の働きも相俟って強固に保持されて機械的強度が向上する。その結果、回路基板11と半導体チップ12との間に熱膨張差があっても、この熱膨張差はこれら両者間の樹脂部17によって緩和され、再配線ライン18に直接かかる応力が緩和されて小さくなり、接続信頼性が向上する。また、再配線ライン18における応力が小さいことから、再配線ライン18のレイアウトの自由度が向上する。更に、半導体チップ12を搭載する平板部13にうねりがあっても、樹脂部17によってうねりを緩和することができ、また、再配線ライン18は平滑な面で形成されるため、再配線ライン18によって良好な接続を得ることができる。
第1の実施形態の変形例
第1の実施形態の変形例は、以下で説明するように、半導体チップ12と支持部15との段差が調整されていること、表面実装部品が付加されていること、あるいは支持部15の形態が変更されていること以外では第1の実施形態に準じて構成され、第1の実施形態に準じてモジュール部品10を製造することができ、第1の実施形態と同様の作用効果を期することができる。従って、以下では、基本的に第1の実施形態と同一または相当部分には同一符号を付して変形例について説明する。
第1の変形例は、図5の断面図(a)に示すように、半導体チップ12が第1の実施形態のものよりも薄く、半導体チップ12の入出力電極12Aと支持部15の上面との間に段差がある場合、その段差をスペーサ19によって調整されていること以外は第1の実施形態に準じて構成されている。即ち、同図に示すように半導体チップ12と平板部13の間にスペーサ19を介装して半導体チップ12の入出力電極12Aを支持部15上面の表面電極部14Aの高さに合わせ、これらの電極12A、14Aの上面が同一面内になるように調整する。このスペーサ19が金属製の場合には、半導体チップ12で発生した熱を表面導体16Dから外へ逃がす役割を果たす。支持部15は、搭載される半導体チップ12に即して設計されるため、基本的に支持部15の高さが不足することはない。
第2の変形例は、図5の断面図(b)に示すように、第1の実施形態のモジュール部品10に表面実装部品が付加され、マザーボードへの実装形態が異なること以外は第1の実施形態に準じて構成されている。即ち、半導体チップ12とは反対側の面が表面実装部品20A、20Bの搭載面として利用され、半導体チップ12側がマザーボードへの実装面として利用される。従って、同図に示すように半導体チップ12とは反対側の面にも表面電極16Aが形成されており、この表面電極16Aに表面実装部品20A、20Bそれぞれの外部電極が接続されている。また、半導体チップ12側の支持部15には外部端子電極16Bが形成されており、この外部端子電極16Bを介してマザーボードに接続される。また、この場合には再配線ライン18をマザーボードの表面電極等との接触による断線等の損傷から防止するために、再配線ライン18は絶縁膜21によって被覆され、保護されていることが好ましい。絶縁膜21の厚みは数μm程度あれば良い。絶縁膜21の材料としては、例えばポリイミド樹脂、エポキシ樹脂や、絶縁ガラスペーストを用いることができる。また、表面実装部品20A、20Bを搭載した場合には、これらの実装面に金属ケースを設けて表面実装部品20A、20Bを保護しても良い。尚、表面実装部品20A、20Bとしては、例えばコンデンサ、インダクタ等の受動素子や半導体素子等の能動素子が用いられる。
第3の変形例は、図6の上面斜視図(a)に示すように、柱状電極14が配置された範囲内にだけ支持部15が側縁部に沿って設けられていること以外は第1の実施形態に準じて構成されている。従って、支持部15は、平板部13の各側縁部に配置された柱状電極14を支持するように4つのブロック片として形成され、平板部13の四隅には支持部が存在しない。そして、平板部13の露出する上面全領域には樹脂部17が形成されている。
第4の変形例は、図6の上面斜視図(b)に示すように、柱状電極14が配置されている側縁部全長に渡って支持部15が設けられ、柱状電極14の配置されていない側縁部には支持部が設けられていないこと以外は、第1の実施形態に準じて構成されている。そして、平板部13の露出する上面全領域には樹脂部17が形成されている。
第5の変形例は、図6の上面斜視図(c)に示すように、平板部13に配置された柱状電極14がそれぞれ互いに独立した個別の支持部15によって支持されていること以外は、第1の実施形態に準じて構成されている。そして、支持部15によって囲まれた領域の平板部13の露出する上面全領域には樹脂部17が形成されている。
第2の実施形態
本実施形態のモジュール部品10Aは、例えば図7の断面図に示すように、回路基板11及び半導体チップ12を備え、回路基板11を構成する支持部15以外は図1に示すモジュール部品10に準じて構成されているため、第1の実施形態と同一または相当部分には同一符号を付して本実施形態について説明する。
本実施形態における回路基板11を構成する支持部15は、回路基板11の焼成温度では実質的に未焼結状態のセラミック粉末に樹脂が含浸した複合型支持部として形成されている。この支持部15は、後述するように収縮抑制セラミックグリーンシートを用いて形成される。
そこで、本実施形態のモジュール部品10Aの製造方法について図8の各断面図(a)〜(d)を参照しながら説明する。本実施形態の製造方法は、支持部15の作製方法が第1の実施形態と異なる以外は第1の実施形態に準じて実施される。
(1)回路基板の作製
即ち、第1の実施形態と同一要領で平板部用セラミックグリーンシートを及び支持部用セラミックグリーンシートを所定枚数作製する。但し、本実施形態では収縮抑制セラミックグリーンシートと同様に難焼結性セラミック粉末を用いて支持部用セラミックグリーンシートを作製する点で第1の実施形態とは異なる。従って、ここでは支持部用セラミックグリーンシートを収縮抑制セラミックグリーンシートとして説明する。また、無収縮工法に用いる収縮抑制セラミックグリーンシートを所定枚数作製する。そして、図8の(a)に示すように収縮抑制グリーンシートを所定枚数積層して拘束層100を形成し、その上に平板部用セラミックグリーンシートを所定の順序で所定枚数積層して未焼結配線パターン116を有する未焼結平板部113を形成する。次いで、未焼結平板部113上に支持部用セラミックグリーンシートを所定枚数積層して未焼結柱状電極114を有する拘束層100Aを形成して、未焼結複合積層体を作製する。
次いで、未焼結複合積層体を例えば1050℃以下の所定温度で焼成すると、拘束層100、100Aは実質的に焼結せず、実質的に面方向に収縮することがないため、未焼結平板部113、未焼結配線パターン116及び未焼結柱状電極114がそれぞれ焼結して一体化しても、拘束層100、100Aはそれぞれ有機ビヒクルが焼失したアルミナ粉末の集合体になる。その後、図8の(b)に示すようにキャビティ形成用の開口部200Aを有するマスク200を拘束層100Aの上面に配置した後、ブラスト処理を施すことにより、同図の(c)に示すように拘束層100及びマスク200の開口部200Aのアルミナ粉末を除去する。そして、マスク200を除去すると、同図の(d)に示すようにアルミナ粉末の集合体からなる多孔質の支持部前駆体15’を有する回路基板前駆体11’が得られる。この支持部前駆体15’は、多孔質で脆い状態にある。マスク200としては、レジストマスクのように有機材で形成しても良いが、耐ブラスト製に優れた金属製薄板が好ましい。
(2)モジュール部品の作製
図9の断面図(a)に示すように回路基板前駆体11’を準備し、同図の(b)に示すように、この回路基板前駆体11’のキャビティ内に半導体チップ12を搭載する。次いで、回路基板前駆体11’のキャビティ内に液状樹脂117を供給すると、液状樹脂117で半導体チップ12と支持部前駆体15’の隙間を埋めると共に液状樹脂117が毛細管現象により支持部前駆体15’に浸透して含浸される。その後、熱処理を施して液状樹脂117を硬化させると、同図の(c)に示すようにアルミナ粉末が樹脂によって固化した支持部15が形成されると共に半導体チップ12と支持部15の隙間に樹脂部17が形成される。そして、第1の実施形態と同一要領で、同図の(d)に示すように再配線ライン18を形成して半導体チップ12の入出力電極12Aと柱状電極14の表面電極部14Aを電気的に接続する。
また、樹脂部17を形成する場合には、図10の断面図(a)〜(d)に示した方法を採用することもできる。この場合には、同図の(b)に示すように回路基板11’のキャビティ内に液状樹脂117を供給した後、半導体チップ12を回路基板11のキャビティ内に収納し、液状樹脂を熱処理して硬化させて樹脂部17を形成する。この場合には、キャビティ内において半導体チップ12が液状樹脂117の作用によりキャビティの中央へ容易に位置決めされる利点がある。
また、図11は本実施形態の変形例を示す断面図である。この変形例は、第1の実施形態における第2の変形例に相当する。即ち、半導体チップ12とは反対側の面が表面実装部品20A、20Bの搭載面として利用され、半導体チップ12側がマザーボードへの実装面として利用される。従って、同図に示すように半導体チップ12とは反対側の面に表面電極16Aが形成されており、この表面電極16Aに表面実装部品20A、20Bそれぞれの外部電極を接続されている。また、半導体チップ12側の支持部15には外部端子電極16Bが形成されており、この外部端子電極16Bを介してマザーボードに接続される。また、再配線ライン18は絶縁膜21によって被覆され、絶縁膜21によって保護されることが好ましい。絶縁膜21の厚みは数μm程度あれば良く、絶縁膜21の材料としては、例えばポリイミド樹脂、エポキシ樹脂や、絶縁ガラスペーストを用いることができる。
以上説明したように本実施形態によれば、半導体チップ12と支持部15の隙間を埋める樹脂部17が支持部15に含まれる樹脂と一体化しているため、回路基板11と樹脂部17がより強固に一体化すると共に、樹脂によって支持部15を補強することができる。
第3の実施形態
本実施形態では、図12の(a)〜(c)に示すように平板部13と柱状電極14を有する支持部15とは別々に作製する点で、第1の実施形態とは異なる。尚、同図の各断面図(b)、(c)では平板部13の配線パターンが省略されている。
本実施形態では、例えば図12の斜視図(a)に示すように、予め配線パターン16と共に作製された平板部13と、予め作製された平板部13とは別体の、柱状電極14を有する矩形枠状の支持部15と、を準備する。次いで、同図の(b)に示すように、平板部13の配線パターン16を構成する表面電極16Aと支持部15の柱状電極14の下端面の表面電極14Bとを位置合わせし、これら両者13、15を半田等の導電性接合材22によって接合して、回路基板11として一体化する。その後、第1の実施形態と同一要領で回路基板11のキャビティ内に半導体チップ12を搭載し、半導体チップ12と支持部15との隙間に液状樹脂を供給し、熱処理して液状樹脂を硬化させて樹脂部17を形成し、更に、再配線ライン18を形成して半導体チップ12の入出力電極12Aと柱状電極14の表面電極部14Aとを電気的に接続する。これにより同図の(c)に示す本実施形態のモジュール部品10Bを得ることができる。尚、平板部13と支持部15の間で柱状電極14間には微細な隙間があるが、液状樹脂はその表面張力の働きで隙間から漏れ出すことはない。
また、支持部15は、熱硬化性樹脂によって矩形枠状に形成されていることが好ましい。この場合、柱状電極14は、支持部15に所定のパターンで形成された貫通孔に導電性樹脂を充填し、熱硬化させることによって形成することができる。導電性樹脂は、Ag等の導電性金属粒子を含む熱硬化性樹脂からなる。また、支持部15は、無収縮工法を用いて低温焼結セラミック材料によって作製されたものであっても良い。
本実施形態よれば、第1の実施形態と同様の作用効果を期することができる他、チップ平板部13を支持部15とは別に作製するため、無収縮工法により、これら両者を同時に焼成する第1の実施形態の場合よりも平坦性に優れた平板部13を得ることができ、また、半導体チップ12のサイズが変わっても容易に設計変更することができる。これに対して、第1の実施形態の場合には、半導体チップ12のサイズが変わると、設計変更に手間がかかる上に、キャビティ底部の平坦性やキャビティ内周面の平坦性等を出すのが若干難しい。
第4の実施形態
本実施形態では、第2の実施形態と同一要領で平板部13と柱状電極14とを一体的に作製し、平板部13の中央部に半導体チップ12を搭載した後、平板部13上の露出面全面に樹脂部17を形成した点に特徴がある。尚、図13では平板部13の配線パターンが省略されている。
即ち、図13の断面図(a)に示すように、第2の実施形態と同様に低温焼結セラミック材料を含む平板部用セラミックグリーンシートを拘束層100上に所定枚数積層して未焼結配線パターン(図示せず)を有する未焼結平板部113を形成し、その上に所定のパターンで配置された未焼結柱状電極114を含む拘束層100Aを積層し、圧着して未焼結複合積層体を作製する。次いで、未焼結複合積層体を1050℃以下で焼成した後、未焼結のアルミナ集合体となった上下の拘束層100、100Aをブラスト処理によって除去すると、同図の(b)に示すように柱状電極14が一体化した平板部13を得ることができる。
その後、柱状電極14の内側に入出力電極12Aを上向きにして半導体チップ12を搭載した後、柱状電極14の高さになるように液状樹脂を供給し、熱処理して液状樹脂を硬化させて樹脂部17を形成し、更に、再配線ライン18を形成して半導体チップ12の入出力電極12Aと柱状電極14の表面電極部14Aとを電気的に接続する。これにより同図の(c)に示す本実施形態のモジュール部品10Cを得ることができる。本実施形態では樹脂部17が支持部を兼ねることになる。この場合、柱状電極14の外周面を硬い樹脂材料によって被覆しておくことが好ましい。柱状電極14を硬い樹脂材料で被覆することにより柱状電極14からのエレクトロマイグレーションを抑制することができる。本実施形態においても第1の実施形態に準じた作用効果を期することができる。
尚、本発明は、上記各実施形態に何等制限されるものではなく、必要に応じて各構成要素を適宜設計変更することができる。
本発明は、種々の電子機器等に使用されるモジュール部品及びその製造方法に対して好適に利用することができる。
(a)〜(c)はそれぞれ本発明のモジュール部品の一実施形態を示す図で、(a)はその上面側からの斜視図、(b)はその下面側からの斜視図、(c)はその断面図である。 図1に示す回路基板を作製する場合のセラミックグリーンシートの構成を示す断面図である。 (a)〜(d)はそれぞれ本発明のモジュール部品の製造方法の一実施形態により図1に示すモジュール部品を製造する工程を工程順に示す断面図である。 (a)〜(d)はそれぞれ図3に示す工程の変形例を示す断面図である。 (a)、(b)はそれぞれ図1に示すモジュール部品の変形例を示す断面図である。 (a)〜(c)はそれぞれ本発明のモジュール部品の更に他の変形例を示す斜視図である。 本発明のモジュール部品の他の実施形態のモジュール部品を示す断面図である。 (a)〜(d)はそれぞれ図7に示すモジュール部品の回路基板を製造する工程を工程順に示す断面図である。 (a)〜(d)はそれぞれ図8に示す工程に続く工程を工程順に示す断面図である。 (a)〜(d)はそれぞれ図9に示す工程の変形例を示す断面図である。 図7に示すモジュール部品の変形例を示す断面図である。 (a)〜(c)はそれぞれ本発明のモジュール部品の製造方法の更に他の実施形態の要部を示す断面図である。 (a)〜(c)はそれぞれ本発明のモジュール部品の製造方法の更に他の実施形態の要部を示す断面図である。 従来のモジュール部品の一例を示す断面図である。
符号の説明
10、10A、10B、10C モジュール部品
11 回路基板
12 半導体チップ
12A 入出力電極
13 平板部
14 柱状電極
14A 表面電極部
15 支持部
16 配線パターン
17 樹脂部
18 再配線ライン

Claims (7)

  1. 平板部を有する基板と、
    一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、
    上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、
    上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されて構成されており、
    上記平板部はセラミック製平板部であり、上記支持部は上記セラミック製平板部の焼結温度では実質的に焼結しないセラミック粉末が樹脂で一体化された複合型支持部である
    ことを特徴とするモジュール部品。
  2. 上記支持部は、上記半導体チップを取り囲むように形成された枠状の支持部であることを特徴とする請求項1に記載のモジュール部品。
  3. 上記半導体チップと上記複合型支持部との隙間には上記樹脂と同一組成の樹脂が充填されていることを特徴とする請求項1または請求項2に記載のモジュール部品。
  4. 平板部を有する基板と、
    一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、
    上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、
    上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されて構成されており、
    上記平板部はセラミック製平板部であり、上記柱状電極は上記セラミック製平板部と同時焼成によって形成されており、且つ、上記支持部は樹脂によって形成された樹脂製支持部であって、上記半導体チップと上記柱状電極とは上記樹脂によって一体化されていることを特徴とするモジュール部品。
  5. 上記表面電極部及び上記入出力電極が設けられている側に、マザーボードへの接続用外部電極が設けられていることを特徴とする請求項1〜請求項4のいずれか1項に記載のモジュール部品。
  6. 平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されている、モジュール部品を製造するに際し、
    上記平板部となるセラミックグリーンシートと、上記未焼結柱状電極を有し且つ上記平板部となるセラミックグリーンシートの焼結温度では実質的に焼結しない、上記支持部となるセラミックグリーンシートとを積層し、得られた積層体を同時焼成することによって、セラミック製平板部及び未焼結支持部を有する基板を作製する工程と、
    上記半導体チップを、その入出力電極部が上記柱状電極の表面電極部と同一面となるように、上記セラミック製平板部に搭載する工程と、
    上記半導体チップと上記支持部との隙間に樹脂を充填すると共にその樹脂を上記未焼結支持部に含浸させて、硬化させる工程と、
    上記表面電極と上記入出力電極部とを再配線ラインによって接続する工程と、
    を備えたことを特徴とするモジュール部品の製造方法。
  7. 平板部を有する基板と、一方の主面に入出力電極を有し且つ他方の主面が搭載面となるように上記平板部に搭載された半導体チップと、を備え、上記基板には、上記半導体チップの上記入出力電極面と同一面内に端面を有する柱状電極と、上記柱状電極の周面を支持する支持部とが設けられ、且つ、上記柱状電極の上記端面を表面電極部として、上記表面電極部と上記入出力電極とが上記同一面に形成された再配線ラインによって接続されている、モジュール部品を製造するに際し、
    上記平板部となるセラミックグリーンシートと、上記柱状電極となる未焼結柱状電極とを同時焼成することによってセラミック製平板部と焼結済み柱状電極とが一体化した基板を作製する工程と、
    上記半導体チップを、その入出力電極部が上記柱状電極の表面電極部と同一面となるように、上記セラミック製平板部に搭載する工程と、
    上記半導体チップと上記支持部との隙間に樹脂を充填し、硬化させて、上記半導体チップと上記柱状電極を一体化すると共に上記樹脂からなる支持部を形成する工程と、
    上記表面電極と上記入出力電極部とを再配線ラインによって接続する工程と、
    を備えたことを特徴とするモジュール部品の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5095456B2 (ja) * 2008-03-17 2012-12-12 日本特殊陶業株式会社 部品内蔵配線基板の製造方法
JP5370765B2 (ja) * 2008-09-29 2013-12-18 日立化成株式会社 半導体素子搭載用パッケージ基板とその製造方法
WO2011118572A1 (ja) * 2010-03-23 2011-09-29 日本電気株式会社 半導体装置の製造方法
JP6695066B2 (ja) * 2014-11-27 2020-05-20 ツーハイ アクセス セミコンダクター カンパニー リミテッド フレームがコンデンサと直列に少なくとも1個のビアを備えるようなチップ用のポリマーフレーム
JP6292216B2 (ja) * 2015-12-10 2018-03-14 日立金属株式会社 多層セラミック基板の製造方法および多層セラミック基板
JPWO2023281838A1 (ja) * 2021-07-05 2023-01-12

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61214444A (ja) * 1985-03-18 1986-09-24 Fujitsu Ltd 半導体装置
JPS624351A (ja) * 1985-06-29 1987-01-10 Toshiba Corp 半導体キヤリアの製造方法
JPH05190611A (ja) * 1992-01-09 1993-07-30 Oki Electric Ind Co Ltd 半導体素子の実装方法及び半導体装置
JPH0917906A (ja) * 1995-06-28 1997-01-17 Toshiba Corp 半導体用パッケージ
JPH10242322A (ja) * 1997-02-24 1998-09-11 Toshiba Corp 半導体パッケージ
JP3024596B2 (ja) * 1997-07-10 2000-03-21 日本電気株式会社 フィルムキャリアテープを用いたbga型半導体装置
JP2005223223A (ja) * 2004-02-06 2005-08-18 Tdk Corp 半導体ic内蔵基板及びその製造方法、並びに、半導体ic内蔵モジュール
JP4056500B2 (ja) * 2004-06-28 2008-03-05 三菱電機株式会社 伝送線路基板および半導体パッケージ
JP2007201254A (ja) * 2006-01-27 2007-08-09 Ibiden Co Ltd 半導体素子内蔵基板、半導体素子内蔵型多層回路基板

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