JPH05190611A - 半導体素子の実装方法及び半導体装置 - Google Patents

半導体素子の実装方法及び半導体装置

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JPH05190611A
JPH05190611A JP4001856A JP185692A JPH05190611A JP H05190611 A JPH05190611 A JP H05190611A JP 4001856 A JP4001856 A JP 4001856A JP 185692 A JP185692 A JP 185692A JP H05190611 A JPH05190611 A JP H05190611A
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JP
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semiconductor element
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metal
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semiconductor
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Yasunari Ogawa
康徳 小川
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 メタルパッドとリードフレーム間の配線接続
をメタルパターニングにより形成し、ボンディングピッ
チを小さくする。 【構成】 基板上に半導体素子を実装する半導体素子の
実装方法において、基板１０の凹部に半導体素子１１を
配置し、その半導体素子１１と基板１０の隙間部分にエ
ポキシ系樹脂１３を封入して平坦化し、その半導体素子
１１のメタルパッドとリードフレーム１４間の配線接続
をメタルパターニングによって形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子の実装方法
及び半導体装置に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、『超ＬＳＩパッケージング技術』ｐ１１８〜１
１９ 英 一太 著 １９８７，４，６ 発行所 シー
エムシー に開示されるようなワイヤボンディング方式
があり、半導体素子内に設けたメタルパッドとパッケー
ジのリードフレームの間の配線接続において、金属ワイ
ヤの両端をメタルパッドとリードフレームに熱圧着によ
ってボンドする方法がとられていた。
【０００３】図２はかかる従来の半導体素子のワイヤボ
ンディング状態を示す拡大断面図である。この図におい
て、１は半導体素子、２はその半導体素子１のメタルパ
ッド、３は絶縁膜、４は金線、５はその金線の金ボー
ル、６はキャピラリである。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の方法では、ワイヤボンディングを行なう際、ワイ
ヤボンダのキャピラリ６が、既に配線の済んだ隣のワイ
ヤに接触してその配線を破壊してしまうのを防ぐため、
図２に示すように、１２０μｍ程度以上のボンディング
ピッチを確保しなければならなかった。そのためにチッ
プ内のメタルパッドもワイヤボンダの精度に合わせた大
きなピッチで配置を行なわなければならず、それによっ
てチップサイズが大きくなってしまうという問題があっ
た。
【０００５】本発明は、以上述べたボンディングのピッ
チが大きいという欠点を除去するため、メタルパッドと
リードフレーム間の配線接続をメタルパターニングによ
り形成し、ボンディングピッチを小さくすることができ
る半導体素子の実装方法及び半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、基板上に半導体素子を実装する半導体素
子の実装方法において、前記基板の凹部に前記半導体素
子を配置し、前記半導体素子と前記基板の隙間部分に樹
脂を封入して平坦化し、その半導体素子のメタルパッド
とリードフレーム間の配線接続をメタルパターニングに
よって形成するようにしたものである。
【０００７】また、基板上に半導体素子を実装する半導
体装置において、前記基板の凹部に配置される半導体素
子と、前記半導体素子と前記基板の隙間部分を平坦化す
る樹脂と、前記半導体素子のメタルパッドとリードフレ
ーム間の配線接続を行なうパターニングされたメタルと
を設けるようにしたものである。更に、本発明の半導体
装置は、前記基板を覆い封止するパッケージからなる。
【０００８】
【作用】本発明によれば、上記したように、基板の凹部
に半導体素子を配置し、半導体素子と基板の隙間部分に
樹脂を封入して平坦化した後、半導体素子のメタルパッ
ドとリードフレーム間の配線接続をメタルパターニング
によって形成する。したがって、配線のピッチをメタル
パターニングの精度の許す範囲まで狭めることができ
る。
【０００９】また、その半導体素子のメタルパッドとリ
ードフレーム間の配線接続をメタルパターニングによっ
て形成し、配線のピッチが微細なパッケージを有する半
導体装置を得ることができる。
【００１０】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体素子の実装断面図である。この図に示すように、基板
１０には凹部を形成し、その凹部に半導体素子１１を配
置し、その隙間部分にエポキシ系樹脂１３を封入するこ
とにより、樹脂表面を半導体素子１１表面及びリードフ
レーム１４の高さと同じにして、平坦化し、その後、半
導体素子１１内のメタルパッド１２とリードフレーム１
４間の配線接続をパターニングされたメタル１５により
形成する。なお、１６は絶縁膜である。
【００１１】メタルパターニングには半導体素子１１や
プリント基板の製造工程で一般的に使われているいわゆ
るホトリソグラフィによるパターン形成技術をそのまま
用いることができる。その例を以下に示す。 （１）エポキシ系樹脂１３の封入により、平坦化された
パッケージ基板１０の表面全体をめっきによってメタル
を覆いかぶせる。
【００１２】（２）覆いかぶせたメタルの上に配線パタ
ーンをプリントすることによって、マスクをかける。 （３）パッケージ全体をエッチング液に浸すことによっ
て、マスクのされなかったメタル部分は取り除かれ配線
パターンだけが残る。 以上のような工程でメタルのパターニングが簡単に行な
える。
【００１３】図３は本発明の他の実施例を示す半導体素
子の実装断面図である。この図において、２０は基板と
しての積層セラミック、２１はその積層セラミック２０
に形成される凹部、２２は半導体素子２３を固着搭載す
るためのＡｕメタライズ、２４は積層セラミックと半導
体素子２３の表面の高さと同じにして、平坦化するため
の樹脂、２５はメタライズ導体、２６はそのメタライズ
導体２５と半導体素子２３内のメタルパッド（図示な
し）間の配線接続を行なうパターニングされたメタル、
２７はリード、２８はキヤップ２９を封止するＡｕ−Ｓ
ｕシールである。
【００１４】このように、第１実施例におけるＣＯＢ
（Ｃｈｉｐ Ｏｎ Ｂｏａｄ）等に代えて、積層法によ
るセラミックバッケージに適用することができる。ま
た、加圧成形によるセラミックパッケージへ適用するこ
ともできる。更に、樹脂封止型パッケージへの適用する
こともできる。なお、本発明は、上記実施例に限定され
るものではなく、本発明の趣旨に基づき種々の変形が可
能であり、それらを本発明の範囲から排除するものでは
ない。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体素子とリードフレームの隙間部分の平坦
化を行ない、両者間の配線をメタルパターニングにより
施す構造としたので、配線のピッチはメタルパターニン
グの精度の許す範囲まで狭めることができる。現在のパ
ターニングの技術からすると１０μｍ以下のピッチでも
容易に配線することが可能となり、現在のワイヤボンデ
ィングによる最小ピッチ（１２０μｍ程度）に比べ大き
く向上させることができる。
【００１６】本発明は、半導体素子のパッケージ実装や
ボード上に直接半導体素子を実装するＣＯＢ（Ｃｈｉｐ
Ｏｎ Ｂｏａｄ）等に適用可能である。また、半導体
素子のメタルパッドとリードフレーム間の配線接続を行
うメタルパターニングとを行った後、それらを覆い封止
するパッケージに適用し、微細な配線ピッチを有する各
種の半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体素子の実装断面図
である。
【図２】従来の半導体素子のワイヤボンディング状態を
示す拡大断面図である。
【図３】本発明の他の実施例を示す半導体素子の実装断
面図である。
【符号の説明】
１０ 基板 １１，２３ 半導体素子 １２ メタルパッド １３ エポキシ系樹脂 １４ リードフレーム １５，２６ パターニングされたメタル １６ 絶縁膜 ２０ 積層セラミック（基板） ２１ 凹部 ２２ Ａｕメタライズ ２４ 樹脂 ２５ メタライズ導体 ２７ リード ２８ Ａｕ−Ｓｕシール ２９ キヤップ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板上に半導体素子を実装する半導体素
    子の実装方法において、 （ａ）前記基板の凹部に半導体素子を配置し、 （ｂ）前記半導体素子と前記基板の隙間部分に樹脂を封
    入して平坦化し、 （ｃ）前記半導体素子のメタルパッドとリードフレーム
    間の配線接続をメタルパターニングによって形成するこ
    とを特徴とする半導体素子の実装方法。
  2. 【請求項２】 基板上に半導体素子を実装する半導体装
    置において、 （ａ）前記基板の凹部に配置される半導体素子と、 （ｂ）前記半導体素子と前記基板の隙間部分を平坦化す
    る樹脂と、 （ｃ）前記半導体素子のメタルパッドとリードフレーム
    間の配線接続を行なうパターニングされたメタルとを具
    備することを特徴とする半導体装置。
  3. 【請求項３】 前記基板を覆い封止するパッケージから
    なることを特徴とする請求項２記載の半導体装置。
JP4001856A 1992-01-09 1992-01-09 半導体素子の実装方法及び半導体装置 Withdrawn JPH05190611A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173214A (ja) * 2004-12-14 2006-06-29 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007324429A (ja) * 2006-06-02 2007-12-13 Murata Mfg Co Ltd モジュール部品及びその製造方法

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Effective date: 19990408