KR930004246B1 - 수지밀봉형 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

수지밀봉형 반도체장치
제1도 및 제2도는 종래장치의 단면도.
제3도는 본 발명의 제1 실시예에 관한 반도체장치의 평면도.
제4도는 상기 제1 실시예 장치의 단면도.
제5도는 본 발명의 제2 실시예에 관한 반도체장치의 평면도.
제6도는 상기 제2 실시예 장치의 단면도이다.
[산업상의 이용분야]
본 발명의 수지밀봉형 반도체장치에 관한 것으로, 특히 밀봉형수지층의 두께가 얇은 패키지를 갖춘 반도체 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
근래들어 집적도가 향상된 IC디바이스는 많은 분야에서 이용되고 있다. IC디바이스는 보다 컴팩트한 형상이 요구되고 있으며 특히 표면실장에 적합한 형상으로 되는 것이 일반화 되고 있다. 이와같은 사정에 대응하여 소자의 집적밀도가 현저하게 증대됨에 따라 IC디바이스의 다핀화(多 Pin化)가 요구되고 있으며 각종의 개발이 추진되고 있다. 그 한 방법으로서 밀봉용 수지재료의 개량도 착수되고 있다. 한편, 베어칩(Bare Chip)의 개념이 반도체소자의 조립공정, 특히 수지밀봉공정에 채택되고 있다.
그러나, 반도체소자의 조립공정으로서 주류를 이루고 있는 리드프레임방식은 다핀의 DIP(Dual in Line Package)형 IC디바이스와 SIP(Single in Line Package)형 IC디바이스등에 현재에도 많이 이용되고 있다. 어떤 종류의 리드프레임에서는 도전성의 금속박판을 프레스에 의한 프레스가공 또는 포토에칭가공으로 형성한 케이스가 설치되어 있고, 이 케이스를 기점으로 하여 케이스의 거의 중심으로 향해 연장되며 선단이 유단(遊端)으로 된 복수의 리드가 형성되어 있다.
더욱이 이들 각 리드의 유단부근에는 반도체칩 예컨대 반도체집적회로칩을 탑재하기 위한 섬영역이 형성되어 있다. 이 섬영역 및 상기 복수의 리드는 상기 케이스와 동시에 프레스가공 또는 포노에칭 프로세스기술로 형성된다. 그러나 1개의 섬영역상에 탑재할 수 있는 반도체칩의 수는 한정된다. 이 때문에 반도체입을 탑재할 수 있을 정도의 면적을 지닌 섬영역이 복수개 형성되어 있어서 복수개의 반도체칩이 고착되는 리드프레임이 개발되고 있다.
이와같은 리드프레임을 사용함으로써 원하는 전자회로를 복수의 칩으로 구성한 하이브리드 방식의 모듈제품이 시판되고 있다. 한편, 리드프레임을 이용하는 조립공정에서는 반도체입과 나중에 내부리드로서 기능하는 리드사이에서 전기적인 도통을 도모하지 않으면 안된다. 이 때문에 반도체입에 형성되며 능동소자 또는 수동소자와 전기적으로 접속되는 도전성 금속으로 구성되는 패드는 리드와의 사이에서 본딩법 또는 초음파 본딩법에 의해 금속세선을 매개로 전기적으로 접속된다. 통상적으로는 복수의 리드 및 섬영역이 모두 동일한 평면으로 되도록 통상적인 평판형상의 리드프레임이 사용된다.
그러나 경우에 따라서는 섬영역에서의 반도체칩의 탑재면이 다른 리드 윗면 보다도 낮게 되어 있는 소위 디프레스형 또는 섬영역 다운형이라 불리우는 리드프레임도 사용되고 있다.
제1도는 통상의 평판형상의 리드프레임이 사용된 종래의 IC디바이스를 나타낸 것이다. 도면에 있어서 11은 리드프레임이다. 이 리드프레임(11)에는 2개의 섬영역(12A,12B)이 형성되어 있다.
상기 섬영역(12A,12B)상에는 접착제(13)를 매개로 반도체칩(14A,14B)이 각각 탑재되어 있다. 또 15는 밀봉용의 수지로 구성된 패키지이다. 한편, 여기서는 본딩법에 의해 접수되는 금속세선은 생략하고 있다. 제2도는 디프레스형 또는 섬영역 다운형의 리드프레임이 사용된 종래의 IC디바이스를 나타낸 것이다. 이 IC디바이스에 있어서 11은 리드프레임, 12A,12B는 섬영역 13은 접착제, 14A,14B는 반도체칩, 15는 패키지이다. 그런데 초음파 열압착 본딩법 또는 열압착 본딩법에 따른 반도체칩상의 패드와 리드의 접속은 본딩장치인 본더에 접착된 금속세선을 소정의 온도와 분위기로 툴 선단에 가압시켜 예컨대 패드에 열압착시킨 다음 틀을 정해진 궤적에 따라 리드상에 이동시키고 리드에 대해 웨지 본딩(Wedge 본딩)에 의해 고착시킴으로써 행해진다. 그 결과, 양쪽의 열압착점 사이에는 루우프형상을 이루고 금속세선이 접속되게 된다.
그런데, 제2도의 IC디바이스에서는 각 섬영역에서의 칩의 탑재면이 리드의 윗면보다도 일률적으로 0.15mm 내지 0.2mm정도 낮게 되도록 구성되어 있다. 섬영역에 반도체칩이 탑재된 후는 전송몰드법에 의한 수지밀봉공정을 거쳐 소정의 외형칫수를 지닌 패키지가 형성된다. 이 공정에서는 수지밀봉장치에 상하 한쌍으로 구성되는 금형이 셋트되고 금형의 하형에 형성된 캐비티에 리드프레임이 수용되며 캐비티의 내부에 용융된 밀봉용 수지가 주입된다. 제1도 및 제2도에 있어서, 화살표표시는 각각 용융된 밀봉용 수지가 캐비티의 안으로 유입되는 경로를 나타낸 것이다.
그러나, 반도체칩중에는 반도체기판의 두께방향으로 전류가 흐르는 것이 있다. 이와같은 반도체칩에 있어서의 전기적특성은 반도체기판의 두께에 커다란 영향을 받는다. 이 때문에 이런 종류의 반도체칩에서는 특성에 따라 반도체기판의 두께를 변화시키도록 하고 있다. 따라서 전체의 섬영역에 있어서 칩 탑재면을 리드의 윗면보다도 일률적으로 낮게 설정하면 수지밀봉공정시 다음과 같은 문제가 발생된다. 즉, 칩 탑재면이 일률적으로 낮게 된 복수의 섬영역에 두께가 다른 반도체칩을 탑재시키고, 그 다음 이 리드프레임을 캐비티내에 수용하여 밀봉용수지를 주입하면 캐비티 내에서는 리드프레임을 중심으로 한 상부 및 하부에 있어서 밀봉수지용액의 유량 및 속도에 차이가 발생된다. 이에 따라 수지의 충전부족현상이 발생한다.
이 현상은 밀봉수지층의 두께, 즉 패키지의 두께가 1.5mm 이하인 경우에 현저하게 된다.
이와같은 수지의 충전부족현상은 패키지의 외관불량을 초래할 뿐만 아니라 패키지의 내부에 보이드를 발생시키게 된다. 그리고 이 보이드는 열스트레스의 발생원으로 되고, 나아가서는 상기의 열압착법에 따라 고착된 금속세선을 단선시키는 원인으로 된다. 더욱이 이 보이드는 수분의 침입을 용이하게 하여 내습성을 열화시키는 원인으로도 된다. 이와같이 수지의 충전부족현상은 반도체장치로서의 신뢰성 저하를 초래하게 된다.
[발명의 목적]
본 발명의 목적은 반도체칩이 탑재되는 섬영역을 복수개 갖추고 이들 섬영역의 탑재면이 리드의 윗면보다도 낮게 설정된 수지밀봉형 반도체장치에 있어서, 각 섬영역상에 기판의 두께가 다른 반도체칩을 탑재시킨 경우에도 패키지를 구성하는 밀봉용 수지의 충전부족현상이나 내부에 보이드가 발생되지 않으며 그로 인해 신뢰성이 높은 수지밀봉형 반도체장치를 제공하는 것에 있다.
[발명의 구성]
본 발명에 따르면, 도전성 금속으로 구성되는 평판형상의 리드프레임과 이 리드프레임의 일부를 구부림으로써 이 리드프레임 이외의 부분보다도 위치적으로 낮아지도록 리드프레임으로 부터 저하량이 설정된 복수의 섬영역과, 각각 소정의 두께를 갖춘 반도체기판으로 구성되고 상기 복수의 각 섬영역상에 각각 탑재되는 복수의 반도체칩, 상기 반도체칩을 매설밀봉시키는 수지재료로 구성되는 패키지를 구비하고, 탑재되는 상기 반도체칩의 기판의 두께에 따라 상기 각 섬영역의 리드프레임으로 부터 저하량을 결정하도록 한 수지밀봉형 반도체장치가 제공된다.
[실시예]
이하, 도면을 참조하여 본 발명의 각 실시예를 설명한다.
제3도는 본 발명의 수지밀봉형 반도체장치를 QFP(Quad Flat package)타입의 IC디바이스에 실시한 본 발명의 제1 실시에 장치의 구성을 나타낸 평면도이다.
제3도의 장치에서는 수지에 의해 구성되는 패키지의 경계가 일점쇄선으로 도시되어 있다. 또 제4도는 상기 제3도의 장치의 A-A'선에 따른 단면도이다. 제3도 및 제4도에 있어서 21은 철 또는 철과 니켈의 합금, 혹은 동 또는 그 합금으로 구성되는 금속박판을 프레스에 의한 프레스가공 또는 포토에칭 가공하여 형성된 리드프레임이다. 이 리드프레임(21)은 선단이 유단으로 된 복수의 내부리드(22) 및 이 내부리드(22)와 일체적으로 형성된 외부리드(23)로 구성되는 복수의 리드(24)와, 상기 각 내부리드(22)의 유단부근에 형성되고 반도체칩 예컨대 반도체칩집적회로칩을 탑재하기 위한 2개의 섬영역(25A,25B)으로 구성되어 있다.
상기 2개의 섬영역(25A,25B)은 연결부(26)에 의해 결합되고 있고, 각각의 반도체칩의 각 탑재면은 상기 연결부(26)가 굴곡형성됨으로써 복수의 각 리드(24)의 윗면 보다도 낮은 위치에 배치되어 있다. 그리고 상기 2개의 섬영역(25A,25B)상에는 접착제(27)를 매개로 2개의 반도체칩, 예컨대 반도체집적회로칩(28A,28B)이 각각 탑재되어 고착되어 있다. 또 전체요소는 에폭시수지계등의 절연성 수지로 구성되는 패키지(29)로 몰딩되어 있다.
상기 약 칩(28A,28B)은 예컨대 임의의 도전형을 갖춘 실리콘 반도체기판에 주지된 방법에 따라 반대도전형의 불순물영역을 형성하고, 더욱이 이것에 접속되는 도전성금속으로 구성되는 전극 및 배선을 형성하여 얻어지는 것이다. 그리고 양 칩(28A,28B)은 각각의 특성에 따라 원래의 시릴콘 반도체기판의 두께가 상이한 바, 예컨대 130μm~400μm 범위의 것이 사용되고 있다.
제3도 및 제4도에 도시한 반도체장치에서는 본 발명의 요지인 반도체칩의 두께에 따라 섬영역의 저하량을 조정하고 있다. 즉, 비교적 두께가 두꺼운 반도체집적회로칩(28A)이 탑재되는 섬영역(25A)에서는 저하량이 크게 되어 있으며, 비교적 두께가 얇은 반도체집적회로칩(28B)이 탑재되는 섬영역(25B)에서는 저하량이 작게 되어 있다.
그러나, 상기 패키지(29)를 형성하기 위한 수지밀봉공정은 전용의 몰드장치의 포트에 수용된 예컨대 에폭시수지계의 절연성 수지 타블렛을 가압/용융시키고 컬과 런너를 거쳐 반도체칩을 수용한 밑의 금형에 형성된 캐비티의 게이트로 부터 용융수지를 주입함으로써 실행된다. 이 수지제 패키지 즉, 수지밀봉층의 두께는 상기한 것처럼 표면실장에 대비하여 1.5mm이하로 되도록 설계되어 있다.
또 수지밀봉공정 이전에 실행되는 금속세선에 의한 초음파 와이어본딩 또는 와이어본딩공정에 의해 반도체칩에 형성된 도전성금속으로 구성되는 전극 또는 본딩패드와 상기 내부리드와의 사이가 전기적으로 접속된다. 이때의 금속세선은 제3도의 부호 30으로 되시되어 있다. 이때 상기한 것처럼 금속세선의 루우프는 약 300μm의 두께가 되도록 형성된다. 또 금속세선은 통상 직경이 50μm 정도의 것이 사용되고 있다. 재질로서는 금, 동 또는 알루미늄이 사용된다. 그리고 동세선을 사용하는 경우에는 리드프레임도 동 또는 동합금제의 것이 사용되며, 더욱이 열압착공정시에는 불활성 분위기 속에서 실행하여 동프레임, 동세선 및 알루미늄세선의 산화방지에 배려할 필요가 있다.
이와같이 열압착공정에 의한 300μm의 루우프형성, 표면실장에 대비한 밀봉수지층의 두께 1.5mm부터 섬영역의 저하량도 당연히 제약을 받아 표면으로부터 최저 100μm를 확보하여 본래의 내습성과 보호재료로서의 역할을 다한다. 따라서 반도체칩의 두께에 대응하여 실시되는 섬영역의 저하량은 0.2mm의 범위내로 된다. 한편, 금형으로 수지밀봉공정을 마친 반도체칩을 전용의 장치에 부설된 이젝터 핀에 의해 돌출시켜서 박리함과 아울러, 이젝터 핀의 돌출 끝부분에 형성한 마스크를 붙인다.
한편, 본 발명은 상기 실시예에 한정되는 것이 아니라 여러가지로 변형이 가능한 것은 말할 필요가 없다. 예컨대 상기 실시예에서는 2개의 섬영역을 설치한 경우에 대해 설명하였으나 이것은 2개에 한정되는 것이 아니라 3개 이상 설치하도록 하여도 된다.
본 발명에서는 두께가 다른 반도체칩에 대응하여 섬영역의 저하량을 변화시키고 있으므로 수지밀봉공정에 있어서 수지의 충전부족이 발생되고 않고, 이것을 바탕으로 열스트레스에 따른 금속세선의 단선도 발생되지 않으므로 내습성의 레벨도 향상된다.
제5도는 본 발명의 제2 실시예에 관한 수지밀봉형 반도체장치의 구성을 도시한 단면도이다. 한편, 제5도의 장치에서도 수지에 의해 구성되는 패키지(29)의 경계는 일점쇄선으로 도시되어 있다. 또, 제6도는 상기 제5도의 상기 제5도의 장치의 B-B'선에 따른 단면도이다. 이 실시예 장치가 상기 제3도 및 제4도에 도시된 실시예 장치와 상이한 부분은 상기 2개의 섬영역(25A,25B)을 결합시키고 있는 결합부(26)가 도중에서 분단되어 있는 것 뿐이다. 따라서 대응하는 부분에는 동일한 부호를 붙여 중복설명을 피하기로 한다.

Claims (7)

  1. 도전성 금속으로 구성되는 평판형상의 리드프레임(21)과 이 리드프레임(21)의 일부를 구부림으로써 이 리드프레임(21)이외의 부분보다도 위치적으로 낮아지도록 리드프레임(21)으로 부터의 저하량이 설정된 복수의 섬영역(25A,25B)과, 각각 소정의 두께를 갖춘 반도체기판으로 구성되며 상기 복수의 각 섬영역상에 각각 탑재되는 복수의 반도체칩(28A,28B) 및, 상기 반도체칩(28A,28B)을 매설밀봉하는 수지재료로 구성되는 패키지(29)를 구비하고, 상기 각 반도체칩(28A,28B)의 기판두께에 따라 대응하는 상기 각 섬영역(25A,25B)의 리드프레임(21)으로부터의 저하량을 설정하도록 한 것을 특징으로 하는 수지밀봉형 반도체장치.
  2. 제1항에 있어서, 상기 반도체장치(28A,28B)의 기판두께가 증가됨에 따라 상기 각 섬영역(25A,25B)의 저하량을 감소시키도록 한 것을 특징으로 하는 수지밀봉형 반도체장치.
  3. 제1항에 있어서, 상기 패키지(29)의 두께가 1.5mm이하로 되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  4. 제1항에 있어서, 상기 복수의 반도체칩(28A,28B)의 각 기판의 두께가 130μm~400μm의 범위인 것을 특징으로 하는 수지밀봉형 반도체장치.
  5. 도전성 금속으로 구성되는 평판형상의 리드프레임(21)과 이 리드프레임(21)의 일부를 구부림으로써 이 리드프레임(21) 이외의 부분보다도 위치적인 낮아지도록 리드프레임(21)으로부터의 저하량이 설정되며, 또한 그 저하량이 서로 다르도록 설정된 2개의 섬영역(25A,25B)과, 소정의 두께를 갖춘 반도체기판에 의해 구성되며 상기 2개의 각 섬영역중 리드프레임으로 부터의 저하량이 큰 쪽의 섬영역상에 탑재되는 제1반도체칩(28A), 상기 제1반도체칩(28A)의 기판보다도 두게가 두꺼운 반도체기판에 의해 구성되며 상기 2개의 감 섬여역중 리드프레임(21)으로 부터의 저하량이 작은 쪽의 섬영역상에 탑재되는 제2반도체칩(28B) 및, 상기 제1, 제2의 반도체칩(28A,28B)을 매설밀봉하는 수지재료로 구성된 패키지(29)를 구비한 수지밀봉형 반도체장치.
  6. 제5항에 있어서, 상기 패키지(29)의 두께가 1.5mm이하로 되어 있는 것을 특징으로 하는 수지밀봉형 반도체장치.
  7. 제5항에 있어서, 상기 제1, 제2의 반도체칩(28A,28B)의 각 기판의 두께가 130μm~400μm의 범위인 것을 특징으로 하는 수지밀봉형 반도체장치.
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