TWI389283B - 具有絕緣墊片以減少元件間漏電之封裝微晶片 - Google Patents

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Description

具有絕緣墊片以減少元件間漏電之封裝微晶片
本發明係大體上有關封裝微晶片(Packaged Microchips)，特別是有關實質上減少一單一封裝內之兩個或更多個晶片之間的漏電。
引線框架封裝(Lead Frame Packaging)是一種眾所皆知的封裝微晶片方法。引線框架一般是由諸如銅之類的金屬加以蝕刻(Etch)或壓印(Stamp)而成。引線框架典型上包含複數個引線(Leads)(「接腳(「legs」)，該等引線係用作一或多個微晶片的輸入與輸出，而該一個或多個微晶片係伴隨著一平台而設置，該平台用以貼附一或多個微晶片。該平台一般可導電，並稱作晶墊(Paddle)或晶片焊墊(die Pad)。微晶片係利用晶片貼附材料來貼附至該晶墊。晶片貼附材料的厚度不受控制。晶片貼附材料係於液相下塗佈至該晶墊，並且該等微晶片乃擠壓進入該液態晶片貼附物。在晶片配置期間，該晶片貼附物以不均勻地方式來散佈於該焊墊上。該晶片貼附物繼而熟化(Cured)成固態。於此熟化期間，由液相轉為固相時，該晶片貼附物變硬，並由於捕獲氣泡而容易有空隙產生。該等微晶片繼而黏接至該等引線，有時則在以塑膠製模化合物(Plastic molding Compound)之類的絕緣材料來密封之前，彼此之間加以線焊接(Wire Bonded)。
然而，當沿著支撐微晶片用之平台的相鄰引線框架之間有不想要的漏電流產生時，引線框架之設計可能發生問題。由於晶片貼附材料的厚度不均勻，並且在熟化期間可能因氣泡而發展空隙，晶片會具有不均勻之隔離特性。單一晶片晶墊上的兩相鄰晶片會由於晶片貼附材料這種不均勻的特性而漏電至晶片晶墊上。不利的是，漏電流會對微晶片、整體裝置之功能與可靠度帶來負面影響。舉例而言，一第一微晶片會產生一漏電流，該漏電流被一第二微晶片接收。此問題對於利用大電位(譬如是100s至1000s伏特)的微晶片會更為嚴重。在大電位的情況之下，微晶片之間會出現拱形狀況，即使是這些晶片彼此相分離。
本技術領域已經藉著提供分離(即多個)且適當分隔的電性隔離晶片晶墊來對付這些問題。因此，一晶片與一晶片晶墊相耦合，而另一晶片則與另一晶片晶墊相耦合。事實上，為了容納兩個以上的微晶片，一些封裝具有兩個以上的晶墊。晶片設計者係將這些晶片予以隔離，而隔離方法是藉由利用一間隙來分隔這些晶片，以及提供一製模材料來形成於微晶片周圍，該材料具有足夠的介電絕緣能力來隔離此兩或更多個微晶片。
雖然分離晶墊於實質上減少或消除漏電問題上有其效果，然而分離晶墊於製造上更加複雜因而成本更為高昂。舉例而言，眾多的應用係提供分離晶墊作為客製化的工程解決方法，從而增加了製造成本。分離晶墊設計乃需要為引線框架或一專門的壓印機(Stamp)實行客製化的蝕刻。如果微晶片改變，譬如是變成較大的微晶片，則亦須改變晶墊的設計。
依據本發明之一實施例，一封裝微晶片係具有一基部、至少一個墊片耦合至該基部，以及第一及第二微晶片，其固定至該至少一個墊片。該墊片係配置來實質上避免該第一及第二微晶片之間的漏電流。在本發明之一些實施例中，該墊片係一聚醯亞胺膠帶。
該基部可為種種不同的封裝類型當中任何類型之部分，譬如是一先封型引線框架封裝或一後封型引線框架封裝或任何其他具有導電晶片晶墊或平台之封裝。在那些實施例中，該基部可具有一晶片貼附晶墊，至少一個墊片係耦合至該晶片貼附晶墊。為了提供實質上避免漏電流之功用，該至少一個墊片可由一絕緣材料形成，該絕緣材料具有實質上均勻之厚度。該墊片的尺寸係設計為能令大的電壓差異不會在微晶片之間造成漏電流。在其他方式之中，一單一墊片可耦合至該第一及第二微晶片兩者，或一第一墊片與該第一微晶片相耦合，以及一第二墊片與該第二微晶片相耦合，或一第一墊片與該第一微晶片相耦合以及該第二微晶片直接耦合至該晶片晶墊。當使用兩個墊片時，該第一晶墊可與該第二晶墊相分隔(雖然這樣的分隔不是永遠必要)。該等晶墊之間相隔的距離係分開該等微晶片並可避免電流電弧(Current Arcing)。微晶片本身之間的間距亦具重要性，方以使該密封材料能夠配置於他們之間，從而提供額外的隔離作用或避免漏電流。
該封裝微晶片的一些實施例可包含一第一電性介面與一第二電性介面。該第一電性介面係與該第一微晶片直接電性相連，而該第二電性介面係與該第二微晶片直接電性相連。此外，在那些實施例中，該第一微晶面可與該第二微晶片直接電性相連，而該第二微晶片可將該第一介面電性隔離於該第二介面。此外，該第二微晶片可為一變壓器或其他電性隔離裝置。
該至少一個墊片係說明性地由一絕緣材料形成，譬如是一聚醯亞胺或其他薄膜。舉例而言，該至少一個墊片係由一介電質形成，該介電質具有一小於0.003英吋之厚度。舉另一例而言，該至少一個墊片係具有一介於約3KV/千分之一英吋至6KV/千分之一英吋的介電強度之介電強度。
於說明性的實施例中，一絕緣墊片(Insulative Spacer)係實質上消除一封裝內之微晶片間的漏電流。因此，使用此墊片應能消除對於複雜且昂貴的分離晶墊設計或是其餘減少漏電流之需求。以下將討論說明性實施例之細節。
第1圖係示意性地顯示可依據本發明之說明性實施例配置的一封裝微晶片10之透視圖。所顯示的封裝微晶片10具有一後封型(Postmolded)引線框架封裝12，通常稱作「塑膠封裝」，其包含複數個微晶片14A與14B(未顯示於第1圖中，而顯示於第2及3圖中)。微晶片14A與14B利用從封裝12延伸出的八個插針(Pin)/引線16來與外部元件作電性溝通。於一實施例中，這些微晶片當中的一個微晶片可為一隔離電路，其提供電性隔離作用以對抗雜散電流(Stray Currents)。
須注意，以上對於一後封型引線框架封裝12之討論僅作為說明用途，因而並非用以限制所有的實施例。舉例而言，一些實施例可應用於先封型(Premolded)引線框架封裝。事實上，種種不同之實施例亦可應用於陶瓷封裝(Ceramic Packages)、基材封裝(Substrate Packages)、攜帶型封裝(Carrier Packages)，以及種種不同的其他種類之封裝型式。
第2圖係示意性地顯示第1圖所示之封裝微晶片10沿一橫越線2-2之一截面圖。為了對細節作更多顯示，第3圖係示意性地顯示封裝微晶片10在無密封材料之情況下之上視圖。明確言之，如圖所示，封裝微晶片10係具有一引線框架，該引線框架形成單一個晶片晶墊18與八條引線16。當然，八條引線16之討論僅作說明用途。此引線框架較佳的情況是由一金屬形成，譬如是銅，並且以一特定方式來蝕刻、切割、壓印以形成晶片晶墊18與引線16。此外，一些實施例並不使用引線16，而使用其他種類的電性介面，譬如於表面黏著式(Surface Mounting)之應用中，使用球閘陣列(Ball Grid Arrays)或焊墊(Pad)。
依據本發明之說明性實施例，封裝微晶片10亦具有一墊片(Spacer)20以使兩個微晶片14A及14B固定於引線框架上。為了達成此目的，一膠黏劑係將此墊片20固定至該晶片晶墊18，而傳統的非導電性晶片貼附材料22將微晶片14A及14B固定於墊片20上。於一些實施例中，墊片20係具有膠黏劑，而該膠黏劑係被整合至其上表面之內，用以固定微晶片14A及14B。在那樣的實施例中，毋需晶片貼附材料22。墊片可為一聚醯亞胺薄膜(Polyimide Film)。舉例而言，墊片可為DuPont所製造的Kapton膠帶(Kapton Tape)。墊片較佳的情況是不單地由一非導電的環氧物(Epoxy)形成，原因在於非導電的晶片貼附材料會因潮濕、氣溫、高熱而腐蝕。此外，晶墊之任何鍍銀處皆可能發生銀移動之現象，這令薄膜成為一種較非導電之晶片貼附材料還來得吸引的解決方法。
如圖所示，該等微晶片當中之第一者(由參照號碼14A來識別，並於圖中稱作「IC晶片14A」)係藉由一焊線(Wirebond)24A來與第一引線16A相連，而該等微晶片當中之第二者(由參照號碼14B來識別，並於圖中稱作「隔離晶片(isolation die)14B」)係藉由另一焊線(Wirebond)24B來與第二引線16B相連)。為了在此兩個微晶片14A與14B兩者之間提供想要的電性溝通，一第三焊線24C係將隔離晶片14B與IC晶片14A電性相連。
在一些實施例中，隔離晶片14B是一電性隔離裝置。舉例而言，隔離晶片14B可為一變壓器或是其他電性隔離裝置，此電性隔離裝置係隔離一電路的部分而傳送一訊號。在一實施例中，此隔離晶片包含一光學系統，該光學系統將一電子訊號轉化成一光學輸出，因而提供隔離作用於隔離晶片之輸出與輸入之間。一隔離晶片可用來分隔一使用，者介面與一高電壓系統。因此，此隔離晶片會分隔此隔離裝置之輸入16A與輸出16B，其中一使用者介面，譬如是一耦合至一病人的醫療監控裝置，乃連接至該輸入16B，以及一高電壓電腦系統乃連接至該輸入16A。因此，在這類實施例中，一訊號可從第一引線16A傳送至第二引線16B；換言之，隔離晶片16B並不提供一直接的路徑以供電流流動於兩引線16A及16B之間。結果，一導致電流流經引線16B的電壓突波將不會到達引線16B而衝擊到與醫療系統相耦合的病人。
於一些實施例中，兩引線16A與16B之間的潛在差異可能會非常大，譬如是2000至6000伏特(volts)之數量級。兩微晶片14A與14B之間非所欲的漏電流會造成災難效應，譬如是損害微晶片14A及14B、附屬電路，或更甚者，電擊某人。因此，墊片20係由與微晶片14A與14B的下表面實質上電性相隔離之材料來形成。藉由如此做，只有想要的連接，譬如是焊線24C，作為提供微晶片14A與14B之間電性溝通之手段。
為達上述目的，墊片20較佳的情況是佔據晶片晶墊18足夠的面積來確保微晶片14A或14B沒有區域與晶墊18相接觸。換言之，如第3圖所示，墊片20之X尺寸及Y尺寸超越微晶片14A及14B的對應的X尺寸及Y尺寸。然而，一些實施例並不使用單一個墊片20。反之，這類實施例可使用兩個或更多個墊片20。舉例而言，第一微晶片14A可具有一墊片20，該墊片之X尺寸與Y尺寸略為超過其X尺寸及Y尺寸，然而，以相對應的方式，第二微晶片14B可具有另一個墊片20，該墊片20之X及Y尺寸係略為超過X尺寸及Y尺寸。
在具有兩個以上之微晶片14的實施例中，1)所有的微晶片14可共享單一個墊片20，2)一些微晶片14可共享墊片20，而其餘微晶片則可擁有其本身的墊片20，3)所有的微晶片14可擁有本身的墊片20，或4)一些微晶片14可具有其本身的或一共享的墊片20(例如上述範例1-3)，而其他微晶片可不具有一墊片20。事實上，本領域之熟知技術者可使用其他種變換方式，因此上述所討論之變換方式僅為說明性而不用作限制本發明種種不同實施例之用。不同的墊片20可以彼此隔開，或彼此直接接觸。
墊片20可由一非導電的絕緣材料形成，該絕緣材料具有一介電強度，該介電強度足夠高到能夠針對一給定之應用而來對預定的電壓產生絕緣作用。舉例言之，於高電壓應用中，墊片20可由一聚醯亞胺薄膜形成，該聚醯亞胺薄膜擁有上至0.0003英吋之厚度。在一些實施例中，墊片20具有1至2密耳(mils)之厚度。介於約3KV/千分之一英吋至6KV/千分之一英吋的介電強度足以應付高電壓應用。於高電壓應用中，可能會因微晶片間之高度電壓差異與微晶片間的空間關係而發生電弧作用(Arcing)。此外，墊片可能會包含膠黏劑於兩側，即上側與下側。在這類的一個實施例中，此膠黏劑可作為晶片貼附劑而不需要任何晶片貼附處理程序步驟。墊片之底部將貼附至晶墊，以及微晶片將可被貼附至使用該貼附劑於該晶墊上之墊片的頂部。
須注意，以上對於特定微晶片14的討論，譬如是Ic晶片14A與隔離晶片14b，僅僅說明特定的實施例。因此，眾多不同的其餘實施例可包含其他類型的微晶片。此外，如以上所注意，可採用其餘類型之包裝。事實上，一些實施例並不將墊片20固定於晶墊18或封裝12之其餘電性導電區域之上。舉例而言，墊片20可以至少部分固定於於一先封型引線框架凹型封裝以內之塑膠材料上。在這樣之配置中，即所謂的引線上晶片(Chip-on-Lead)中，於積體電路晶片之定位期間或於晶片線焊接至引線之期間，不需要繫桿(Tie Bar)來將晶墊固定位置。在晶片固定與線焊接期間，墊片係直接連接至引線，並將墊片與引線維持著適當的空間關係。在這樣的配置中，所有引線皆可用來作為輸入/輸出埠(Input/Output Ports)。
藉著利用使用一墊片，其塑形以位於一引線內之電墊之頂部上，即使積體電路晶片尺寸改變，仍可使用標準的引線框線。一般而言，標準引線框架係具有形狀為正方形或長方形而尺寸設計來容納眾多不同微晶片尺寸的電墊晶片。因此，標準的引線框架可以與種種不同微晶片尺寸來搭配使用，而不需要訂製的引線框架或更新的分離電墊設計。如果使用一習知技術的分離墊片設計並且改變晶片形狀，則需要設計新的引線框架以容納這個新的晶片尺寸。因此，會需要訂作的光罩(Mask)或壓印機(Stamp)。
標準的組裝夾具(Assembly Fixtures)(譬如是焊線(Wirebonding)、定位器(Clamps))以及組裝工具可與本發明之實施例一同使用以製造一多晶片引線框架封裝電路。因此，供單一積體電路晶片使用之組裝工具可在不用改變的情況下就能供多晶片封裝電路使用。只要這些微晶片可完全適合設置在晶墊晶片上並具有足夠之間距，並伴隨一適當的絕緣密封材料以避免因電壓電位導致的電弧現象，任何數目的微晶片(譬如是晶片)皆可以設置於晶墊晶片上。可使用標準的組裝工具來將墊片晶片維持向下並且此組裝工具繼而可執行所需的組裝程序，譬如是在微晶片與引線之間執行線焊接程序。
本發明的優於分離電墊設計之額外利益尚包含有能力使用所有引線作為輸入與輸出。若於封裝電路內使用越多數目的微晶片，引線對於輸入/輸出之工作將會越形重要。在習知技術的分離晶墊設計中，部分引線在組裝期間係用來支持晶墊(亦即這些引線代替傳統電墊繫桿來作支持用)，因此，這些引線無法作為輸入或輸出插針。在本發明之目前的實施例中，所有的引線皆可用作輸入/輸出溝通，原因在於可在不使用引線來支持之情況下，使用兩個繫桿來固定晶片電墊。
第4圖係顯示依據本發明之說明性實施例下第1至3圖所顯示的封裝微晶片10之形成過程。須注意，此過程係經過簡化，而省略本領域之技術者可使用的特定步驟。
此過程係從步驟400形成引線框架開始。明確言之，如本領域之技術者所知，傳統的蝕刻程序可形成一個具有所需結構以固定墊片20與微晶片14A與14B之引線框架。程序繼續進行至步驟402，此步驟係將墊片20貼附至晶片電墊18。如以上所注意，墊片20之下表面上的傳統膠黏劑應該適當地將其固定至引線框架。然而，一些實施例可不具有一晶片晶墊18。舉例而言，這類實施例可以簡單地直接在引線16上支撐晶片14A與14B。在此情況下，此程序係將墊片20直接貼附至引線16。
接下來，步驟404係利用傳統的晶片貼附材料22來將微晶片14A與14B貼附至墊片20。在特定實施例中，晶片貼附材料可為一聚合物膠黏劑或環氧物(Epoxy)。此外，此將微晶片耦合至墊片的晶片貼附材料可為一非導電材料。然而，在替代實施例中，不先將墊片20貼附至晶墊18，墊片20係首先被貼附至微晶片14A與14B，並繼而被固定至晶片晶墊18。此程序以密封引線、微晶片14A與14B、墊片20，以及如塑膠之類的彈性體內之所有其他元件的步驟406來作結束。
藉由實質上消除微晶片14A與14B之間不想要的漏電流，說明性的實施例係允許單一封裝12普及於眾多不同的應用。舉例而言，一種使用三個微晶片14的應用不需要特別訂作的具有三個晶片晶墊18之封裝。反之，如此的應用可使用具有單一晶片晶墊18的傳統庫存封裝12，從而降低整體物件成本(Part Cost)。
雖然不同範例性的實施例已揭露如上，然任何熟習此技藝者，當可作種種不同可達成本發明之部分優點之更動，而不脫離本發明之真實範圍。
10．．．封裝微晶片
12．．．封裝
14A、14B．．．微晶片
16．．．引線
16A．．．第一引線
16B．．．第二引線
18．．．晶片晶墊
20．．．墊片
22．．．晶片貼附材料
24A、24B、24C．．．焊線
400．．．形成引線框架
402．．．將墊片貼附至晶墊
404．．．將微晶片貼附至(多406密封引線框架與微個)墊片晶片
10．．．封裝微晶片
12．．．封裝
熟知此藝人士應可由之後參考底下圖示”說明性實施例敘述”而更完全理解本發明各種實施例之優點：
第1圖係示意性地顯示一依據本發明之說明性實施例內可配置的一封裝微晶片之透視圖；
第2圖係示意性地顯示依據本發明之說明性實施例下的第1圖所示之封裝微晶片沿交叉線2-2之一截面圖；
第3圖係示意性地顯示第1圖所示之微晶片於密封(第4圖所示的程序的步驟404)前的俯視圖；
第4圖係顯示依據本發明之說明性實施例下的一封裝微晶片之形成過程。
10．．．封裝微晶片
12．．．封裝
14A、14B．．．微晶片
16．．．引線
16A．．．第一引線
16B．．．第二引線
18．．．晶片晶墊
20．．．墊片
22．．．晶片貼附材料
24A、24B、24C．．．焊線

Claims (26)

  1. 一種封裝微晶片，包括：一基部；至少一個墊片耦合至該基部，該墊片具有一實質上均勻之厚度；以及第一及第二微晶片，其固定至該至少一個墊片，該墊片係配置來實質上避免該第一及第二微晶片之間的漏電流；其中該墊片係一絕緣層，其將該第一及第二微晶片電性隔離於該基部；其中該基部係包括一先封型引線框架封裝或一後封型引線框架其中一者；其中一第一墊片係與該第一微晶片電性相耦合，以及一第二墊片係與該第二微晶片電性相耦合。
  2. 如申請專利範圍第1項所述之封裝微晶片，其中該第一墊片係與該第二墊片相分隔。
  3. 一種封裝微晶片，包括：一基部；至少一個墊片耦合至該基部，該墊片具有一實質上均勻之厚度；第一及第二微晶片，其固定至該至少一個墊片，該墊片係配置來實質上避免該第一及第二微晶片之間的漏電流； 其中該墊片係一絕緣層，其將該第一及第二微晶片電性隔離於該基部；其中該基部係包括一先封型引線框架封裝或一後封型引線框架其中一者；以及一第一電性介面與一第二電性介面，該第一電性介面係與該第一微晶片直接電性相連，該第二電性介面係與該第二微晶片直接電性相連，該第一微晶片係與該第二微晶片直接電性相連，該第二微晶片係將該第一介面電性隔離於該第二介面。
  4. 如申請專利範圍第3項所述之封裝微晶片，其中該第二微晶片係包括一電性隔離裝置。
  5. 如申請專利範圍第3項所述之封裝微晶片，其中該至少一個墊片係包括一聚醯亞胺。
  6. 如申請專利範圍第5項所述之封裝微晶片，其中該至少一個墊片係包括一厚度小於0.003英吋之介電質。
  7. 如申請專利範圍第3項所述之封裝微晶片，其中該至少一個墊片係具有介於約3KV/千分之一英吋至6KV/千分之一英吋的一介電強度。
  8. 一種封裝微晶片，包括：一基部；至少一個墊片耦合至該基部，該墊片具有一實質上均勻之厚度；以及第一及第二微晶片，其固定至該至少一個墊片，該墊片係配置來實質上避免該第一及第二微晶片之間的漏電流； 其中該墊片係一絕緣層，其將該第一及第二微晶片電性隔離於該基部；其中該基部係包括一晶片貼附晶墊，該至少一個晶墊係與該晶片貼附晶墊相耦合。
  9. 如申請專利範圍第3項所述之封裝微晶片，其中該墊片係一聚醯亞胺膠帶。
  10. 如申請專利範圍第3項所述之封裝微晶片，更包括：一密封材料，用以密封該引線框架之一區域、該墊片，以及該兩個微晶片。
  11. 一種封裝微晶片之建構方法，該方法係包括：將至少一墊片貼附至一引線框架之一或更多個晶墊；將至少一第一及第二微晶片貼附至該至少一墊片；使用焊線來將電性連接該第一及第二微晶片；以及將該第一微晶片電性連接至一第一引線以及將該第二微晶片電性連接至該第二引線。
  12. 如申請專利範圍第11項所述之方法，其中該至少一個墊片係包含膠黏劑以貼附至該等晶墊當中至少之一。
  13. 如申請專利範圍第11項所述之方法，其中一第一及第二微晶片係使用一非導電晶片貼附材料來貼附至該至少一個墊片。
  14. 如申請專利範圍第11項所述之方法，其中該第一引線係通過一焊線來連接至該第一微晶片。
  15. 如申請專利範圍第11項所述之方法，其中該第一微晶片係一電性隔離晶片。
  16. 如申請專利範圍第11項所述之封裝微晶片之方法，更包括：於該引線框架及該第一及第二微晶片周圍鑄造一封裝，同時留下該第一及第二引線之至少一區域曝露於外。
  17. 如申請專利範圍第11項所述之方法，更包括：在電性連接該等焊線之前，將僅兩個晶墊繫桿貼附至該一或更多個晶墊。
  18. 如申請專利範圍第11項所述之方法，其中該至少一個墊片係包括一聚醯亞胺。
  19. 如申請專利範圍第11項所述之方法，其中該至少一個墊片係包括厚度小於0.003英吋之一介電質。
  20. 如申請專利範圍第11項所述之方法，其中該至少一個墊片係具有介於約3KV/千分之一英吋至6KV/千分之一英吋的一介電強度。
  21. 一種封裝微晶片之建構方法，該方法係包括：將至少一墊片貼附至一引線框架，該引線框架之具有至少第一及第二引線；將至少一第一及第二微晶片貼附至該至少一墊片；使用焊線來將電性連接該第一及第二微晶片；以及將該第一微晶片電性連接至該第一引線以及將該第二微晶片電性連接至該第二引線。
  22. 如申請專利範圍第21項所述之方法，其中該至少一個墊片係包括一聚醯亞胺。
  23. 如申請專利範圍第21項所述之方法，其中該至少一個墊片係包括厚度小於0.003英吋之一介電質。
  24. 如申請專利範圍第21項所述之方法，其中該至少一個墊片係具有介於約3KV/千分之一英吋至6KV/千分之一英吋的一介電強度。
  25. 如申請專利範圍第11項所述之方法，更包括：製造一個具有至少一第一及一第二引線之引線框架。
  26. 如申請專利範圍第21項所述之方法，更包括：製造一個具有至少一第一及一第二引線之引線框架。
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