KR101688079B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지 제조시 열적 스트레스를 감소시킬 수 있는 구조로 새롭게 개선된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 반도체 칩이 도전성 연결수단에 의하여 그라운드 가능하게 부착되는 칩탑재판의 구조를 개선하되, 칩탑재판의 상면 테두리 부분에서 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 요부가 형성된 구조로 개선하여, 칩탑재판의 상면 테두리 부분에 대한 면적을 줄여줌으로써, 패키지 제조 공정 중 칩탑재판의 상면 테두리 부분에 작용하는 열적 스트레스(stress)를 줄일 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

반도체 패키지 및 이의 제조 방법{Lead frame for manufacturing semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 패키지 제조시 열적 스트레스를 감소시킬 수 있는 구조로 새롭게 개선된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 패키지를 제조하기 위한 기판의 한 종류인 금속 재질의 리드프레임은 전체 골격을 이루는 사이드프레임과, 반도체 칩이 실장되는 칩탑재판과, 상기 사이드프레임과 칩탑재판을 일체로 연결하는 타이바와, 사이드프레임으로부터 칩탑재판의 사방 모서리에 인접되게 연장된 다수의 리드를 포함하여 구성된다.
최근에는 반도체 패키지를 칩의 크기에 가깝게 제조하기 위하여 리드프레임을 매우 얇고 작게 제작하고 있고, 또한 단위 생산성을 향상시키기 위하여 다수의 반도체 패키지 영역이 한꺼번에 매트릭스 배열을 이루도록 제작되고 있으며, 이렇게 제작된 리드프레임중 하나를 소위 "라우터블 몰디드 리드프레임(RtMLF: Routable Micro Lead Frame)"이라 칭한다.
여기서, 종래의 라우터블 몰디드 리드프레임의 제조 공정을 살펴보면 다음과 같다.
첨부한 도 1은 종래의 라우터블 몰디드 리드프레임 제조 공정을 도시한 개념도이고, 도 2는 종래의 라우터블 몰디드 리드프레임을 도시한 평면도이다.
도 1을 참조하면, 먼저 일정 두께 및 면적을 갖는 일체형의 금속 플레이트(30)가 제공된다.
다음으로, 상기 금속 플레이트(30)를 반도체 칩 부착을 위한 칩탑재판(12)과, 칩탑재판(12)의 사방에 배열되는 다수의 리드(14)들로 분할하기 위한 선행 과정으로서, 금속 플레이트(30)의 저면 중 원하는 영역에 대하여 화학적 용액에 의한 1차 에칭(etching) 공정이 진행된다.
이때, 상기 금속 플레이트(30)의 저면에 대한 1차 에칭 공정이 진행된 상태에서는 금속 플레이트(30)의 상부가 분할되지 않은 상태이므로, 금속 플레이트(30)는 여전히 일체형 구조를 유지하게 된다.
이어서, 상기 금속 플레이트(30)의 저면에 형성된 복수의 에칭공간부(32) 즉, 상기 1차 에칭 공정에 의하여 형성된 다수의 에칭공간부(32)내에 몰딩 컴파운드 수지를 이용하여 프리몰딩 공정을 실시함으로써, 각 에칭공간부(32)내에 프리몰딩체(16)가 일체로 채워지게 된다.
다음으로, 상기 금속 플레이트(30)를 반도체 칩 부착을 위한 칩탑재판(12)과, 칩탑재판(12)의 사방에 배열되는 다수의 리드(14)들로 분할하기 위한 최종 과정으로서, 금속 플레이트(30)의 상면 중 원하는 영역에 대한 2차 에칭 공정이 진행된다.
따라서, 상기 금속 플레이트(30)가 1차 에칭 공정과, 프리몰딩 공정과, 2차 에칭 공정에 의하여 반도체 칩 부착을 위한 칩탑재판(12)과, 칩탑재판(12)의 사방에 배열되는 다수의 리드(14)들로 개개 분할되고, 칩탑재판(12)과 각 리드(14)들 사이에 프리몰딩체(16)가 절연 가능하게 채워져 접합된 종래 구조의 라우터블 몰디드 리드프레임(10)으로 완성된다.
첨부한 도 1 및 도 2에 도시된 바와 같이, 상기와 같이 완성된 종래의 라우터블 몰디드 리드프레임(10)은 반도체 칩이 다수의 범프에 의하여 그라운드 가능하게 부착되는 칩탑재판(12)과, 칩탑재판(12)의 사방에 배열되어 반도체 칩의 범프가 전기적 신호 교환 가능하게 부착되도록 한 다수의 리드(14)와, 칩탑재판(12) 및 다수의 리드(14)들 사이에 채워져 칩탑재판(12) 및 다수의 리드(14)를 하나로 접합하는 프리몰딩체(16)로 구성된다.
이때, 상기 칩탑재판(12)은 반도체 칩의 범프가 그라운드 가능하게 융착되는 그라운드 패드 역할을 하고, 상기 각 리드(14)들의 상면은 반도체 칩의 범프가 전기적 신호 교환 가능하게 융착되는 볼패드 역할을 하며, 각 리드(14)들의 저면은 솔더볼 등과 같은 입출력단자가 부착되는 볼랜드 역할을 한다.
한편, 상기 1차 에칭 공정, 프리몰딩체(16)를 몰딩하는 공정, 2차 에칭 공정을 차례로 진행한 후, 칩탑재판(12)의 저면 테두리에는 수직 형태의 단차 공간(18)이 형성된다.
상기 단차 공간(18)이 형성된 이유는 칩탑재판(12)의 상면쪽 면적을 그라운드용 범프를 부착하기 위하여 더 크게 확보하고자 함에 있다.
다시 말해서, 상기 칩탑재판(12)의 저면 테두리에 단차 공간(18)이 형성됨에 따라, 칩탑재판(12)의 상면은 저면에 비하여 보다 넓은 면적으로 남게 되는데, 그 이유는 반도체 칩의 그라운드용 범프를 보다 많이 부착할 수 있는 면적을 확보하기 위함에 있다.
또한, 상기 단차 공간(18)으로 인하여 칩탑재판(12)과 프리몰딩체(16) 간의 접촉 결합 면적이 증대되어 상호간의 결합력을 증대시킬 수 있다.
여기서, 상기와 같이 제조된 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 살펴보면 다음과 같다.
첨부한 도 3은 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 도시한 평면도이고, 도 4는 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 도시한 단면도이다.
먼저, 상기 라우터블 몰디드 리드프레임(10)에 반도체 칩(20)을 부착하는 공정이 진행된다.
이때, 상기 반도체 칩(20)은 칩탑재판(12)보다 큰 크기로 구비되고, 반도체 칩(20)의 각 본딩패드에는 범핑 공정에 의하여 도전성 범프(22)가 미리 부착된 상태이다.
이에, 상기 반도체 칩(20)의 각 범프(22)가 칩탑재판(12)에 그라운드 가능하게 융착되는 동시에 각 리드(14) 위에 전기적 신호 교환 가능하게 융착되며, 특히 상기 칩탑재판(12)의 상면 테두리 부분(단차공간(18)의 위쪽부분)에도 반도체 칩(20)의 범프(22)들이 융착되는 상태가 된다.
다음으로, 상기 라우터블 몰디드 리드프레임(10)의 상면에 걸쳐 몰딩 컴파운드 수지(40)를 몰딩하여 반도체 칩(20) 및 도전성 범프(22) 등을 봉지시키는 몰딩 공정과, 각 리드(14)의 저면(볼랜드)에 솔더볼과 같은 입출력단자(42)를 부착하는 공정 등이 더 진행됨으로써, 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지가 완성된다.
그러나, 상기한 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지는 다음과 같은 문제점이 있다.
상기 반도체 칩(20)의 각 범프(22)를 칩탑재판(12)에 그라운드 가능하게 융착시키는 동시에 각 리드(14) 위에 전기적 신호 교환 가능하게 융착시키는 반도체 칩 부착 공정과, 몰딩 컴파운드 수지에 의한 몰딩 공정 등 각 제조 공정에서 발생하는 열에 의하여 금속(예를 들어, 구리) 재질로 된 칩탑재판(12)이 신축 및 팽창 작용을 하게 된다.
이렇게 상기 칩탑재판(12)의 신축 및 팽창 작용을 하게 되면, 도 4에서 보듯이 칩탑재판(12)의 다른 부분에 비하여 보다 얇은 두께를 이루는 칩탑재판(12)의 상면 테두리 부분(단차공간(18)의 위쪽부분)에 스트레스(stress)가 집중된다.
한편, 반도체 칩(20)을 칩탑재판(12)에 부착한 후, 반도체 칩(20)과 칩탑재판(12) 간을 도전성 와이어(미도시됨)로 연결하는 동시에 반도체 칩(20)과 리드(14)를 도전성 와이어로 연결하는 경우에도 칩탑재판(12)의 상면 테두리 부분(단차공간(18)의 위쪽부분)에 스트레스(stress)가 집중된다.
이러한 스트레스 집중 현상에 의하여, 상기 칩탑재판(12)의 상면 테두리 부분과 단차공간(18)내에 채워진 프리몰딩체(16) 간의 계면이 박리되는 현상이 발생되고, 또한 상기 칩탑재판(12)의 상면 테두리 부분에 융착된 반도체 칩(20)의 범프(22)가 탈락되는 등 반도체 패키지의 불량 문제가 초래되는 문제점이 있다.
대한민국 공개번호 10-2013-0023432(2013.03.08)
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로서, 반도체 칩이 도전성 연결수단에 의하여 그라운드 가능하게 부착되는 칩탑재판의 구조를 개선하되, 칩탑재판의 상면 테두리 부분에서 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 요부가 형성된 구조로 개선하여, 칩탑재판의 상면 테두리 부분에 대한 면적을 줄여줌으로써, 패키지 제조 공정 중 칩탑재판의 상면 테두리 부분에 작용하는 열적 스트레스(stress)를 줄일 수 있도록 한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩이 도전성 연결수단에 의하여 그라운드 가능하게 부착되는 칩탑재판과, 칩탑재판의 사방에 배열되어 반도체 칩과 도전성 연결수단에 의하여 전기적 신호 교환 가능하게 연결되는 다수의 리드와, 칩탑재판 및 다수의 리드들 사이에 채워져 칩탑재판 및 다수의 리드를 하나로 접합하는 프리몰딩체를 포함하는 반도체 패키지 제조용 리드프레임에 있어서, 상기 칩탑재판의 저면 테두리 부분에 프리몰딩체가 채워지는 단차공간이 형성되고, 상기 단차 공간 위쪽 위치인 칩탑재판의 상면 테두리 부분 중 상기 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 열적 스트레스를 저감시키기 위한 요부를 형성하여서 된 것을 특징으로 하는 반도체 패키지를 제공한다.
바람직하게는, 상기 요부는 에칭 공정에 의하여 아치형 홈 형태로 형성되는 것을 특징으로 한다.
또한, 상기 도전성 연결수단은 도전성 범프 또는 도전성 와이어로 채택된 것을 특징으로 한다.
특히, 상기 칩탑재판은 에칭 공정에 의하여 여러개로 분할되어 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 금속 플레이트 제공 단계와; 금속 플레이트의 저면 중 원하는 영역에 대하여 1차로 에칭하는 단계와; 1차 에칭 단계에 의하여 금속 플레이트의 저면에 형성된 복수의 에칭공간부내에 프리몰딩체를 채워서 접합하는 프리몰딩 단계와; 금속 플레이트가 반도체 칩 부착을 위한 칩탑재판과, 칩탑재판의 사방에 배열되는 다수의 리드들로 개개 분할되도록 금속 플레이트의 상면 중 원하는 영역에 대하여 2차로 에칭하는 단계; 를 포함하는 반도체 패키지 제조 방법에 있어서, 상기 1차 에칭 단계에서, 칩탑재판의 저면 테두리 부분에 프리몰딩체가 채워지는 단차공간이 형성되고, 상기 2차 에칭 단계에서, 상기 단차공간의 위쪽 위치인 칩탑재판의 상면 테두리 부분 중, 반도체 칩과의 전기적으로 연결되는 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 요부가 형성되도록 한 것을 특징으로 하는 반도체 패키지 제조 방법을 제공한다.
바람직하게는, 상기 2차 에칭 단계에서, 상기 요부는 화학적 에칭에 의하여 아치형 홈 형태로 형성되는 것을 특징으로 한다.
또한, 상기 도전성 연결수단은 도전성 범프 또는 도전성 와이어로 채택된 것을 특징으로 한다.
특히, 상기 1차 및 2차 에칭 공정 단계에 의하여 상기 칩탑재판이 여러개로 분할 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 라우터블 몰디드 리드프레임의 구성 중 칩탑재판의 상면 테두리 부분에서 도전성 연결수단(도전성 범프, 도전성 와이어 등)이 그라운드 가능하게 부착되는 영역 사이 사이에 요부를 형성하여, 칩탑재판의 상면 테두리 부분에 대한 면적을 줄여줌으로써, 칩탑재판의 상면 테두리 부분에 집중 작용하는 열적 스트레스(stress)를 줄일 수 있다.
즉, 반도체 패키지 제조 공정 중 발생하는 열에 의하여 칩탑재판의 상면 테두리 부분에 열적 스트레스가 작용하더라도, 칩탑재판의 상면 테두리 부분에 대한 면적이 요부에 의하여 줄어든 상태가 되므로, 결국 칩탑재판의 상면 테두리 부분에 대한 열적 스트레스(stress) 작용 면적을 줄일 수 있다.
둘째, 칩탑재판의 상면 테두리 부분에 대한 열적 스트레스 작용 면적이 줄어듬에 따라, 칩탑재판의 상면 테두리 부분과 프리몰딩체 간의 계면이 박리되는 현상을 방지할 수 있고, 칩탑재판의 상면 테두리 부분에 융착된 반도체 칩의 도전성 범프 또는 도전성 와이어 등이 탈락되는 현상을 방지할 수 있다.
셋째, 칩탑재판의 상면 테두리 부분에서 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 요부가 형성될 뿐이므로, 도전성 연결수단을 그라운드 가능하게 부착하기 위한 칩탑재판의 면적을 그대로 확보하여 유지시킬 수 있다.
넷째, 칩탑재판을 에칭 공정에 의하여 여러개로 분할시킴으로써, 패키지 제조공정 중에 발생하는 열로 인한 수축 및 팽창 공간을 확보하여, 열적 스트레스를 보다 줄일 수 있다.
도 1은 종래의 라우터블 몰디드 리드프레임 제조 공정을 도시한 개념도,
도 2는 종래의 라우터블 몰디드 리드프레임을 도시한 평면도,
도 3은 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 도시한 평면도,
도 4는 종래의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 도시한 단면도,
도 5a 및 도 5b는 본 발명에 따른 라우터블 몰디드 리드프레임을 도시한 사시도,
도 6은 도 5a의 A-A선 및 B-B선을 취한 단면도,
도 7은 본 발명에 따른 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정을 도시한 평면도,
도 8은 도 7의 C-C선 및 D-D선을 취한 단면도,
도 9는 본 발명에 따른 라우터블 몰디드 리드프레임을 이용한 반도체 패키지를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명에 따른 라우터블 몰디드 리드프레임은 반도체 패키지 제조시 열적 스트레스를 최소화시킬 수 있는 구조로 새롭게 개선시킨 것으로서, 도 1 및 도 2를을 참조로 전술한 바와 같이 일정 면적 및 두께를 갖는 금속플레이트(30)를 구비하는 단계와, 금속 플레이트(30)의 저면 중 원하는 영역에 대하여 화학적 용액에 의한 1차 에칭(etching) 단계와, 금속 플레이트(30)의 저면에 형성된 복수의 에칭공간부(32)내에 프리몰딩체(16)를 채우는 프리몰딩 단계와, 금속 플레이트(30)의 상면 중 원하는 영역에 대한 2차 에칭 단계를 거쳐 제조된다.
여기서, 위와 같은 단계를 통하여 제조되는 본 발명의 라우터블 몰디드 리드프레임 구조를 살펴보면 다음과 같다.
첨부한 도 5a 및 도 6을 참조하면, 본 발명에 따른 라우터블 몰디드 리드프레임은 금속 플레이트(30)에 대한 1차 에칭 공정과, 프리몰딩 공정과, 2차 에칭 공정에 의하여, 반도체 칩 부착을 위한 칩탑재판(12)과, 칩탑재판(12)의 사방에 배열되는 다수의 리드(14)들로 개개 분할되고, 칩탑재판(12)과 각 리드(14)들 사이에 프리몰딩체(16)가 절연 가능하게 채워져 접합된 구조로 제조된다.
이때, 상기 1차 에칭 단계에서 칩탑재판(12)의 저면 테두리 부분에 프리몰딩체(16)가 채워지는 단차공간(18)이 형성된다.
특히, 본 발명에 따르면 상기 2차 에칭 단계에서, 상기 칩탑재판(12)의 상면 테두리 부분 중 도전성 연결수단인 반도체 칩의 범프 또는 도전성 와이어가 그라운드 가능하게 부착되는 영역 사이 사이에 안쪽으로 오목한 요부(34)가 형성된다.
보다 상세하게는, 상기 2차 에칭 단계에서 진행되는 화학적 에칭에 의하여 칩탑재판(12)과 각 리드(14)들이 개개로 분할될 때, 상기 칩탑재판(12)의 상면 테두리 부분 중 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이를 더 에칭 처리해줌으로써, 상기 칩탑재판(12)의 상면 테두리 부분 중 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이 사이에 안쪽으로 오목한 요부(34)가 형성된다.
바람직하게는, 상기 요부(34)는 직선 형태에 비하여 스트레스를 완화시킬 수 있는 곡선 형태 즉, 아치형 홈 형태로 형성된다.
이때, 상기 칩탑재판(12)은 반도체 칩의 범프가 그라운드 가능하게 융착되거나, 반도체 칩과 연결된 도전성 와이어가 연결되는 그라운드 패드 역할을 하고, 상기 각 리드(14)들의 상면은 반도체 칩의 범프가 전기적 신호 교환 가능하게 융착되거나, 도전성 와이어가 신호 교환 가능하게 연결되는 패드 역할을 하며, 각 리드(14)들의 저면은 솔더볼 등과 같은 입출력단자가 부착되는 볼랜드 역할을 한다.
한편, 첨부한 도 5b에서 보듯이 상기 칩탑재판(12)은 1차 에칭 공정에 의하여 그 저부가 여러개로 분할되도록 에칭되고, 2차 에칭 공정에 의하여 그 상부(1차 에칭부의 바로 위쪽)도 에칭되도록 함으로써, 여러개로 분할 형성될 수 있다.
여기서, 상기한 구조로 이루어진 본 발명의 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 과정을 살펴보면 다음과 같다.
첨부한 도 7은 본 발명에 따른 라우터블 몰디드 리드프레임을 이용한 반도체 패키지 제조 공정 중 반도체 칩 부착 공정을 도시한 평면도이고, 도 8은 도 7의 C-C선 및 D-D선을 취한 단면도를 나타낸다.
먼저, 상기 라우터블 몰디드 리드프레임(10)에 도전성 연결수단을 매개로 반도체 칩(20)을 부착하는 공정이 진행된다.
상기 반도체 칩(20)은 칩탑재판(12)보다 큰 크기로 구비되고, 반도체 칩(20)의 각 본딩패드에는 도전성 연결수단으로서 범핑 공정에 의하여 도전성 범프(22)가 미리 부착된 상태이다.
이에, 상기 반도체 칩(20)의 각 도전성 범프(22)가 칩탑재판(12)에 그라운드 가능하게 융착되는 동시에 각 리드(14) 위에 전기적 신호 교환 가능하게 융착되며, 특히 상기 칩탑재판(12)의 상면 테두리 부분(단차공간(18)의 위쪽부분)에도 반도체 칩(20)의 범프(22)들이 융착되는 상태가 된다.
이때, 반도체 패키지 제조 공정에서 발생하는 열에 의하여 금속(예를 들어, 구리) 재질로 된 칩탑재판(12)이 신축 및 팽창 작용을 하게 되고, 이때의 신축 및 팽창 작용에 의하여 칩탑재판(12)의 다른 부분에 비하여 보다 얇은 두께를 이루는 칩탑재판(12)의 상면 테두리 부분(단차공간(18)의 위쪽부분)에 열적 스트레스(stress)가 집중된다.
그러나, 본 발명에 따른 칩탑재판(12)의 상면 테두리 부분 중 반도체 칩(20)의 범프(22)가 그라운드 가능하게 부착된 영역 사이 사이에 요부(34)가 형성된 상태이므로, 칩탑재판(12)의 상면 테두리 부분에 대한 면적이 줄어든 상태가 되고, 결국 칩탑재판의 상면 테두리 부분에 대한 열적 스트레스(stress) 작용 면적이 줄어든 상태가 된다.
따라서, 상기 칩탑재판(12)의 상면 테두리 부분에 반도체 칩(20)의 범프(22)들이 그라운드 가능하게 융착되는 반도체 칩 부착 공정과, 그리고 후술하는 몰딩 컴파운드 수지에 의한 몰딩 공정 등에서 발생하는 열에 의하여 칩탑재판(12)이 신축 및 팽창 작용을 하게 되더라도, 칩탑재판(12)의 상면 테두리 부분이 요부(34)에 의하여 열적 스트레스(stress) 작용 면적이 줄어든 상태이므로, 결국 열적 스트레스를 최소화시킬 수 있다.
다시 말해서, 상기 반도체 칩(20)의 각 범프(22)를 칩탑재판(12)에 그라운드 가능하게 융착시키는 동시에 각 리드(14) 위에 전기적 신호 교환 가능하게 융착시키는 반도체 칩 부착 공정과, 몰딩 컴파운드 수지에 의한 몰딩 공정 중에 발생하는 열에 의하여 금속(예를 들어, 구리) 재질로 된 칩탑재판(12)이 신축 및 팽창 작용을 하여 칩탑재판(12)의 상면 테두리 부분에 열적 스트레스(stress)가 집중되더라도, 칩탑재판(12)의 상면 테두리 부분에 대한 열적 스트레스 작용 면적이 요부(34)에 의하여 줄어든 상태이므로, 칩탑재판(12)의 상면 테두리 부분에 작용하는 스트레스를 최소화시킬 수 있다.
더욱이, 상기 칩탑재판(12)은 1차 에칭 공정 및 2차 에칭 공정에 의하여 여러개로 분할 형성되는 바, 위와 같이 패키지 제조공정 중에 발생하는 열로 인한 칩탑재판(12)의 수축 및 팽창 공간(각 칩탑재판의 분할된 경계공간)을 확보하여, 열적 스트레스를 보다 줄일 수 있다.
이렇게, 열적 스트레스 집중 현상을 최소화시킴에 따라, 상기 칩탑재판(12)의 상면 테두리 부분과 단차공간(18)내에 채워진 프리몰딩체(16) 간의 계면이 박리되는 현상을 방지할 수 있고, 상기 칩탑재판(12)의 상면 테두리 부분에 융착된 반도체 칩(20)의 범프(22)가 탈락되는 현상도 방지할 수 있다.
최종적으로, 상기 라우터블 몰디드 리드프레임(10)의 상면에 걸쳐 몰딩 컴파운드 수지(미도시됨)를 몰딩하여 반도체 칩 및 도전성 범프 등을 봉지시키는 몰딩 공정과, 각 리드의 저면(볼랜드)에 솔더볼과 같은 입출력단자를 부착하는 공정 등이 더 진행됨으로써, 본 발명에 따른 라우터블 몰디드 리드프레임을 이용한 반도체 패키지가 완성된다.
한편, 첨부한 도 9를 참조하면, 상기한 본 발명의 실시예에서 도전성 연결수단을 반도체 칩(20)에 미리 융착된 도전성 범프(22)로 설명하였지만, 도전성 연결수단을 도전성 와이어(24)로 채택한 경우에도 동일한 열적 스트레스 감소 효과를 얻을 수 있다.
즉, 상기 반도체 칩(20)의 본딩패드와 칩탑재판(12) 간을 도전성 와이어(24)로 그라운드 가능하게 연결하는 동시에 반도체 칩(20)의 본딩패드와 각 리드(14) 간을 도전성 와이어로 전기적 신호 교환 가능하게 연결하는 경우에도, 칩탑재판(12)의 상면 테두리 부분에 열적 스트레스가 작용하더라도, 상기 요부(34)에 의하여 열적 스트레스(stress) 작용 면적을 줄일 수 있고, 도전성 와이어(24)을 그라운드 가능하게 부착하기 위한 칩탑재판의 면적을 그대로 확보하여 유지시킬 수 있다.
10 : 라우터블 몰디드 리드프레임
12 : 칩탑재판
14 : 리드
16 : 프리몰딩체
18 : 단차공간
20 : 반도체 칩
22 : 도전성 범프
24 : 도전성 와이어
30 : 금속 플레이트
32 : 에칭공간부
34 : 요부
40 : 몰딩 컴파운드 수지
42 : 입출력단자

Claims (8)

  1. 반도체 칩이 도전성 연결수단에 의하여 그라운드 가능하게 부착되는 칩탑재판과, 칩탑재판의 사방에 배열되어 반도체 칩과 도전성 연결수단에 의하여 전기적 신호 교환 가능하게 연결되는 다수의 리드와, 칩탑재판 및 다수의 리드들 사이에 채워져 칩탑재판 및 다수의 리드를 하나로 접합하는 프리몰딩체를 포함하는 반도체 패키지에 있어서,
    상기 칩탑재판의 저면 테두리 부분에 프리몰딩체가 채워지는 단차공간이 형성되고,
    상기 단차 공간 위쪽 위치인 칩탑재판의 상면 테두리 부분을 따라서 다수의 요부를 형성하되, 상기 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이에 요부를 형성하여, 칩탑재판의 상면 테두리 부분에 대한 면적을 줄여줌으로써, 칩탑재판의 상면 테두리 부분에 집중 작용하는 열적 스트레스를 줄일 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 요부는 에칭 공정에 의하여 아치형 홈 형태로 형성되는 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 도전성 연결수단은 도전성 범프 또는 도전성 와이어로 채택된 것을 특징으로 하는 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 칩탑재판은 에칭 공정에 의하여 여러개로 분할되어 형성된 것임을 특징으로 하는 반도체 패키지.
  5. 금속 플레이트 제공 단계와; 금속 플레이트의 저면 중 원하는 영역에 대하여 1차로 에칭하는 단계와; 1차 에칭 단계에 의하여 금속 플레이트의 저면에 형성된 복수의 에칭공간부내에 프리몰딩체를 채워서 접합하는 프리몰딩 단계와; 금속 플레이트가 반도체 칩 부착을 위한 칩탑재판과, 칩탑재판의 사방에 배열되는 다수의 리드들로 개개 분할되도록 금속 플레이트의 상면 중 원하는 영역에 대하여 2차로 에칭하는 단계; 를 포함하는 반도체 패키지 제조 방법에 있어서,
    상기 1차 에칭 단계에서, 칩탑재판의 저면 테두리 부분에 프리몰딩체가 채워지는 단차공간이 형성되고,
    상기 2차 에칭 단계에서, 상기 단차공간의 위쪽 위치인 칩탑재판의 상면 테두리를 따라서 다수의 요부를 형성하되, 도전성 연결수단이 그라운드 가능하게 부착되는 영역 사이에 요부를 형성하여, 칩탑재판의 상면 테두리 부분에 대한 면적을 줄여줌으로써, 칩탑재판의 상면 테두리 부분에 집중 작용하는 열적 스트레스를 줄일 수 있도록 한 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 청구항 5에 있어서,
    상기 2차 에칭 단계에서, 상기 요부는 화학적 에칭에 의하여 아치형 홈 형태로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 청구항 5에 있어서,
    상기 도전성 연결수단은 도전성 범프 또는 도전성 와이어로 채택된 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 청구항 5에 있어서,
    상기 1차 및 2차 에칭 공정 단계에 의하여 상기 칩탑재판이 여러개로 분할 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
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