CN209766412U - 高密着性预成型基板 - Google Patents

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Abstract

一种高密着性预成型基板，包括多条彼此纵横间隔交错的外框条，及多个成阵列排列的导线架单元，每一个导线架单元包含晶片设置区、多条引脚、密着层，及成形胶层。特别的是，该密着层由包含与引脚相同的金属的金属氧化物为材料所构成，且会形成于所述引脚、座部及所述柱部裸露出的周面，而可利用该密着层作为接合媒介，提升与该成形胶层的密着性。

Description

高密着性预成型基板
技术领域
本实用新型涉及一种承载半导体组件的基板，特别是涉及一种承载半导体组件的高密着性预成型基板。
背景技术
四方扁平无外引脚的基板，例如，参阅图1，图1是现有的四方扁平无外引脚(QFN)导线架，是由铜、铜系合金，不锈钢或铁镍合金等导电材料构成，包括一框座11、一晶片座12、一自该晶片座12的四个角落延伸并与该框座11连接的支撑条13，及多条自该框座11朝向该晶片座12延伸的引脚14，其中该框座11与该晶片座12成一间隙间隔，且所述引脚14也与该晶片座12不相接触。参阅图2，图2是沿图1的2-2割面线说明。当利用图1所示的该QFN导线架进行晶片封装时，则可将一晶片100设置于该晶片座12上，并藉由导线15与所述引脚14电连接，最后再利用一绝缘高分子封装材料(molding compound)形成一覆盖所述晶片100及该导线架裸露表面的封装层16，而得到如图2所示的封装结构。
然而，当使用该QFN导线架进行该晶片100封装时，因需同时考量封装制程的操作性及高分子封装材料(封装层16)与金属(晶片座12)间因为性质不相容密着性不佳，所导致的封装元件可靠度(reliability)问题，因此，一般会藉由减少异质接面，例如利用控制晶片100的面积与该晶片座12的表面积比值，以避免封装时，因异质材料间性质不相容所造成的问题。
发明内容
本实用新型的目的在于提供一种可减少异质材料间性质不相容，而提升异质材料间密着性的高密着性预成型基板。
本实用新型的该高密着性预成型基板，包含多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元。每一个导线架单元包含晶片设置区、多条引脚、密着层，及成形胶层。
该晶片设置区具有底部、由该底部的部份表面向上延伸的座部，及多数由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由铜或铜系合金材料构成，且该座部及所述柱部分别具有与该底部反向的顶面。
所述引脚由与该座部相同的材料构成，彼此间隔地自所述外框条朝向该晶片设置区延伸，且与该晶片设置区成间隙间隔。
该密着层由铜氧化物所构成，位于相邻的所述引脚、座部及所述柱部裸露出的周面。
该成形胶层由绝缘高分子材料构成，具有第一成形胶部、第二成形胶部，及第三成形胶部，该第一成形胶部填置于该晶片设置区的所述柱部的间隙，该第二成形胶部位于该于该晶片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填制于所述引脚间的间隙及所述引脚与该晶片设置区的间隙，且该成形胶层会直接覆盖接触该密着层。
其中，该第一、二成形胶部分别具有与该底部反向的一第一表面及一第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一、二表面会裸露于外界环境。
较佳地，该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。
较佳地，所述高密着性预成型基板，其中，该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。
较佳地，所述高密着性预成型基板，其中，该第三成形胶部具有第三表面，且该第三表面与该第一表面齐平。
较佳地，所述高密着性预成型基板，还包含至少一接地部，该至少一接地部自该底部向上延伸并位于该第二成形胶部与该第三成型胶部间，具有一对外裸露，并位于该第二表面与第三表面间的第四表面。
较佳地，所述高密着性预成型基板，其中，所述外框条是由与所述座部相同的材料构成，且与该晶片设置区连接。
较佳地，所述高密着性预成型基板，其中，所述外框条是绝缘高分子材料，且与该成形胶层一体连接。
本实用新型的有益的效果在于：利用于所述引脚、座部及所述柱部裸露出的表面形成一由包含与引脚相同的金属的金属氧化物或氢氧化物所构成的密着层，而可利用该密着层作为接合媒介，提升与该成形胶层的密着性。
附图说明
图1是一示意图，说明现有QFN导线架结构；
图2是一示意图，说明利用图1的导线架进行晶片封装的封装结构；
图3是一俯视示意图，说明本新型高密着性预成型基板的第一实施例；
图4是剖视立体图，说明图3中沿4-4割面线的剖视结构；
图5是剖视示意图，说明该第一实施例中，第二成形胶部的另一结构态样；及
图6是剖视示意图，说明本新型高密着性预成型基板的第二实施例。
具体实施方式
下面结合附图及实施例对本实用新型进行详细说明。
在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。
参阅图3、4，本新型高密着性预成型基板是可用于进行半导体晶片封装而形成一封装结构。该高密着性预成型基板的一第一实施例包含多条由铜、铜系合金金属为材料构成，呈纵向及横向间隔排列且彼此相交的第一外框条21、第二外框条22，及多个经由所述第一外框条21、第二外框条22所定义出，彼此间隔并成阵列排列的导线架单元3，图3仅显示其中一个导线架单元3。
其中，每一个导线架单元3包含一晶片设置区31、多条引脚32、一密着层33，及一成形胶层34。
该晶片设置区31，具有一底部311、一由该底部311的部份表面向上延伸的座部312、多个由该底部311向上延伸的柱部313、多条自该底部311的边缘向上延伸，并与所述柱部313成一间隙的接地部314，及自该晶片设置区31的四个角落延伸而与相应的所述第一外框条21及第二外框条22连接的支撑部315。
其中，所述该座部312及所述柱部313分别具有一与该底部311反向的顶面3121、3131，所述接地部314概呈长条型，分别具有一对外裸露，并位于所述引脚32与所述柱部313的顶面3131间的表面，且该底部311、座部312、所述柱部313，及所述接地部314是由与所述第一、二外框条21、22相同的金属材料所构成。
所述引脚32由与该座部312相同的金属材料构成，自所述第一、二外框条21、22的其中至少一朝向该晶片设置区31延伸。其中，所述引脚32彼此间隔，与该晶片设置区31呈一间隙并分别具有一与该座部312的顶面3121同向且裸露于外界的顶面321。图3中是以所述引脚32成双排排列为例，然而，要说明的是，所述引脚32也可以是单排排列或是多排排列，并不以此为限。
该密着层33位于相邻的所述引脚32、座部312及柱部313裸露出的周面，并由铜氧化物所构成。例如，当所述第一、二外框条21、22的构成材料为铜，该密着层33可以是氧化铜(CuO)，或氧化亚铜(Cu2O)。
该成形胶层34由绝缘高分子材料，如环氧树脂等构成，并直接形成于该密着层33上。具有一第一成形胶部341、一第二成形胶部342，及一第三成形胶部343，且该第一成形胶部341、第二成形胶部342及第三成形胶部343分别具有与该底部311反向的一第一表面3411、一第二表面3421，及一第三表面3431。
详细地说，该第一成形胶部341填置于该晶片设置区31的所述柱部313间的间隙及所述柱部313与座部312间的间隙；该第二成形胶部342环围该第一成形胶部341，并介于所述接地部314与所述柱部313间；该第三成形胶部343填置于所述引脚32间的间隙及所述引脚32与该晶片设置区31之间的间隙。其中，该座部312的顶面3121及所述柱部313的顶面3131与该第一成形胶部341的该第一表面3411共同构成一连续平坦的表面，该第二成形胶部342的该第二表面3421会高于该第一成形胶部341的该第一表面3411，且该座部312、所述柱部313、所述引脚32的顶面321，及该第一、二、三表面3411、3421、3431会裸露于外界环境，而可分别用于后续电连接。
本新型高密着性预成型基板的该第一实施例，利用相邻的所述引脚32、座部312及柱部313裸露出的周面形成一层由铜氧化物所构成的该密着层33，藉由该密着层33的材料特性，让该密着层33作为与该成形胶层34接着的媒介，以提升与该成形胶层34的密着性，而达成现有因异质材料(例如铜与高分子材料)不相容而产生接着性不佳的问题。此外，本新型让该座部312及柱部313共同配成一可用于设置晶片(图未示)的晶片设置区31。因此，可将该座部312的尺寸设计成封装最小晶片所需的面积，再利用所述柱部313将可承载晶片的面积延伸，而可用于承载不同尺寸的晶片。再者，本新型还进一步利用让该第二成形胶部342的高度高于该第一成形胶部341，因此，当利用本新型该第一实施例进行晶片封装时，还可防止用于连接晶片与座部312的焊锡溢流至引脚32，而造成元件失效的问题。
此外，前述该第二成形胶部342，除了如图3所示可以是高于该第一成形胶部341，而形成类似挡墙的形状以防止焊锡溢流外，也可以是如图5所示，令该第二成形胶部342的表面3421低于第一成形胶部341的表面3411，而形成一类似沟槽的形状，也可用于容纳溢出的焊锡，而同样具有防止溢流的目的。
前述该高密着性预成型基板的第一实施例的制作方法是先提供一由可导电的材料，例如铜或铜系合金等材料构成的基片。于该基片定义多条彼此间隔并呈纵向及横向排列的第一、二分隔岛。于本实施例中是以铜为例说明。
接着进行蚀刻，将该基片不必要的部分蚀刻移除，令该基片形成一半成品，该半成品包括多条如图3所示，对应所述第一、二分隔岛位置的第一外框条21、第二外框条22，及多个由所述第一外框条21及第二外框条22界定出的导线架半成品单元，且该每一个导线架半成品单元具有如图3所示的该晶片设置区31及引脚32。
接着，利用化学处理方式，将该导线架半成品单元置于一化学处理液中，该化学处理液可以是包含硫酸铜、硫代硫酸钠、柠檬酸钠、酒石酸钾钠等酸性溶液，而于所述引脚32、座部312及柱部313裸露出的周面形成一层氧化铜/氧化亚铜，而得到如图3所示的该密着层33。
再配合参阅图3、4，接着，将该半成品夹设于一具有与该成形胶层34的形状相对应的模具中，用模注方式灌入一成形封装材料，其中，该成形封装材料为选自环氧树脂等绝缘高分子材料，将该成形封装材料填满所述导线架单元3的所述晶片设置区31及所述引脚32与所述晶片设置区31间的所有间隙，且控制让该成形封装材料如图4所示，不会覆盖所述座部312及所述引脚32的顶面3121、321及与所述顶面3121、321反向的底面，接着，再将该成形封装材料固化，即可于该密着层33表面上形成该成形胶层34，而得到如图3所示的高密着性预成型基板。
参阅图6，本实用新型高密着性预成型基板的一第二实施例与该第一实施例的结构大致相同，其与第一实施例的不同处在于所述第一框条21及第二框条22是高分子材料，与该成形胶层34为一体成形，且该晶片设置区31不需所述支撑部315与所述第一框条21及第二框条22连接。
该第二实施例因为所述第一框条21及第二框条22为高分子材料，因此，当利用该第二实施例所示的高密着性预成型基板进行晶片封装后，而沿该第一框条21及第二框条22位置进行切割时，因为所述第一框条21及第二框条22为高分子材料，所以还可进一步减少切割刀具的损耗。
前述该第二实施例可利用二次蚀刻制程控制而形成，该二次蚀刻方法的细部制程说明已见于中国台湾新型专利M523189，于此不再多加说明。
综上所述，本实用新型该高密着性预成型基板利用于相邻的所述引脚32、座部312及柱部313裸露出的周面形成一层铜氧化物所构成的该密着层33，而可借由该密着层33作为与该成形胶层34接着的媒介，提升与该成形胶层34的密着性。此外，利用该座部312及柱部313共同配成一可用于设置晶片的晶片设置区31，以及该第二成形胶部342的结构设计，除了可用于承载不同尺寸的晶片、改善封装后界面接着性问题而提升封装可靠度外，还可防止用于连接晶片与该座部312的焊锡溢流至引脚32，而可有效提升封装后元件的可靠度，所以确实能达成本实用新型的目的。

Claims (7)

1.一种高密着性预成型基板，包括多条彼此纵横间隔交错的外框条，及多个经由所述外框条所定义出，彼此间隔并成阵列排列的导线架单元；其特征在于：每一个导线架单元包含：
晶片设置区，具有底部、由该底部的部份表面向上延伸的座部，及多数由该底部向上延伸的柱部，所述柱部彼此间隔并位于该座部的外围，该底部、座部及所述柱部是由铜或铜系合金构成，且该座部及所述柱部分别具有与该底部反向的顶面；
多条引脚，由与该座部相同的材料构成，彼此间隔地自所述外框条朝向该晶片设置区延伸，且与该晶片设置区成间隙间隔；
密着层，由铜氧化物为材料所构成，位于相邻的所述引脚、座部及所述柱部裸露出的周面；及
成形胶层，由绝缘高分子材料构成，具有第一成形胶部、第二成形胶部，及第三成形胶部，该第一成形胶部填置于该晶片设置区的所述柱部的间隙，该第二成形胶部位于该晶片设置区，并会环围所述柱部及该第一成形胶部，该第三成形胶部填置于所述引脚间的间隙及所述引脚与该晶片设置区的间隙，且该成形胶层会直接覆盖接触该密着层；
其中，该第一成形胶部及第二成形胶部分别具有与该底部反向的第一表面及第二表面，该座部的顶面及所述柱部的顶面与该第一成形胶部的该第一表面共同构成连续平坦的表面，该第二成形胶部的该第二表面与该第一成形胶部的该第一表面不等高，且该座部、所述柱部的顶面及该第一表面与第二表面会裸露于外界环境。
2.根据权利要求1所述的高密着性预成型基板，其特征在于：该第一成形胶部的该第一表面高于该第二成形胶部的该第二表面。
3.根据权利要求1所述的高密着性预成型基板，其特征在于：该第一成形胶部的该第一表面低于该第二成形胶部的该第二表面。
4.根据权利要求1所述的高密着性预成型基板，其特征在于：该第三成形胶部具有第三表面，且该第三表面与该第一表面齐平。
5.根据权利要求1所述的高密着性预成型基板，其特征在于：还包含至少一接地部，该至少一接地部自该底部向上延伸并位于该第二成形胶部与该第三成型胶部间，具有一对外裸露，并位于该第二表面与第三表面间的第四表面。
6.根据权利要求1所述的高密着性预成型基板，其特征在于：所述外框条是由与所述座部相同的材料构成，且与该晶片设置区连接。
7.根据权利要求1所述的高密着性预成型基板，其特征在于：所述外框条是绝缘高分子材料，且与该成形胶层一体连接。
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