KR20040012896A - 플라스틱 패키지, 배선 보드, 주입 몰드, 전자 구성 요소,플라스틱 패키지 생성 방법 - Google Patents

플라스틱 패키지, 배선 보드, 주입 몰드, 전자 구성 요소,플라스틱 패키지 생성 방법 Download PDF

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KR20040012896A
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KR
South Korea
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plastic package
wiring board
lower side
upper side
bonding channel
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KR10-2003-7015897A
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보르쯔안드레아스
제일레르토마스
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인피네온 테크놀로지스 아게
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Abstract

본 발명은 다수의 반도체 칩(3)과 배선 보드(11)를 갖는 플라스틱 패키지(14)에 관한 것이며, 상기 배선 보드(11) 상에는 반도체 칩(3)이 구성되며, 또한 본 발명은 플라스틱 패키지(14)를 생성하기 위한 주입 몰드(32)에 관한 것이며, 또한 본 발명은 이 주입 몰드, 배선 보드, 플라스틱 패키지에 의해서 생성될 수 있는 전자 구성 요소(41)에 관한 것이다. 본 발명은 또한 본 발명에 따른 배선 보드(11) 및 두 개의 주입 몰드를 사용하여서 다수의 전자 구성 요소를 위해서 다수의 반도체 칩(3)을 갖는 전술한 타입의 플라스틱 패키지(14)를 생성하는 방법에 관한 것이다.

Description

플라스틱 패키지, 배선 보드, 주입 몰드, 전자 구성 요소, 플라스틱 패키지 생성 방법{PLASTIC HOUSING COMPRISING SEVERAL SEMICONDUCTOR CHIPS AND A WIRING MODIFICATION PLATE, AND METHOD FOR PRODUCING THE PLASTIC HOUSING IN AN INJECTION-MOULDING MOULD}
반도체 칩을 패키징하기 위해서 특히 배선 보드와 함께 반도체 칩을 패키징하는데 있어서, 개별 반도체 칩 패키징 기술은 공통 패키지로 구성되는 다수의 반도체 칩을 플라스틱 패키지 내로 패키징하는 기술로 점점 대체되고 있다. 그러나, 배선 보드로 인해서, 이 배선 보드의 상부 측면 상에는 반도체 칩을 그리고 이 배선 보드의 하부 측면(under side) 상에는 본딩 채널(bonding channel)을 효율적으로 그리고 상업적으로 유리하게 내장시키는 것이 어렵게 되는데, 특히 그 이유는 배선 보드의 하부 측면 상에서 외부 컨택트를 수용해야 할 배선 보드 내의 구역은플라스틱이 없이 유지되어야 하기 때문이다.
발명의 개요
본 발명의 목적은 특정 주입 몰드(a special injection mold)로 비용 효과적으로 생성될 수 있는, 배선 보드 상의 다수의 반도체 칩을 갖는 플라스틱 패키지를 제공하는 것이다.
이러한 목적은 독립항의 청구 대상에 의해서 성취된다. 본 발명의 유리한 실시예는 종속항에서 규정된다.
본 발명에 따라, 다수의 반도체 칩은 플라스틱 패키지 내에서 행 및 열로 구성되며, 이 반도체 칩은 능동 상부 측면과 수동 후방 측면(rear side) 및 에지 측면을 갖는다. 반도체 칩의 능동 상부 측면은 배선 보드의 상부 측면 상에 구성된다. 배선 보드는 자신의 상부 측면에서 하부 측면까지 이르는 본딩 채널을 갖는다.
플라스틱 패키지의 경우에, 본딩 채널들은 배선 보드의 하부 측면 상에서 여러 열로 하나씩 구성된다. 플라스틱 패키지 몰딩 화합물은 배선 보드의 상부 측면과 반도체 칩의 적어도 에지 측면을 피복한다. 플라스틱 패키지의 하부 측면은 열로 구성된 스트립 형상의 본딩 채널 피복부 및 출력 컨택트 구역을 갖는 배선 보드의 하부 측면을 포함한다. 본딩 채널 피복부는 배선 보드의 하부 측면을 넘어서 돌출되어 있지만 도포될 외부 컨택트 만큼 배선 보드의 하부 측면으로부터 멀리까지 돌출되어 있지는 않다. 이로써, 본 실시예의 플라스틱 패키지에서, 본딩 채널 피복부는 전자 구성 요소가 본 발명에 따라 플라스틱 패키지 상으로 납땜될 때에 인쇄 회로 보드 또는 몇몇 다른 적층된 전자 구성 요소로부터의 거리를 규정한다는 추가적인 기능을 배선 보드의 하부 측면 상에서 수행한다.
플라스틱 패키지의 다른 장점은 열로 구성된 스트립 형상 본딩 채널 피복부에 의해서 성취되는데, 이 피복부는 배선 보드의 하부 측면을 넘어서 돌출되어 있으며 그의 단부에서 플라스틱 패키지의 상부 측면으로의 3 차원 플라스틱 접속부를 갖는다. 이 스트립 형상 본딩 채널 피복부의 단부에서의 3 차원 플라스틱 접속부는 본딩 채널 피복부 물질이 플라스틱 패키지의 상부 측면과 동일한 플라스틱 몰딩 화합물로 구성될 수 있다는 장점을 갖는다. 만일 이 스트립 형상으로 연장된 본딩 채널 피복부가 존재하지 않는다면, 패키지는 두 개의 복잡한 방법 단계, 즉 배선 보드의 상부 측면을 피복하기 위한 방법 단계와 피복막의 하부 측면 상의 본딩 채널 개구를 피복하기 위한 방법 단계로 생성되어야 한다. 그러나, 본 발명의 바람직한 실시예의 플라스틱 패키지의 경우, 하부 측면 상의 스트립 형상으로 연장된 본딩 채널 피복부는 플라스틱 패키지의 상부 측면으로부터의 플라스틱 몰딩 화합물 주입 동안 하나의 방법 단계로 형성될 수 있다.
본 발명의 일 실시예에 따라서, 배선 보드는 반도체 칩에 대한 절연층을 그의 상부 측면 상에서 가지고 있으며 그의 하부 측면 상에서는 컨택트 단자 구역, 배선 라인 및 외부 컨택트를 위한 출력 컨택트 구역을 가지고 있다. 이 경우에, 외부 컨택트를 위한 출력 컨택트 구역 및 배선 라인 및 컨택트 단자 구역을 포함하는 하부 측면의 금속 구조물은 절연층 상으로 적층되며(laminated) 이로써 절연층은 배선 보드의 실제적으로 부하 유지 기판(load-bearing substrate)을 형성하게 된다. 또한, 배선 보드의 하부 측면 상의 컨택트 단자 구역은 본딩 핑거(bonding finger)로 지칭되는데, 그 이유는 반도체 칩의 능동 상부 측면의 컨택트 구역의 본딩 와이어가 배선 보드의 하부 측면 상의 컨택트 단자 구역 또는 본딩 핑거로의 전기적 접속을 본딩 채널 내에서 확립할 수 있기 때문이다. 마지막으로, 배선 라인은 컨택트 단자 구역 또는 본딩 핑거로부터 외부 컨택트가 도포될 수 있는 개별 출력 컨택트 구역으로 연장된다.
이를 위해서, 본 발명의 다른 실시예에서, 출력 컨택트 구역은 땜납 레지스트 층으로 둘러 싸여 있으며 이 레지스트 층은 특히 배선 라인을 피복하는데 이로써 이 라인은 외부 컨택트가 부착될 때에 이 외부 컨택트 물질로부터 손상되거나 코팅되지 않으며, 여기서 외부 컨택트는 본딩 채널 피복부보다 배선 보드의 하부 측면으로부터 더 멀리 돌출되어 있다.
본 발명의 다른 실시예에서, 스트립 형상으로 연장되어 있는 본딩 채널 피복부는 반도체 칩의 능동 상부 측면 상의 컨택트 구역과 배선 보드의 하부 측면 상의 컨택트 단자 구역 간의 접속 라인을 플라스틱 패키지 몰딩 화합물 내에 내장시킨다. 플라스틱 내에 패키징하는 동안, 이 플라스틱 패키지 몰딩 화합물은 스트립 형상의 본딩 채널 피복부의 단부에서 플라스틱 패키지의 상부 측면으로부터 배선 보드의 하부 측면 상에 구성된 본딩 채널까지 연장된다.
플라스틱 패키지의 상부 측면 상에는, 행과 열로 구성된 반도체 칩의 에지 측면 이외에, 반도체 칩의 수동 후방 측면이 플라스틱 패키지의 플라스틱 패키지몰딩 화합물로 피복된다. 이로써, 플라스틱 패키지의 두께가 증가하지만, 이와 동시에 이 경우의 반도체 칩은 반도체 칩의 수동 후방 측면들이 플라스틱 패키지의 상부 측면의 일부를 동시적으로 형성하는 경우보다 충격 또는 다른 물리적 악영향에 대해서 양호하게 보호될 수 있다.
본 발명의 다른 실시예에서, 배선 보드의 하부 측면의 외부 컨택트 영역에서의 외부 컨택트는 또한 행과 열로 구성되며 플라스틱 패키지 몰딩 화합물을 가지지 않는다. 외부 컨택트 영역의 행과 열은 표준화된 피치(pitch)를 가지며, BGA 패키지(Ball Grid Arrays package)의 경우에는 이 피치는 0.8 mm 정도로 작은 피치로 되며 외부 컨택트의 세밀한 구조를 위해서는 보다 작아진다.
본 발명의 다른 실시예에서, 배선 보드는 외부 컨택트 영역의 그의 하부 측면 상에서 땜납 볼 또는 컨택트 범프를 가지며, 이 땜납 볼 또는 범프는 출력 컨택트 구역 상에 구성된다. 땜납 볼은 출력 컨택트 구역 상으로 납땜되는 동안 땜납 물질의 컨택트 범프가 되며, 이 컨택트 범프는 표면적으로 금속화된 플라스틱으로 구성되며 임의의 요구된 형태를 취할 수 있다.
배선 보드 상에서 행 및 열로 구성된 다수의 반도체 칩을 갖는 이러한 타입의 플라스틱 패키지의 생성에 있어서, 배선 보드는 배선 보드의 상부 측면에서 이 배선 보드의 하부 측면 상에서 열로 구성된 각 스트립 형상의 본딩 채널 피복부까지 통과하는 관통 개구를 갖는다.
본 발명의 다른 실시예에서, 이들 관통 개구의 크기는 이 개구가 액체 플라스틱 패키지 몰딩 화합물을 한정하는 한정부(constrictions) 역할을 하도록 정해진다. 바람직하게도 이러한 한정부로 인해서 본딩 채널 피복부의 스트립에는 플라스틱 몰딩 화합물로 제어되지 않는 방식으로 충진되는 것이 방지되는데, 이는 그 관통 개구가 플라스틱 흐름에 대한 저항 역할을 하기 때문이며, 이로써 초기에는 패키지의 상부 측면이 최고 주입 압력 하에서 플라스틱 몰딩 화합물로 코팅되며 이후 긴 시간의 지연 후에는 플라스틱은 오직 한정부를 통해서 본딩 채널 또는 본딩 채널 피복부의 스트립 내부로만 퍼지게 된다.
이를 위해서, 본 발명의 다른 실시예에서, 배선 보드의 상부 측면 상의 한정부는 플라스틱 패키지 생성 동안 상부 측면 상의 액체 플라스틱 패키지 몰딩 화합물에 의해서 마지막으로 젖게 되는(wetted) 영역 내에서 구성된다. 이로써 바람직하게도 플라스틱 패키지의 상부 측면을 플라스틱 패키지 몰딩 화합물로 완전하게 웨팅한(wetting) 후에만, 플라스틱 패키지 몰딩 화합물은 한정부를 통해서 본딩 채널 스트립 내부로 흐를 수 있다.
또한, 본 발명에 따른 플라스틱 패키지는, 플라스틱 패키지가 행과 열로 절단된다는 점에서, 개별 전자 구성 요소로 분리될 수 있다. 이 경우에, 플라스틱 몰딩 화합물은 개별 분량으로 분리될 수 있을 뿐만 아니라 배선 보드도 각각의 반도체 칩에 속하는 영역으로 분리될 수 있다. 이러한 타입의 전자 구성 요소는 패키지된 형태에서 절단된 외부 에지를 가짐으로써 바람직하게도 전자 구성 요소의 외부 크기를 보다 높은 레벨의 정확도로 구성할 수 있다는 점에서 통상적인 구성 요소와 다르다.
본 발명의 다른 바람직한 실시예에서, 외부 컨택트 영역은 행과 열로 구성된외부 컨택트를 갖는다. 이러한 구성은 국제적으로 고정된 피치로 국제적 표준을 만족시키며 이로써 이러한 반도체 칩은 표준 인쇄 회로 보드 상에 포함되는데 적합하다.
본 발명에 따라서 플라스틱 패키지를 생성하는 경우, 신규한 주입 몰드가 생성되는데, 여기서 플라스틱 패키지는 행과 열로 구성된 다수의 반도체 칩을 갖는다. 플라스틱 패키지의 상부 측면은 주입 몰드의 상부측 몰드에 의해서 형성되며, 이 몰드는 봉합 슬리브(a sealing sleeve)로 배선 보드의 상부 측면 상에서 유지되며 주입 호퍼(an injection hopper)를 갖는데, 이 주입 호퍼를 통해서 플라스틱 패키지 몰딩 화합물이 주입 압력에 의해서 배선 보드의 상부 측면 상으로 그리고 적어도 반도체 칩의 에지 측면으로 흐르게 된다.
플라스틱 몰딩 화합물이 하부 측면 상의 본딩 채널에 대한 한정부(관통 개구)에 도달하게 되면, 이 화합물은 이 한정부를 통해서 흐르게 되고 배선 보드의 하부 측면 상에 스트립 형상의 본딩 채널 피복부를 형성한다. 이를 위해서, 하부 측면 상에는 주입 몰드의 하부측 몰드가 제공되며, 이 몰드는 봉합 리브(sealing rib)로 본딩 채널 영역을 둘러 싸며 각 본딩 채널 영역의 단부(end)에서 배출구를 갖는데, 이로써 플라스틱 패키지 몰딩 화합물은 초기에는 상부 측면 상으로 주입되고 이후에 한정부를 통해서 스트립 형상의 본딩 채널 피복부로 연장되며, 이 때에 공동 내에 축적된 공기는 하부측 몰드의 단부에서의 배출구를 통해서 외부로 배출된다.
플라스틱 패키지의 상부 측면의 큰 표면적이 주입 몰딩 기술의 도움으로 패키징되기 때문에, 고압력이 발생하고, 이는 배선 보드를 래핑(wrapping)시킬 수 있으며, 이러한 이유 때문에, 본딩 채널 영역을 둘러싸는 봉합 리브 이외에, 남아 있는 영역에서 배선 보드를 지지하는 지지 리브(supporting rib)가 주입 몰드의 하부측 몰드에 제공된다. 또한, 상부측 몰드의 봉합 슬리브 반대편에서 지지 리브가 하부측 몰드에 제공된다.
배선 보드 상에서 행과 열로 구성된 다수의 반도체 칩을 갖는 본 발명의 플라스틱 패키지를 생성하는 방법은, 배선 보드━이 배선 보드는 행과 열로 구성된 반도체 칩 위치들과 이 위치들 사이에 제공된 절단 트랙 영역과 각 반도체 칩 위치 상에 구성된 적어도 하나의 본딩 채널과 이 배선 보드의 상부 측면과 하부 측면의 3 차원 접속을 위한 한정부(a constriction)를 가짐━를 준비하는 단계와, 반도체 칩의 능동 상부 측면의 컨택트 구역이 본딩 채널 영역 내에 구성되도록 반도체 칩을 반도체 칩 위치에 도포하는 단계와, 본딩 채널 영역에서 배선 보드의 하부 측면 상의 배선 라인과 컨택트 구역 간의 본딩 접속부를 확립하는 단계와, 플라스틱 패키지의 상부 측면 생성을 위해서 상부 측면 공동을 봉합하고(sealing off) 본딩 채널 피복부 생성을 위해서 하부 측면 공동을 봉합하면서 주입 몰드의 상부측 몰드와 하부측 몰드를 동시에 배치하는 단계와, 상부측 몰드의 주입 호퍼를 통해서 플라스틱 패키지 몰딩 화합물을 주입시키고 한정부를 통해서 플라스틱 패키지 몰딩 화합물을 하부 측면 공동으로 퍼지게 하는 단계를 포함한다.
이 방법을 통해서 바람직하게도 플라스틱 패키지의 상부 측면과 주입 몰딩된 패키지의 하부 측면 상의 본딩 채널 피복부가 단일 주입 몰딩 단계로 생성되어 행과 열로 구성된 반도체 칩을 패키징하는 프로세스의 비용이 절감된다. 주입 몰드 내에서 플라스틱 패키지를 경화(cure)시킨 후에, 이 패키지는 주입 몰드로부터 제거되고 행과 열로 구성된 다수의 반도체 칩을 갖는 플라스틱 패키지는 제공된 절단 트랙을 따라서 개별 전자 구성 요소로 분할된다. 이러한 방법에서, 절단된 측면 에지가 제공됨으로써, 전자 구성 요소의 외부 크기에 정확도를 부여한다.
플라스틱 패키지를 생성하는 방법이 구현되는 바람직한 실시예의 경우에, 플라스틱 패키지 몰딩 화합물은 주입 호퍼를 통해서 8 내지 15 MPa 압력하에서 주입된다. 이 방법 단계에서, 초기에는 고압력이 배선 보드의 상부 측면 상에 인가되어 배선 보드가 래핑(wrapping)될 위험이 있는데, 그 이유는 주입 압력이 오직 한 측면으로부터 배선 보드에 대해서 작용하기 때문이다. 오직 액체 플라스틱 패키지 몰딩 화합물이 배선 보드의 하부 측면 상의 본딩 채널 피복부를 위한 관통 개구에 도달할 때에, 말하자면 연장형 본딩 채널 피복부가 어디에 생성되든지 하부 측면의 부분적인 영역들 내에 그에 상응하는 압력(counterpressure)이 생성된다. 주입 단계에서 이러한 배선 보드의 래핑을 방지하여 그의 하부 측면 상에서 배선 보드의 외부 컨택트 구역에는 플라스틱 몰딩 화합물이 존재하지 않도록 하기 위해서, 하부측 몰드 상에 지지 리브가 제공되며, 이 지지 리브는 상부 측면 상의 봉합 슬리브 반대편에 위치하고 한편 연장된 본딩 채널 피복부들 사이에 추가적으로 구성된다.
본딩 채널 피복부 공동의 단부에서 하부측 몰드 내에 존재하는 배출구로 인해서 어떤 공기 쿠션(air cushion) 또는 공극이 플라스틱 패키징 몰딩 화합물 내에포함되지 않는다. 또한, 이 배출구로 인해서 플라스틱 패키지의 하부 측면 상의 전체 본딩 채널 피복부가 플라스틱 몰딩 화합물로 충진될 수 있다.
반도체 칩의 후방 측면 보호부를 갖는 반도체 패키지의 경우에, 본딩 채널 피복부들이 반도체 칩의 능동 상부 측면 상에서 동시적으로 생성된다면 문제가 발생한다. 본 발명의 목적은 상이한 크기를 갖는 주입 몰드 내 공동을 갖는 배선 보드 또는 기판의 양 측면에 대해서 작용한다. 배선 보드의 상부 측면과 하부 측면 간의 상이한 표면적 부하 효과(different surface-area loading)으로 인해서 발생하는 배선 보드의 어느 한 측면 상의 상이한 크기의 공동으로 인해서 문제가 발생하는데, 그 이유는 하부 측면 상의 보다 작은 공동은 상부 측면 상의 공동의 보다 큰 표면적의 부하(load)를 흡수하지 못하기 때문이다.
이러한 문제는 만일 구성이 외부 컨택트들의 매트릭스 또는 매트릭스 어레이 패키지(MAP)를 갖는 경우에 더 커진다. 이러한 문제를 극복하기 위해서, 두 단계의 프로세스가 사용되는데, 즉 제 1 단계에서 본딩 채널 상에 인쇄를 수행하고 이후에 제 2 단계에서 플라스틱 몰딩 화합물이 반도체 칩 측면 상에 도포된다. 다른 가능한 방법으로서, 제 1 단계에서 플라스틱 몰딩 화합물로 본딩 채널을 충진하고 이후에 제 2 단계에서 반도체 칩 측면을 머시닝한다(machine). 마지막으로, 막(film)의 도움으로 캡슐화를 수행함으로써 문제를 해결할 수 있는데, 여기서 막은 반도체 칩과 몰드 간에 구성된다. 이어서, 이 막이 반도체 칩을 배선 보드 상으로 압박하고 이어서 배선 보드가 본딩 채널 측면 상의 공동을 위해 존재하는 봉합부 상에 압력을 가한다.
그러나, 상기 문제를 해결하기 위한 이들 가능한 해법은 2 단계 프로세스 및 반도체 칩 높이의 허용 오차의 엄격함 및 주위 분위기에서 패키징 동안 반도체 칩의 후방 측면의 노출 및 반도체 칩 상의 부하를 갖는다는 점에서 단점을 갖는다.
이들 해법과 비교해서, 본 발명에 따르면, 초기에 반도체 칩 측면 상의 기판 또는 배선 보드를 주입 몰드에 대해서 똑바로 고정시킴으로써 어떤 플라스틱도 주입 몰드 공동 외부로 흐르지 않으며 이 다음에 배선 보드의 반도체 칩 측면 상에 플라스틱 몰딩 화합물을 주입시키는데, 여기서 어떤 플라스틱도 배선 보드의 후방 측면에 도달하지 않도록 반도체 칩은 본딩 채널을 피복한다. 반도체 칩 측면을 충진한 후에, 반도체 칩 측면 상의 공동 내의 압력은 한정부를 제공함으로써 증가하는데, 이 한정부는 칩 측면 공동의 단부에서의 압력을 조절한다.
칩 측면 상의 공동 내의 압력이 증가함에 따라서, 배선 보드 또는 기판은 플라스틱 몰딩 화합물로 원활하게 적층되고(laminated) 플라스틱 몰딩 화합물은 본딩 채널 공동 내부로 침투할 수 있다. 이어서, 플라스틱 몰딩 화합물이 한정부로서 형성된 관통 개구를 통해서 본딩 채널 측면 상으로 흐른다. 본딩 채널 측면의 캡슐화 동안, 기판 또는 배선 보드는 보다 큰 측면 상의 보다 큰 압력과 반도체 칩 보호를 위한 측면 상의 보다 큰 압력으로 인해서 주입 동안 본딩 채널 측면 상에서 정확하게 봉합된다. 본딩 채널의 단부에 배출구가 제공되며 이로써 주입 프로세스가 거기서 종료된다. 반도체 칩 측면과 본딩 채널 피복부를 완전하게 충진한 후에, 플라스틱 주입 몰딩 화합물은 압축되고 경화된다.
요약하자면, 본 발명을 통해서 다음과 같은 장점이 획득된다.
1. 기판 또는 배선 보드의 어느 한 측면 상의 상이한 크기의 공동을 원할하게 봉합할 수 있다.
2. 추가 물질 또는 막이 사용되지 않고 표준 시스템이 주입을 위해서 사용될 수 있다. MAP 기술이 사용될 수 있다.
3. 본딩 채널 내에서, 어떤 추가적인 응력도 반도체 칩, 기판, 배선 보드 상에 작용하지 않는다.
4. 칩 크기 허용 오차 및 칩 접착부 높이에 대해서 자유롭다.
5. 단일 단계의 주입 동작이 가능하며 이로써 다수의 단계를 갖는 주입 몰딩 프로세스가 필요없다.
6. 디바이스 및 방법 모두가 상이한 기판 물질 또는 배선 보드 물질에 대해서 사용될 수 있으며, 이로써 금속 플레이트, 세라믹 시트 또는 인쇄 회로 보드 또는 플라스틱 리드프레임 스트립이 사용될 수 있다.
이들 장점은 특정하게 개발된 주입 몰드와 이에 대응하여 설계된 배선 보드 또는 기판에 의해서 획득된다. 이러한 배선 보드는 플라스틱 패키지 몰딩 화합물을 위한 관통 개구와 같은 한정부를 갖는데, 이로써 플라스틱 패키지를 생성할 때에 본딩 채널 공동과 반도체 칩 측면 상의 공동 간의 압력차를 생성할 수 있다.
본 발명은 첨부 도면을 참조하여 다음의 상세한 설명 부분을 독해함으로써 보다 분명하게 이해될 것이다.
본 발명은 다수의 반도체 칩과 배선 보드(wiring board)를 갖는 플라스틱 패키지 및 청구 범위의 독립항의 전제부에 따른 주입 몰드(an injection mold)에 의해서 이 플라스틱 패키지를 생성하는 방법에 관한 것이다.
도 1은 다수의 반도체 칩을 위한 플라스틱 패키지의 평면도,
도 2는 다수의 반도체 칩을 위한 플라스틱 패키지를 아래에서 본 도면,
도 3은 주입 몰드를 갖는 플라스틱 패키지를 통한 도 1 및 도 2의 절단선 A-A을 따르는 단면도,
도 4는 본 발명의 제 1 실시예의 도 1 및 도 2의 절단선 A-A을 따르는 주입 몰드의 단면의 일부 영역을 도시한 도면,
도 5는 본 발명의 제 2 실시예의 도 1 및 도 2의 절단선 A-A을 따르는 주입 몰드의 단면의 일부 영역을 도시한 도면,
도 6은 도 1 및 도 2의 절단선 B-B를 따른 주입 몰드의 단면의 일부 영역을 도시한 도면.
도 1은 다수의 반도체 칩(3)을 위한 플라스틱 패키지(14)의 평면도이다. 참조 부호(1)는 플라스틱 패키지(14) 내에서 반도체 칩(3)의 열을 나타내고 참조 부호(2)는 반도체 칩(3)의 행을 나타낸다. 참조 부호(5)는 반도체 칩의 수동 후방 측면을 나타내며 참조 부호(6,7,8,9)는 반도체 칩의 에지 측면을 나타낸다. 참조 부호(10)는 배선 보드(11)의 상부 측면을 나타낸다. 참조 부호(12)는 반도체 칩(3) 아래의 본딩 채널을 나타낸다. 참조 부호(18)는 본딩 채널 피복부를 나타내고 참조 부호(25)는 플라스틱 패키지 몰딩 화합물을 나타내며, 참조 부호(35)는 플라스틱 패키지 몰딩 화합물(25)을 위한 주입 호퍼(an injection hopper)를 나타낸다. 참조 부호(37)는 배선 보드(11) 상에서 봉합 슬리브(a sealing sleeve)가 놓여 있는 영역을 나타내고, 참조 부호(42)는 플라스틱 패키지(14)를 잘라서(cut up) 전자 구성 요소(41)로 만들기 위한 절단 트랙 영역(sawing track region)을 나타낸다.
플라스틱 패키지(14)의 반도체 칩(3)은 열(1) 및 행(2)으로 구성된다. 도 1에 따른 예시적 실시예에서, 3 개의 반도체 칩(3)은 열(1)로 구성되고 두 개의 반도체 칩(3)이 행(2)으로 구성된다. 반도체 칩(3)은 배선 보드(11)의 상부 측면(10) 상에 부착된다. 이 경우에, 반도체 칩(3)의 수동 후방 측면(5)은 도면의 면으로부터 돌출되어 있다. 이 실시예에서, 반도체 칩(3)의 수동 후방 측면(5) 및 반도체 칩(3)의 에지 측면(6,7,8,9)은 플라스틱 패키지 몰딩 화합물(25) 내에 내장된다. 반도체 칩(3)의 능동 상부 측면은 배선 보드(11)의 상부 측면(10) 상에 구성된다. 배선 보드(11)의 상부 측면(10)으로부터 배선 보드(11)의 하부 측면까지 개구가 반도체 칩(3)의 컨택트 구역 내에서 배선 보드(11) 내부로 형성되어 있다. 이 개구는 또한 본딩 채널(18)으로 지칭되며 반도체 칩(3) 상의 컨택트 구역을 배선 보드(11) 상의 컨택트 단자 구역으로 접속시킨다.
도 1에 따른 실시예에서, 배선 보드(11)의 하부 측면 상의 본딩 채널(12)은 연장된 본딩 채널 피복부(18)에 의해서 피복되며, 이 피복부는 열로 구성되며 점선으로 표시된다. 본 발명의 이 실시예에서, 플라스틱 패키지(14)의 상부 측면(15)은 주변 봉합 슬리브(37) 만큼 멀리 연장되어 있으며 모든 반도체 칩(3)에 대해서플라스틱 패키지(14)의 평면 상부 측면(15)을 형성한다.
이러한 타입의 플라스틱 패키지(14)는 완성 후에 절단될 수 있는데, 가능한 절단 트랙(42)이 이미 도 1의 실시예에서 도시되어 있다. 도 1에서, 플라스틱 패키지(14)의 상부 측면(15) 상에서 주입 호퍼(35)가 존재한다.
플라스틱 패키지(14)의 생성 동안, 먼저 플라스틱 패키지(14)의 상부 측면(15)은 8 내지 15 MPa의 압력 하에서 주입 호퍼(35)를 통해서 생성된다. 주입 몰드의 상부 측면 공동을 충진한 후에, 플라스틱 패키지 몰딩 화합물이 배선 보드(11)의 상부 측면(10)과 배선 보드(11)의 하부 측면 간을 통과하는 특정 개구를 통해서 하부 측면 몰드의 제공된 공동으로 흘러서 연장형 본딩 채널 피복부(18)의 생성에 있어서 사용된다. 이로써, 이러한 생성 단계 후에, 한편에서는 플라스틱 패키지(14)의 상부 측면(15)가 플라스틱 몰딩 화합물로 완전하게 충진되며 다른 편에서는 전자 구성 요소의 하부 측면에 오직 본딩 채널(12) 영역에서 플라스틱 패키지 몰딩 화합물(25)의 연장된 본딩 채널 피복부(18)가 제공된다. 여기서, 어떤 플라스틱 몰딩 화합물도 본딩 채널 피복부(18) 외부의 하부 측면 상에는 도포되지 말아야 하는데, 그 이유는 본딩 채널 피복부(18)를 따르는 측면에서는 전자 구성 요소의 외부 컨택트를 위한 금속 출력 컨택트 구역이 존재하지 않도록 유지되어야 하기 때문이다.
도 2는 다수의 반도체 칩(3)을 위한 플라스틱 패키지(14)를 아래에서 본 도면이다. 도 1에서와 동일한 기능을 갖는 구성 요소는 동일한 참조 부호를 가지며 개별적으로 설명되지 않는다. 플라스틱 패키지(14)의 하부 측면(16)은 행으로 구성된 연장형 본딩 채널 피복부(18)를 보이며 이 피복부는 본 발명의 특징부이다. 전체 플라스틱 패키지(14)의 하부 측면 상에서 오직 이 본딩 채널 피복부(18)만이 플라스틱 패키지 몰딩 화합물(25)로 생성된다. 플라스틱 패키지 몰딩 화합물(25)은 각 본딩 채널 피복부(18)의 시작 부분에 있는 커플링 영역(coupling region)(44)을 통해서 배선 보드(11)의 상부 측면(10)에서 배선 보드(11)의 하부 측면(13)까지 흐르게 되고 이어서 개별 반도체 칩 아래에서 행으로 하나씩 구성된 본딩 채널 개구(12)를 플라스틱 패키지 몰딩 화합물(25)로 충진하며, 이로써 본딩 채널(12) 내에 구성된 본딩 접속부는 플라스틱 패키지 몰딩 화합물(25)로 내장내어 손상으로부터 보호된다.
또한, 도 2는 출력 컨택트 구역(21) 또는 외부 컨택트(22)의 구성을 도시하며, 여기서 외부 컨택트는 출력 컨택트 구역(21) 상에서 열(26) 및 행(27)으로 구성된다. 도 2의 예시적인 실시예에서, 외부 컨택트(22)의 6 개의 열(26) 및 6 개의 행(27)은 반도체 칩(3)의 각 본딩 채널(12)에 속한다. 외부 컨택트(22)는 배선 라인을 통해서 컨택트 단자 구역 또는 본딩 핑거로 접속되며, 이 컨택트 단자 구역 또는 본딩 핑거는 각 본딩 채널(12)을 따라서 구성되고, 본딩 접속부는 이들 컨택트 단자 구역에서 본딩 채널 내부로 연장되어 있다. 본딩 접속부는 배선 보드(11)의 컨택트 단자 구역을 반도체 칩(3) 상의 컨택트 구역으로 전기적으로 접속시킨다.
외부 컨택트(22)는 땜납 볼(28) 또는 컨택트 범프(29)로서 형성될 수 있다. 도 2에서 점선은 지지 리브(40)의 컨택트 트랙을 도시하며, 이 지지 리브는 도 1에도시된 봉합 슬리브(37) 반대편에 구성된다. 지지 리브(40) 그 자체는 주입 몰드의 하부측 몰드 상에 구성되어 주입 몰딩 동안 기판 또는 배선 보드(11)의 구부러짐(bending)을 방지한다.
도 2에 도시된 3 개의 본딩 채널 피복부(18)는 전자 구성 요소(41)의 하부 측면을 약간 넘어서 돌출되어 있으며 땜납 볼(28) 또는 컨택트 범프(29)보다 작은 높이를 갖는다. 이 경우에, 본딩 채널 피복부(18)의 높이는 전자 구성 요소(41) 중 하나가 인쇄 회로 보드 상에 부착되거나 전자 구성 요소들(41)이 위로 하나씩 적층될 때에 거리를 결정하는 역할도 한다. 이로써, 본 발명에 따라 연속하는 연장형 본딩 채널 피복부를 구비한 전자 구성 요소(41)는 후속 프로세스 동안 또는 이 구성 요소(41)를 보다 복잡한 회로로 집적시킬 때에 유리한 점을 갖는다.
플라스틱 패키지 몰딩 화합물(25)의 몰딩 주입 동안 외부 컨택트 영역(17)이 이 화합물에 의해서 웨팅되거나 피복되지 않도록 하기 위해서, 봉합 리브(39)가 본딩 채널 피복부(18)의 에지 영역 내의 주입 몰드의 하부측 몰드(34) 상에 제공된다. 이 봉합 리브(39)는 본딩 채널 피복부(18)를 완전하게 둘러 싼다.
도 3은 플라스틱 패키지(14)를 통한 도 1 및 도 2의 절단선 A-A를 따르는 단면을 도시한다. 여기에서도 이전 도면들과 동일한 기능을 갖는 구성 요소는 동일한 참조 부호에 의해서 표시되며 그의 대한 설명은 생략된다. 본 발명의 본 실시예에서, 배선 보드(11) 또는 기판(11)은 반도체 칩(3)을 가지고 있으며, 이 반도체 칩의 능동 상부 측면(4)이 배선 보드(11) 상에 놓인다. 배선 보드(11)는 절연층(19)을 포함하며 그의 하부 측면(13) 상에서 접속 라인 구조물을 갖는다.이 접속 라인 구조물은 본 실시예에서는 외부 컨택트(22)로서 땜납 볼(28) 또는 컨택트 범프(29)를 가지고 있는 출력 컨택트 구역(21)을 접속시키며 본딩 채널 피복부(18)보다 배선 보드(11)의 하부 측면(13)으로부터 더 돌출되어 있다.
본딩 채널 피복부(18)는 플라스틱 패키지(14)의 상부 측면(15)와 동일한 플라스틱 패키지 몰딩 화합물(25)로 구성된다. 배선 보드(11)의 하부 측면(13) 상의 금속성 출력 컨택트 구역(21)은 본딩 채널 피복부(18)의 영역 내의 컨택트 단자 구역 또는 본딩 핑거와 배선 라인을 통해서 전기적으로 접속된다. 본딩 접속부(43)는 출력 컨택트 구역 또는 본딩 핑거로부터 반도체 칩(3) 상의 미세적으로 작은 컨택트 구역(24)까지 연장된다. 여기에서, "미세적으로 작은"이라는 용어는 이 컨택트 구역(24)의 크기가 광학 현미경에 의해서만 감지될 수 있다는 것을 말하며 반면에 출력 컨택트 구역(21)은 미세적 크기가 아니라 현미경이 필요 없이 맨 눈으로 관측될 수 있는 크기를 갖는다.
도 3은 세 개의 반도체 칩(3)의 열, 플라스틱 패키지 몰딩 화합물(25) 내에 완전하게 내장되어 있는 반도체 칩의 수동 후방 측면(5) 및 에지 측면(6,7,8,9,10)을 나타낸다. 여기에서도 이전에 도면과 동일한 기능을 갖는 구성 요소는 동일한 참조 부호를 가지며 그에 대한 설명을 생략된다. 이후의 도면들에서는, 절단 트랙 영역(42)을 따라서 개별 전자 구성 요소로 분할될 수 있는 다수의 반도체 칩(3)을 갖는 전술한 타입의 플라스틱 패키지를 생성하기 위한 주입 몰드가 도시된다. 본 실시예에서, 본딩 채널 피복부(18)는 외부 컨택트(22)의 높이 H보다 작은 높이 h를 갖는다.
도 4는 본 발명의 제 1 실시예의 도 1 및 도 2의 절단선 A-A을 따르는 다수의 반도체 칩(3)을 갖는 플라스틱 패키지를 위한 주입 몰드(32)의 단면의 일부 영역을 도시한다. 이전의 도면과 동일한 기능을 갖는 구성 요소는 동일한 참조 부호를 사용하며 이에 대한 설명은 생략된다. 주입 몰드(32)는 실질적으로 상부측 몰드(33) 및 하부측 몰드(34)를 포함한다. 상부측 몰드(33)는 봉합 슬리브(37)을 가지며 이 봉합 슬리브는 배선 보드(11) 또는 기판 물질 내에 매립되어 상부측 몰드(33)를 봉합한다. 상부 측면 공동(36)은 하부 측면 공동(38)에 비해서 비교적 큰 표면적을 가지며 이로써 8 내지 15 MPa 범위의 주입 압력은 배선 보드(11)를 휘게 하는 높은 부하로 작용한다. 그러나, 상부측면 공동(36)에서의 높은 주입 압력으로 인해서 배선 보드(11)의 하부 측면(13) 상의 본딩 채널 피복부(18)를 따라 있는 봉합 리브(39)가 신뢰할만하게 봉합된다. 도 4에 도시된 바와 같이, 본딩 채널 피복부(18)로 인해서 배선 보드(11)의 하부 측면(13) 상의 컨택트 단자 구역에서 반도체 칩(3) 상의 컨택트 구역(24)으로의 본딩 접합부(43)는 플라스틱 물질 내에 완전하게 내장된다. 이와 동시에, 본딩 채널 피복부(18)는 높이 h에서 배선 보드(13)의 하부 측면(13)을 넘어서 돌출되어 있다. 그러나, 이 높이 80 내지 250 ㎛는 부착될 외부 컨택트의 도 3에 도시된 높이 H 300 내지 600 ㎛보다 작으며 이로써 외부 컨택트를 보다 복잡한 회로 구성으로 전기적으로 신뢰할만하게 접속시킬 수 있다.
도 5는 본 발명의 제 2 실시예의 도 1 및 도 2의 절단선 A-A을 따르는 다수의 반도체 칩(3)을 갖는 플라스틱 패키지를 위한 주입 몰드(32)의 단면의 일부 영역을 도시한다. 이전의 도면과 동일한 기능을 갖는 구성 요소는 동일한 참조 부호를 사용하며 이에 대한 설명은 생략된다. 도 5에 따른 제 2 실시예는 배선 보드(11)를 지지하는데 있어서 주입 몰드의 하부측 몰드(34)가 추가 지지 리브(40) 및 둘러싸는 지지 리브(46)를 가지며 이 지지 리브는 상부측 몰드(33)의 봉합 슬리브(37) 반대편에 구성되어 배선 보드(11)를 지지한다는 점에서 도 4에 따른 주입 몰드(32)의 제 1 실시예와 다르다.
도 6은 도 1 및 도 2의 절단선 B-B에 따른 주입 몰드(32)의 단면의 일부 영역을 도시한다. 이전의 도면과 동일한 기능을 갖는 구성 요소는 동일한 참조 부호를 사용하며 이에 대한 설명은 생략된다. 주입 몰드(32)는 실질적으로 상부측 몰드(33) 및 하부측 몰드(34)를 포함한다. 절단선 B-B의 위치는 본딩 채널(12)이 그의 세로 방향으로 절단되도록 규정된다. 본딩 채널(12)의 영역에서, 반도체 칩(3)은 서로 인접하여 구성된 컨택트 구역(24)을 그의 능동 상부 측면(4) 상에서 갖는다. 이 실시예에서, 본딩 와이어(47)는 컨택트 구역(24)을 배선 보드(11)의 하부 측면(13) 상의 본딩 채널(12)의 에지 구역 내의 컨택트 단자 구역(48)으로 접속시킨다. 반도체 칩(3)은 배선 보드(11)의 상부 측면(10) 상에 접착성으로 부착되며 본딩 채널(12)을 완전하게 피복한다.
8 내지 15 MPa의 주입 압력 PT하에서 화살표 C 방향으로 플라스틱 패키지 몰딩 화합물(25)을 주입하는 동안, 주입 몰딩 화합물은 배선 보드 내의 관통 개구(13)에 도달하는데 여기서 이 관통 개구의 크기는 이 관통 개구가 한정부(31)역할을 하도록 규정되며, 이로써 높은 후방측 압력(high back pressure)이 상부측 몰드(30)의 상부측 공동(36)에서 형성되며 상부측 공동(36)의 모든 공동이 플라스틱 몰딩 화합물로 충진된다.
이 실례에서, 플라스틱 몰딩 화합물은 반도체 칩의 측면 에지에서 그리고 반도체 칩의 수동 후방 측면에 걸쳐서 화살표 방향으로 도입되며, 이로써 반도체 칩이 플라스틱 패키지 몰딩 화합물(25)로 내장된다. 한정부(31)를 통해서, 플라스틱 몰딩 화합물이 화살표 D 방향으로 통과하여 배선 보드의 하부 측면(13) 상에 본딩 채널 피복부(18)를 형성한다. 플라스틱 패키지 몰딩 화합물(25)이 본딩 채널(12)에 도달하면, 본딩 접속부(43)는 압력 PB하에서 플라스틱 패키지 몰딩 화합물(25)로 내장되며 본딩 채널(12) 내부의 공기는 주입 몰드(32)의 하부측 몰드(34) 내의 본딩 채널 피복부(18)의 단부에 있는 배출구(도시되지 않음)를 통해서 배출된다.
배선 보드(11) 내의 한정부(11) 및 주입 몰드(32)에 의해서, 플라스틱 패키지(14)의 상부 측면과 플라스틱 패키지(14)의 하부 측면(16)을 하나의 주입 몰딩 단계를 갖는 상부측 공동(36)을 위한 주입 호퍼를 통해서 단일 주입 동작으로 생성할 수 있다. 이와 동시에, 하부측 몰드(34)에 의해서, 플라스틱 패키지 몰딩 화합물(25)은 오로지 본딩 채널 피복부(18)만을 형성하도록 화살표 D 방향으로 배선 보드의 하부 측면(13) 상으로 주입된다.

Claims (18)

  1. 다수의 반도체 칩(3)을 갖는 플라스틱 패키지(14)에 있어서,
    상기 다수의 반도체 칩(3)은 행(1) 및 열(2)로 구성되고 능동 상부 측면(4)과 수동 후방 측면(5)과 에지 측면(6,7,8,9)을 가지며,
    상기 반도체 칩의 상기 능동 상부 측면(4)은 배선 보드(11)의 상부 측면(10) 상에 구성되고,
    상기 배선 보드(11)는 그의 하부 측면(13)으로의 본딩 채널(12)을 가지고,
    상기 본딩 채널(12)은 상기 배선 보드(11)의 상기 하부 측면(13) 상에서 열로 하나씩 구성되며,
    상기 플라스틱 패키지(14)는 자신의 상부 측면(15)으로 상기 배선 보드(11)의 상부 측면(10)과 상기 반도체 칩(3)의 적어도 상기 에지 측면(6,7,8,9)을 피복하고,
    상기 플라스틱 패키지(14)는 자신의 하부 측면(16)을 가지며,
    상기 하부 측면(16)은 외부 컨택트 영역(17) 및 상기 본딩 채널(12)을 위해 열로 구성된 스트립 형상의 본딩 채널 피복부(18)를 갖는 상기 배선 보드의 하부 측면(13)을 적어도 포함하는
    플라스틱 패키지.
  2. 제 1 항에 있어서,
    상기 배선 보드(11)는 그의 상부 측면(10) 상에 상기 반도체 칩(3)에 대한 절연층(19)을 가지며, 그의 하부 측면(13) 상에 컨택트 단자 구역(20), 배선 라인 및 외부 컨택트(22)를 위한 출력 컨택트 구역(21)을 가지는
    플라스틱 패키지.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 배선 라인은 땜납 레지스트 층으로 피복되는
    플라스틱 패키지.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 본딩 채널 피복부(18)는 상기 반도체 칩(3)의 능동 상부 측면(4) 상의 컨택트 구역(24)과 상기 배선 보드(11)의 하부 측면(13) 상의 컨택트 단자 구역(48) 간의 접속 라인(43)을 플라스틱 패키지 몰딩 화합물(25) 내에 내장시키는
    플라스틱 패키지.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 플라스틱 패키지(14)의 플라스틱 패키지 몰딩 화합물(25)은 상기 반도체 칩(3)의 수동 후방 측면(5) 상에 구성되는
    플라스틱 패키지.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 배선 보드(11)의 하부 측면(13)의 상기 외부 컨택트 영역(17)은 행(26) 및 열(27)로 구성되는
    플라스틱 패키지.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 배선 보드(11)는 상기 출력 컨택트 영역(21) 상에 구성된 땜납 볼(28) 또는 컨택트 범프(17)를 상기 외부 컨택트 영역(17) 내의 자신의 하부 측면(13) 상에서 가지는
    플라스틱 패키지.
  8. 플라스틱 패키지(14)를 생성하는 데 적합한 배선 보드(11)에 있어서,
    상기 플라스틱 패키지(14)는 상기 배선 보드(11) 상에서 행(1) 및 열(2)로 구성된 다수의 반도체 칩(3)을 가지며,
    상기 플라스틱 패키지(14)는 자신의 상부 측면(15)으로 상기 배선 보드(11)의 상부 측면(10)과 상기 반도체 칩(3)의 적어도 에지 측면(6,7,8,9)을 피복하고,
    상기 플라스틱 패키지(14)는 자신의 하부 측면(16)을 가지며,
    상기 하부 측면(16)은 외부 컨택트 영역(17) 및 상기 본딩 채널(12)을 위해 열로 구성된 스트립 형상의 본딩 채널 피복부(18)를 갖는 상기 배선 보드의 하부 측면(13)을 적어도 포함하고,
    상기 배선 보드(11)는 상기 자신의 상부 측면(10)으로부터 상기 열로 구성된 스트립 형상의 각각의 본딩 채널 피복부(18)까지 이르는 관통 개구(30)를 가지는
    배선 보드.
  9. 제 8 항에 있어서,
    상기 관통 개구(30)의 크기는 액체 플라스틱 패키지 몰딩 화합물(25)을 위한 한정부(a constriction)(31)에 각기 대응하는
    배선 보드.
  10. 제 9 항에 있어서,
    상기 한정부(31)는 상기 플라스틱 패키지(14)의 생성 동안 상기 상부 측면(10) 상의 액체 플라스틱 패키지 몰딩 화합물(25)에 의해서 마지막으로 웨팅 되는(wetted) 영역 내에서 상기 배선 보드(11)의 상부 측면(10) 상에서 구성되는
    배선 보드.
  11. 플라스틱 패키지(14)로부터 절단된 전자 구성 요소에 있어서,
    상기 플라스틱 패키지(14)는 배선 보드(11) 상에서 행(1) 및 열(2)로 구성된 다수의 반도체 칩(3)을 가지며,
    상기 플라스틱 패키지(14)는 자신의 상부 측면(15)으로 상기 배선 보드(11)의 상부 측면(10)과 상기 반도체 칩(3)의 적어도 에지 측면(6,7,8,9)을 피복하고,
    상기 플라스틱 패키지(14)는 자신의 하부 측면(16)을 가지며,
    상기 하부 측면(16)은 외부 컨택트 영역(17) 및 상기 본딩 채널(12)을 위해 열로 구성된 스트립 형상의 본딩 채널 피복부(18)를 갖는 상기 배선 보드의 하부 측면(13)을 적어도 포함하고,
    상기 각각의 전자 구성 요소(41)는 상기 반도체 칩(3) 중 하나를 가지며,
    상기 배선 보드(11)의 일부는 상기 하나의 반도체 칩(3)에 속하고,
    상기 스트립 형상의 본딩 채널 피복부(18)의 일부는 상기 하나의 반도체칩(3)에 속하는
    전자 구성 요소.
  12. 제 11 항에 있어서,
    상기 외부 컨택트 영역(17)은 행(26) 및 열(27)로 구성된 외부 컨택트(22)를 갖는
    전자 구성 요소.
  13. 플라스틱 패키지(14)를 생성하기 위한 주입 몰드에 있어서,
    상기 플라스틱 패키지(14)는 배선 보드(11) 상에서 행(1) 및 열(2)로 구성된 다수의 반도체 칩(3)을 가지며,
    상기 플라스틱 패키지(14)는 자신의 상부 측면(15)으로 상기 배선 보드(11)의 상부 측면(10)과 상기 반도체 칩(3)의 적어도 에지 측면(6,7,8,9)을 피복하고,
    상기 플라스틱 패키지(14)는 자신의 하부 측면(16)을 가지며,
    상기 하부 측면(16)은 외부 컨택트 영역(17) 및 상기 본딩 채널(12)을 위해 열로 구성된 스트립 형상의 본딩 채널 피복부(18)를 갖는 상기 배선 보드의 하부 측면(13)을 적어도 포함하고,
    상기 주입 몰드(32)는 상기 플라스틱 패키지의 상부 측면(15)의 생성을 위한상부측 몰드(33)와 상기 플라스틱 패키지의 하부 측면(16)의 생성을 위한 하부측 몰드(34)를 가지며,
    상기 상부측 몰드(33)는 상부 측면 공동(36)을 위한 주입 호퍼(an injection hopper)(35) 및 봉합 슬리브(a sealing sleeve)(37)를 가지고,
    상기 봉합 슬리브는 상기 배선 보드(11)의 상부 측면(10) 상에서 봉합하는 방식으로 놓이며,
    상기 하부측 몰드(34)는 봉합 리브(sealing rib)(39)를 갖는 다수의 하부 측면 공동(38)을 가지고,
    상기 봉합 리브는 상기 배선 보드(11)의 하부 측면(13) 상에서 봉합하는 방식으로 놓이면서 상기 스트립 형상의 본딩 채널 피복부(18)를 둘러싸고 있으며,
    상기 하부 측면 공동(38)은 상기 배선 보드(11) 내의 한정부(31)를 통해서 상기 상부 측면 공동(36)에 3 차원적으로 접속되고,
    배출구가 상기 하부측 몰드(34) 내에 구성되는
    주입 몰드.
  14. 제 13 항에 있어서,
    상기 배출구는 상기 본딩 채널 피복부(18)의 하향 단부 영역(a downstream end region) 내에 구성되는
    주입 몰드.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 하부측 몰드(34)는 상기 외부 컨택트 영역(17) 내에 존재하면서/하거나 상기 상부측 몰드(33)의 봉합 슬리브(37) 반대편에 위치하는 추가적인 지지 리브(40)를 갖는
    주입 몰드.
  16. 플라스틱 패키지(14)를 생성하는 방법━상기 플라스틱 패키지(14)는 배선 보드(11) 상에서 행(1) 및 열(2)로 구성된 다수의 반도체 칩(3)을 가지며, 상기 플라스틱 패키지(14)는 자신의 상부 측면(15)으로 상기 배선 보드(11)의 상부 측면(10)과 상기 반도체 칩(3)의 적어도 에지 측면(6,7,8,9)을 피복하고, 상기 플라스틱 패키지(14)는 자신의 하부 측면(16)을 가지며, 상기 하부 측면(16)은 외부 컨택트 영역(17) 및 상기 본딩 채널(12)을 위해 열로 구성된 스트립 형상의 본딩 채널 피복부(18)를 갖는 상기 배선 보드의 하부 측면(13)을 적어도 포함함━에 있어서,
    상기 배선 보드(11)━상기 배선 보드(11)는 행(1)과 열(2)로 구성된 반도체 칩 위치들과 이 위치들 사이에 제공된 절단 트랙 영역(42)과 상기 각 반도체 칩 위치 상에 구성된 적어도 하나의 본딩 채널(12)과 상기 배선 보드(11)의 상부 측면(10)과 하부 측면(13)의 3 차원 접속을 위한 한정부(a constriction)를 가짐━를 준비하는 단계와,
    상기 반도체 칩(3)의 능동 상부 측면(4)의 컨택트 구역(24)이 상기 본딩 채널(12)의 영역 내에 구성되도록 상기 반도체 칩(3)을 상기 반도체 칩 위치에 놓는 단계와,
    상기 본딩 채널(12)의 영역 내의 상기 배선 보드(11)의 하부 측면(13) 상에서 배선 라인과 상기 컨택트 구역(24) 간의 본딩 접속부(43)를 만드는 단계와,
    상기 플라스틱 패키지의 상부 측면(15)의 생성을 위해서 상부 측면 공동(36)을 봉합하고(sealing off) 상기 본딩 채널 피복부(18)의 생성을 위해서 하부 측면 공동(38)을 봉합하도록, 주입 몰드의 상부측 몰드(33)와 하부측 몰드(34)를 동시에 배치하는 단계와,
    상기 상부측 몰드(33)의 주입 호퍼(35)를 통해서 플라스틱 패키지 몰딩 화합물(25)을 주입시키고 상기 한정부(31)를 통해서 상기 플라스틱 패키지 몰딩 화합물(25)을 상기 하부 측면 공동(38)으로 퍼지게 하는 단계를 포함하는
    플라스틱 패키지 생성 방법.
  17. 제 16 항에 있어서,
    상기 플라스틱 패키지(14)는 상기 주입 몰드(32)로부터 제거되고 이후에 상기 플라스틱 패키지(14)는 이 제공된 상기 절단 트랙 영역(42)에서 개별 전자 구성 요소(41)로 분할되는
    플라스틱 패키지 생성 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 플라스틱 패키지 몰딩 화합물(25)은 상기 주입 몰딩 호퍼(35)를 통해서 8 내지 15 MPa의 압력으로 주입되는
    플라스틱 패키지 생성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012461B1 (ko) * 2010-07-13 2011-02-08 이원철 본체 코팅층의 수명감지부가 구비된 조리기기
US8816480B2 (en) 2012-07-13 2014-08-26 SK Hynix Inc. Electronic device packages and methods of manufacturing the same
KR101688079B1 (ko) * 2015-07-13 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW567562B (en) 2001-01-15 2003-12-21 Chuen Khiang Wang Method of packaging microchip devices, the interposer used therefor and the microchip device packaged thereby
DE10297756B4 (de) * 2002-06-19 2008-03-06 United Test And Assembly Center (S) Pte Ltd. Konfektionierung einer Mikrochip-Vorrichtung
WO2004001838A1 (en) 2002-06-19 2003-12-31 Chuen Khiang Wang Packaging of a microchip device-i
DE10320579A1 (de) * 2003-05-07 2004-08-26 Infineon Technologies Ag Halbleiterwafer, Nutzen und elektronisches Bauteil mit gestapelten Halbleiterchips, sowie Verfahren zur Herstellung derselben
JP4243177B2 (ja) * 2003-12-22 2009-03-25 株式会社ルネサステクノロジ 半導体装置の製造方法
US7235423B1 (en) * 2004-11-05 2007-06-26 Super Talent Electronics, Inc. Molded memory card production using carrier strip
US20060223227A1 (en) * 2005-04-04 2006-10-05 Tessera, Inc. Molding method for foldover package
US20070292708A1 (en) * 2005-08-12 2007-12-20 John Pereira Solder composition
US20080175748A1 (en) * 2005-08-12 2008-07-24 John Pereira Solder Composition
DE102005046737B4 (de) 2005-09-29 2009-07-02 Infineon Technologies Ag Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
DE102008032330A1 (de) 2008-07-09 2010-01-14 Akro Plastic Gmbh Verfahren zur Herstellung von montagefertigen, kunststoffumspritzten Elektronikbauteilen bzw. Elektronikbaugruppen
US20100081237A1 (en) * 2008-09-30 2010-04-01 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Integrated Circuit Assemblies and Methods for Encapsulating a Semiconductor Device
CN102315200A (zh) * 2011-09-02 2012-01-11 华为终端有限公司 一种芯片封装结构、封装方法及电子设备
EP3168874B1 (en) 2015-11-11 2020-09-30 Lipac Co., Ltd. Semiconductor chip package with optical interface
DE102016124270A1 (de) * 2016-12-13 2018-06-14 Infineon Technologies Ag Halbleiter-package und verfahren zum fertigen eines halbleiter-package

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868349A (en) * 1988-05-09 1989-09-19 National Semiconductor Corporation Plastic molded pin-grid-array power package
US5275546A (en) * 1991-12-30 1994-01-04 Fierkens Richard H J Plastic encapsulation apparatus for an integrated circuit lead frame and method therefor
WO1997001865A1 (en) * 1995-06-28 1997-01-16 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
KR100386061B1 (ko) * 1995-10-24 2003-08-21 오끼 덴끼 고오교 가부시끼가이샤 크랙을방지하기위한개량된구조를가지는반도체장치및리이드프레임
US6667560B2 (en) * 1996-05-29 2003-12-23 Texas Instruments Incorporated Board on chip ball grid array
DE19736210A1 (de) * 1996-11-12 1998-05-14 Siemens Ag Preßform sowie Verfahren zum Herstellen eines Kunststoffverbundkörpers
US6001672A (en) * 1997-02-25 1999-12-14 Micron Technology, Inc. Method for transfer molding encapsulation of a semiconductor die with attached heat sink
US6048755A (en) * 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6294825B1 (en) * 1999-02-22 2001-09-25 Micron Technology, Inc. Asymmetrical mold of multiple-part matrixes
US6143581A (en) * 1999-02-22 2000-11-07 Micron Technology, Inc. Asymmetric transfer molding method and an asymmetric encapsulation made therefrom
US6201299B1 (en) * 1999-06-23 2001-03-13 Advanced Semiconductor Engineering, Inc. Substrate structure of BGA semiconductor package
US6210992B1 (en) * 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage
DE19954888C2 (de) * 1999-11-15 2002-01-10 Infineon Technologies Ag Verpackung für einen Halbleiterchip
US20030082845A1 (en) * 2000-01-14 2003-05-01 Amkor Technology, Inc. Package for multiple integrated circuits and method of making
DE10014380A1 (de) * 2000-03-23 2001-10-04 Infineon Technologies Ag Vorrichtung zum Verpacken von elektronischen Bauteilen
JP4018375B2 (ja) * 2000-11-30 2007-12-05 株式会社東芝 半導体装置
US6635209B2 (en) * 2000-12-15 2003-10-21 Siliconware Precision Industries Co., Ltd. Method of encapsulating a substrate-based package assembly without causing mold flash
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
US20020173074A1 (en) * 2001-05-16 2002-11-21 Walsin Advanced Electronics Ltd Method for underfilling bonding gap between flip-chip and circuit substrate
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6668449B2 (en) * 2001-06-25 2003-12-30 Micron Technology, Inc. Method of making a semiconductor device having an opening in a solder mask
US6458626B1 (en) * 2001-08-03 2002-10-01 Siliconware Precision Industries Co., Ltd. Fabricating method for semiconductor package
JP3790705B2 (ja) * 2001-12-27 2006-06-28 新光電気工業株式会社 配線基板およびこれを用いた半導体装置の製造方法
KR100480909B1 (ko) * 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US6857865B2 (en) * 2002-06-20 2005-02-22 Ultratera Corporation Mold structure for package fabrication

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101012461B1 (ko) * 2010-07-13 2011-02-08 이원철 본체 코팅층의 수명감지부가 구비된 조리기기
US8816480B2 (en) 2012-07-13 2014-08-26 SK Hynix Inc. Electronic device packages and methods of manufacturing the same
KR101688079B1 (ko) * 2015-07-13 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이의 제조 방법

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