KR100950751B1 - 반도체 패키지 및 이를 제조하기 위한 몰드 장치 - Google Patents

반도체 패키지 및 이를 제조하기 위한 몰드 장치 Download PDF

Info

Publication number
KR100950751B1
KR100950751B1 KR1020070014049A KR20070014049A KR100950751B1 KR 100950751 B1 KR100950751 B1 KR 100950751B1 KR 1020070014049 A KR1020070014049 A KR 1020070014049A KR 20070014049 A KR20070014049 A KR 20070014049A KR 100950751 B1 KR100950751 B1 KR 100950751B1
Authority
KR
South Korea
Prior art keywords
mold
semiconductor chip
molding
substrate
cavity
Prior art date
Application number
KR1020070014049A
Other languages
English (en)
Other versions
KR20080074655A (ko
Inventor
도은혜
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070014049A priority Critical patent/KR100950751B1/ko
Publication of KR20080074655A publication Critical patent/KR20080074655A/ko
Application granted granted Critical
Publication of KR100950751B1 publication Critical patent/KR100950751B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 패키지 및 이를 제조하기 위한 몰드 장치가 개시되어 있다. 이중 반도체 패키지는 반도체 패키지는 상부면에 칩 부착영역이 마련되고 칩 부착영역의 외측에 본딩부가 형성된 실장 구조물, 칩 부착영역에 부착되며, 일면에 본딩부와 동일한 방향으로 배열되며 본딩부와 전기적으로 연결되는 범프들이 형성된 반도체 칩, 반도체 칩을 포함한 실장 구조물의 상부면 중 반도체 칩이 부착된 부분과 반도체 칩이 부착되지 않은 부분이 단차가 발생되도록 감싸는 제 1몰딩부 및 제 1몰딩부 상부면에 형성되며, 단차를 제거하여 반도체 칩이 부착된 부분과 반도체 칩이 부착되지 않은 부분의 높이를 동일하게 형성하는 제 2몰딩부를 포함한다.
몰드 장치, 제 1몰드 금형, 제 2몰드 금형, 제 1몰딩부, 제 2몰딩부

Description

반도체 패키지 및 이를 제조하기 위한 몰드 장치{Semiconductor package and mold equipment for manufacturing of the same }
도 1은 종래의 몰드 장치에서 기판이 상부 금형의 외부로 노출되도 상부 금형의 상부면을 절개한 도면이다.
도 2는 본 발명에 의한 반도체 패키지의 단면도이다.
도 3는 본 발명에 의한 제 1몰드 금형의 단면도이다.
도 4는 도 3에서 도시된 제 1몰드 금형에서 기판이 상부 금형의 외부로 노출되도 상부 금형의 상부면을 절개한도면이다.
도 5는 본 발명에 의한 제 2몰드 금형의 단면도이다.
본 발명은 반도체 패키지 및 이를 제조하기 위한 몰드 장치에 관한 것으로, 더욱 상세하게는 기판에서 반도체 칩들 사이의 갭 부분을 2번 이상 몰딩하여 반도체 칩들이 부착된 부분과 갭 부분의 몰딩 수지 유속 차이로 인해 발생되는 보이드를 방지한 반도체 패키지 및 이를 제조하기 위한 몰드 장치에 관한 것이다.
일반적으로 반도체 패키지라 함은 반도체칩을 외부 환경으로부터 안전하게 보호를 행하기 위해 패키징(packaging)하여 필요한 전자기기에 실장 가능한 형태로 구성한 것으로써, 매우 다양한 종류의 반도체 패키지가 개발되고 있다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되고 있으며, 이들의 요구를 만족시키기 위해 BGA(Ball Grid Array)형태의 반도체 패키지가 개발되었다. 이러한, BGA 형태의 반도체 패키지(이하, BGA 반도체 패키지라 한다.)는 외부 접속 단자로 사용되는 솔더 볼(solder ball)을 BGA 반도체 패키지의 하부면에 배열하기 때문에 리드 프레임을 이용한 반도체 패키지에 비해 많은 개수의 외부 접속 단자를 형성할 수 있다. 또한, 반도체 패키지의 크기도 반도체 칩과 거의 동일한 크기를 가진다.
최근에는 BGA 반도체 패키지의 메모리 용량을 배가시켜 다기능화 추세에 대응하기 위해서 반도체 칩을 적어도 2개이상 적층시킨 적층형 반도체 패키지가 제조되고 있다.
상술한 BGA 반도체 패키지는 상부면에 칩 부착 영역이 마련되고 칩 부착 영역의 외측에 본딩 패드들이 형성되며 하부면에 본딩 패드들과 전기적으로 연결된 볼 랜드들이 형성된 기판, 반도체 칩, 도전성 와이어, 밀봉부 및 솔더 볼을 포함한다.
이와 같이 구성된 BGA 반도체 패키지의 제조 방법은 먼저, 기판의 상부면 중 칩 부착 영역에 접착제를 개재하여 반도체 칩을 부착하는 다이 어태치(die attach) 공정을 진행한다. 이후, 반도체 칩의 상부면에 배열된 범프들과 기판의 본딩 패드들을 도전성 와이어로 연결시키는 와이어 본딩(wire bonding) 공정을 진행하고, 기 판의 상부면을 몰딩 수지로 덮어 반도체 칩 및 도전성 와이어를 외부 환경으로부터 보호하는 밀봉부를 형성하는 몰딩(molding)공정을 진행한다. 그리고, 기판의 하부면에 배열된 볼 랜드에 솔더 볼을 접합시키는 리플로우 공정을 진행하여 BGA 반도체 패키지의 제조를 완료한다.
몰딩 공정은 점성을 갖는 액체 상태의 몰딩 수지를 반도체 칩이 부착된 기판에 공급하는 몰드 장치에 의해 진행된다.
도 1은 종래의 몰드 장치에서 기판이 상부 금형의 외부로 노출되도 상부 금형의 상부면을 절개한 도면이다.
도 1을 참조하면, 몰드 장치(50)는 하부 금형(도시 안됨), 상부 금형(60), 컬 유닛(70) 및 히팅 장치(도시 안됨)를 포함한다. 하부 금형에는 도 1에 도시된 바와 같이 반도체 칩(20)이 부착된 기판(10)이 놓여지고 놓여진 기판(10)을 지지한다.
도 1에 도시된 바와 같이 기판(10)을 평면상에서 보았을 때 기판(10)의 상부면에는 복수개의 열과 행으로 반도체 칩(20)들이 부착되고, 각각의 반도체 칩(20)들은 서로 이격되어 배치된다. 상술한 바와 같이, 복수개의 반도체 칩(20)들이 서로 이격되어 배치되면, 기판(10)의 상부면에는 반도체 칩(20)들이 부착된 반도체 칩 영역(10a) 및 반도체 칩 영역(10a) 사이에 갭 영역(10b)이 발생된다. 기판(10)의 상부면에 복수개의 열과 행으로 반도체 칩(20)들을 부착시키는 이유는 BGA 반도체 패키지의 대량생산 및 작업의 효율성을 향상시키기 위해서이다.
한편, 기판(10)을 절단하여 단면상으로 보았을 때 기판(10)의 상부면에 마련 된 각각의 칩 부착 영역에 한개의 반도체 칩(10)만 부착될 수 있고, 또는 용량을 배가시키기 위해서 각각의 칩 부착 영역에 2개 이상의 반도체 칩들을 수직으로 적층시켜 적층형 BGA 반도체 패키지를 형성할 수도 있다.
미설명 부호 30은 도전성 와이어이다.
상부 금형은 하부 금형과 클램핑되고, 하부 금형과 마주보는 상부 금형(60)의 하부면에는 기판(10) 상에 부착된 반도체 칩(20)들을 전부 수용하고 기판(10)의 상부면에 몰딩부를 형성하기 위한 캐비티가 형성된다. 그리고, 상부 금형 중 컬 유닛(70)과 대향되는 방향에는 기판(10)의 상부면과 캐비티 사이에 존재하는 공기를 몰딩 공정이 진행될 때 상부 금형(60)의 외부로 배출시키기 위한 공기 배출구(62)가 형성된다.
컬 유닛(70)은 점성을 갖는 액체 상태의 몰딩 수지를 상부 금형(60)의 캐비티 내로 공급하는 것으로, 고체 상태의 몰딩 수지가 유입되는 포트(72), 포트(72)와 상부 금형(60)을 연결하여 캐비티의 내부로 액체 상태의 몰딩 수지를 공급하는 러너(74)를 포함한다. 컬 유닛(0)은 몰드 장치(50)에 복수개, 일예로 8개가 배열되며, 컬 유닛(70)은 서로 독립적으로 분리되어 상부 금형(60)에 연결된다.
히팅 장치는 포트(2)를 통해 유입된 고체 상태의 몰딩 수지에 열을 가하여 몰딩 수지를 점성을 갖는 액체 상태로 용융시킨다.
바람직하게, 몰딩 수지는 에폭시 몰딩 컴파운드이다.
그러나, 종래의 BGA 반도체 패키지의 제조 공정의 경우 한번의 몰딩 공정으로 반도체 칩(20)들이 배열된 기판(10)의 상부면 전체를 몰딩 수지로 감싸야 하기 때문에 공기 배출구(62)와 인접한 기판(10)의 가장자리 부근에 보이드가 발생되는 문제점이 있다. 이러한 문제는 칩 부착 영역마다 한개씩의 반도체 칩이 부착된 기판보다 칩 부착영역에 반도체 칩들이 수직으로 2개이상 적층된 기판에서 더 많이 발생되며, 각각의 칩 부착 영역에 적층되는 반도체 칩들의 개수가 많을 수록 보이드의 발생은 더욱 심해진다.
이와 같은 문제점이 발생되는 이유는 기판(10)의 상부면에서 반도체 칩 영역(10a)과 갭 영역(10b)에서 몰딩 수지의 유속이 서로 다르기 때문이다. 즉, 반도체 칩 영역(10a)에서는 반도체 칩(20)의 상부면과 캐비티 상부면 사이의 간격이 좁고 반도체 칩 영역(10a)의 폭 "A"은 넓기 때문에 컬 유닛(70)으로부터 공급된 몰딩 수지의 유속이 느리다. 반면, 갭 영역(10b)에서는 반도체 칩 영역(10a)에 비해 기판(10)의 상부면과 캐비티 상부면 사이의 간격이 넓고 갭 영역의 폭도 넓기 때문에 반도체 칩 영역(10a)보다 몰딩 수지의 유속이 빨라 갭 영역(10b)에서 몰딩 수지가 먼저 채워진다. 이로 인해 갭 영역(10a)과 대응되는 부분에 공기 배출구(62)가 존재하는 경우 빨리 채워진 몰딩 수지가 공기 배출구(62)를 막기 때문에 갭 영역(10b)보다 나중에 몰딩 수지가 채워지는 반도체 칩 영역(10a)에서 몰딩 수지에 의해 밀려난 공기가 공기 배출구(62)로 빠져나가지 못하고 상술한 부분에 보이드가 발생되는 것이다.
본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 반도체 칩을 포함한 기판의 상부면을 감싸는 몰딩 공정을 2번 이상 진행하여 반도체 칩 부착 영역과 갭 영역의 몰딩 수지 유속 차이로 인한 보이드 발생을 방지한 반도체 패키지 및 이를 제조하기 위한 몰드 장치를 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 상부면에 칩 부착영역이 마련되고 상기 칩 부착영역의 외측에 본딩부가 형성된 실장 구조물, 상기 칩 부착영역에 부착되며, 일면에 상기 본딩 부와 동일한 방향으로 배열되며 상기 본딩부와 전기적으로 연결되는 범프들이 형성된 반도체 칩, 상기 반도체 칩을 포함한 상기 실장 구조물의 상부면 중 상기 반도체 칩이 부착된 부분과 상기 반도체 칩이 부착되지 않은 부분이 단차가 발생되도록 감싸는 제 1몰딩부 및 상기 제 1몰딩부 상부면에 형성되며, 단차를 제거하여 상기 반도체 칩이 부착된 부분과 상기 반도체 칩이 부착되지 않은 부분의 높이를 동일하게 형성하는 제 2몰딩부를 포함한다.
또한, 반도체 패키지를 제조하기 위한 몰드 장치는 상부면에 반도체 칩들이 배열된 반도체 칩 영역 및 반도체 칩들 사이의 갭 영역을 포함하는 기판이 놓여지는 제 1하부 금형, 상기 제 1하부 금형과 마주보는 제 1면 중 상기 반도체 칩 영역과 대응되는 부분에 제 1높이를 갖는 제 1캐비티가 형성되고 상기 갭 영역과 대응되는 부분에 제 1높이보다 낮은 제 2높이를 갖는 제 2캐비티가 형성되며, 상기 제 1하부 금형과 합착되어 상기 기판의 상부면과 상기 제 1 및 제 2캐비티의 상부면 사이에 상기 반도체 칩을 보호하기 위한 제 1밀봉부를 형성하기 위한 빈 공간을 발생시키는 상부 금형 및 상기 제 1밀봉부를 형성하는 몰딩 수지를 상기 제 1 및 제 2캐비티로 공급하는 제 2컬 유닛을 포함하는 제 1몰드 금형 및 상기 제 1몰딩부가 형성된 기판이 놓여지는 제 2하부 금형, 상기 제 2하부 금형과 마주보는 제 1면에 높이가 동일한 제 3캐비티가 형성되고 상기 제 2하부 금형과 합착되어 상기 제 1몰딩부의 상부면과 상기 제 3캐비티의 상부면 사이에 제 2밀봉부를 형성하기 위한 빈 공간을 발생시키는 제 2상부 금형 및 상기 제 2밀봉부를 형성하는 몰딩 수지를 상기 제 3캐비티로 공급하는 제 2컬 유닛을 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 몰드 장치 및 이를 이용한 반도체 패키지에 대하여 상세하게 설명한다.
반도체 패키지
도 2는 본 발명에 의한 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명에 의한 반도체 패키지(150)는 칩 실장 구조물(100), 반도체 칩(100), 제 1몰딩부(132) 및 제 2몰딩부(134)를 갖는 몰딩 구조물(130) 및 외부 접속 단자(140)를 포함한다.
칩 실장 구조물(100)은 예를 들어, 상부면에 한개 또는 복수개의 열과 행으로 칩 부착 영역이 마련되고, 칩 부착 영역의 외측에 본딩 패드(102)들 및 하부면에 몰딩 공정 이후의 공정에서 외부 접속 단자(140)로 사용되는 솔더 볼들이 부착되는 볼 랜드(104)들이 인쇄된 기판(이하, 기판에 도면번호 100을 부여하기로 한다.)이다. 바람직하게, 본딩패드(102)들과 볼 랜드(104)들은 기판(100)에 인쇄된 회로배선들 및 비아홀(도시 안됨)에 의해 전기적으로 연결된다.
도시되지는 않았지만, 다른 예로, 칩 실장 구조물은 반도체 칩이 부착되는 다이 패드 및 다이 패드와 이격되어 다이 패드의 외측에 배열되며 반도체 패키지의 외부 접속 단자로 사용되는 리드들을 포함하는 리드 프레임이다.
이하, 칩 실장 구조물로 기판이 사용된 것에 대해 설명하고, 기판의 칩 부착 영역에 한 개씩의 반도체 칩만 부착되어도 되지만, 본 발명의 기술적 사상을 좀더 명확하게 하기 위해서 본 실시예에서는 각각의 칩 부착 영역에 2개 이상, 예를 들어 3개의 반도체 칩들이 수직으로 적층된 것을 도시하고 이에 대해 설명하기로 한다.
수직으로 적층된 3개의 반도체 칩(110)들 중 가장 하부에 위치하며 기판(100)의 상부면에 곧바로 부착되는 반도체 칩(110a)을 베이스 반도체 칩이라 하고, 베이스 반도체 칩(110a)의 상부면에 적층된 나머지 2개의 반도체 칩(110b)들은 적층 반도체 칩이라한다.
베이스 반도체 칩(110a) 및 각각의 적층 반도체 칩(110b)들의 상부면에는 본딩 패드(102)와 전기적으로 연결되는 범프(112a, 112b)들이 배열되는데, 범프(112a, 112b)들은 본딩 패드(102)들이 배열된 방향으로 배열된다.
일예로, 베이스 반도체 칩(110a) 및 각각의 적층 반도체 칩(110b)들의 상부면에 형성된 범프(112a, 112b)들은 도전성 와이어(120)에 의해 전기적으로 연결된다.
도시되지는 않았지만, 이와 다르게, 베이스 및 적층 반도체 칩(110a, 110b)들은 본딩 패드(102)에 곧바로 접속되는 플립 칩 본딩 방식에 의해 전기적으로 연 결되어도 무방하다.
몰딩 구조물(130)을 형성하는 제 1몰딩부(132)는 베이스 반도체 칩(110a), 적층 반도체 칩(110b)들 및 도전성 와이어(130)들을 포함한 기판(100)의 상부면 전체를 감싸 이들을 보호한다. 또한, 제 1몰딩부(132)는 도 4에서 베이스 및 적층 반도체 칩(110a, 110b)들이 부착된 반도체 칩 영역(100a)과 반도체 칩 영역(100a) 사이의 갭 영역(100b)에 단차가 발생되도록 형성되어 몰딩 공정에서 공기 배출 방해로 인한 보이드가 발생을 방지한다.
즉, 도 2에 도시된 바와 같이 제 1몰딩부(132) 중 반도체 칩 영역(100a)과 대응되는 부분을 감싸는 제 1몰딩부의 높이보다 갭 영역(100b)과 대응되는 부분을 감싸는 제 1몰딩부의 높이가 더 낮게 형성된다.
제 2몰딩부(134)는 제 1몰딩부(132)의 상부면 중 높이가 낮은 갭 영역(100b)에 형성되어 제 2몰딩부는 갭 영역(100b)에서의 높이를 반도체 칩 영역(100a)의 높이와 동일하게 맞춘다.
바람직하게, 제 1몰딩부와 제 2몰딩부는 동일한 종류의 몰딩 수지로 형성되며, 제 1 및 제 2몰딩부를 형성하는 몰딩 수지는 에폭시 몰딩 컴파운드이다.
미설명 부호 136은 도전성 와이어(120)들이 상부에 적층된 적층 반도체 칩(110b)에 접속되어 쇼트가 발생되는 것과 도전성 와이어(120)들의 변형을 방지하기 위한 스페이서이다. 스페이서(136)는 베이스 반도체 칩(110a) 및 적층 반도체 칩(110b) 사이, 그리고 적층 반도체 칩(110b)들 사이에 설치되어 이들 반도체 칩(110)들을 서로 이격시킨다. 바람직하게, 스페이서(136)의 높이는 각 반도체 칩(110a, 110b)들의 상부면으로부터 각각의 도전성 와이어(120)의 최고 높이까지의 거리보다 더 높아야 한다.
바람직하게, 베이스 반도체 칩(110a)의 상부면에 적층되는 적층 반도체 칩(110b)들의 개수가 많을 경우 3번 이상의 몰딩 공정을 진행하여 몰딩 구조물(130)을 형성한다. 이를 좀더 상세히 설명하면, 제 1몰딩부(132) 중 갭 영역(100b)과 대응되며 반도체 칩 영역(100a)보다 높이가 낮은 부분을 2번 이상의 몰딩 공정을 진행하여 반도체 칩 영역(100a)을 덮는 제 1몰딩부(132)의 상부면 높이와 갭 영역(100b)의 높이가 동일해 지도록 몰딩 수지를 채운다. 이와 같이 제 1몰딩부(132) 중 갭 영역(100b)과 대응되는 부분에 2번 이상 몰딩 공정을 진행할 경우 제 1몰딩부(132) 중 갭 영역(100b)과 대응되는 부분의 상부에 제 2몰딩부(134) 및 제 3몰딩부(도시 안됨)가 형성된다.
상술한 구성 요소를 갖는 반도체 패키지의 제조 방법에 대해 개략적으로 설명하면 다음과 같다.
먼저, 기판(100)의 상부면에 마련된 각각의 칩 부착 영역에 접착제(105)를 부착하고, 접착제(105)의 상부면에 베이스 반도체 칩(110a)을 위치시켜 베이스 반도체 칩(110a)을 기판의 상부면에 부착하는 제 1다이 어태치(die attach) 공정을 진행한다.
이후, 베이스 반도체 칩(110a)의 상부면에 배열된 범프(112a)들과 기판(100)의 본딩 패드(102)들을 도전성 와이어(120)로 연결시키는 제 1와이어 본딩(wire bonding) 공정을 진행한다.
그리고, 베이스 반도체 칩(110a)의 상부면에 적층 반도체 칩(110b)을 수직으로 적층시키는 제 2다이 어태치 공정을 진행하고, 적층 반도체 칩(110b)의 상부면에 배열된 범프(112b)들과 기판(100)의 본딩 패드(102)들을 도전성 와이어(120)로 연결시키는 제 2와이어 본딩 공정을 진행한다. 여기서, 다이 어태치 공정 및 와이어 본딩 공정은 기판(100)의 상부면에 적층되는 반도체 칩(110)들의 개수만큼 진행된다.
상술한 다이 어태지 공정 및 와이어 본딩 공정을 기판(100)의 상부면에 적층되는 반도체 칩(100)들의 개수만큼 진행한 후에, 기판(100)의 상부면을 몰딩 수지로 덮어 반도체 칩(100)들 및 도전성 와이어(120)들을 외부 환경으로부터 보호하고 보이드 발생을 방지하는 제 1밀봉부(132)를 단차가 발생되도록 형성한다. 즉, 반도체 칩 영역(100a)과 대응되는 부분은 높고 갭 영역(100b)과 대응되는 부분은 낮게 형성한다.
이후, 제 1밀봉부(132) 중 높이가 낮은 갭 영역(100b)과 대응되는 상부면을 몰딩 수지로 덮어 제 2밀봉부(134)를 형성한다. 여기서, 제 2밀봉부(134)의 상부면높이는 제 1밀봉부(132) 중 반도체 칩 영역(100a)과 대응되는 부분의 제 1밀봉부의 상부면 높이 동일하다.
이어, 기판(100)의 하부면에 배열된 볼 랜드(104)에 외부 접속 단자(140), 즉 솔더 볼들을 접합시키는 리플로우 공정을 진행한 후 절단선을 따라 기판(100)을 절단하여 적층형 BGA 반도체 패키지를 개별화시킨다.
본 실시예에서와 같이 기판(100)의 상부면에 제 1몰딩부(132)와 제 2몰딩 부(134)를 포함하는 몰딩 구조물(130)을 형성할 경우 몰딩 구조물(130)에 보이드가 발생되는 않아 제품의 신뢰성을 향상시킬 수 있다.
또한, 동일한 종류의 몰딩 수지를 이용하여 제 1 및 제 2몰딩부(132, 134)를 형성하기 때문에 제 1몰딩부(132)와 제 2몰딩부(134)의 계면에서 부착성이 좋으며, 제 1 및 제 2몰딩부(132, 134)의 열팽창 계수도 서로 동일하여 후속 공정에서 열이 가해져도 제 1 및 제 2몰딩부(132, 134)의 계면이 박리되지 않아 제품의 신뢰성을 향상시킬 수 있다.
몰드 장치
도 3는 본 발명에 의한 제 1몰드 금형의 단면도이고, 도 4는 도 3에서 도시된 제 1몰드 금형에서 기판이 상부 금형의 외부로 노출되도 상부 금형의 상부면을 절개한도면이다. 도 5는 본 발명에 의한 제 2몰드 금형의 단면도이다.
도 3 내지 도 5를 참조하면, 본 발명에 의한 몰드 장치는 기판(100)에서 반도체 칩 영역(100a)을 통과하는 몰딩 수지 및 갭 영역(100b)을 통과하는 몰딩 수지의 유속을 거의 비슷하게 맞추고 기판(100)의 상부면에 단차를 갖는 제 1몰딩부(132)를 형성하는 제 1몰드 금형(200), 제 1몰딩부(132)의 상부면에 제 2몰딩부(134)를 형성하여 몰딩 구조물(130)의 상부면 높이를 균일하게 맞추는 제 2몰드 금형(260)을 포함한다.
도 3및 도 4를 참조하면, 본 발명에 의한 제 1몰드 금형(200)은 반도체 칩(110)이 부착된 기판(100)을 지지하는 제 1하부 금형(210), 반도체 칩(110)을 포 함한 기판(100)의 상부면을 감싸도록 제 1하부 금형(210)과 접합되는 제 1상부 금형(220), 제 1상부 금형(220)에 몰딩 수지를 공급하는 제 1컬 유닛(230)들 및 제 1컬 유닛(230)에 공급된 몰딩 수지를 용융시키는 히팅 장치(도시 안됨)를 포함한다.
제 1하부 금형(210)은 반도체 칩(110)들 및 도전성 와이어(120)들이 부착된 기판(100)을 지지하는 것으로, 제 1하부 금형(210)의 상부면에 도 4에 도시된 기판(100)이 놓여진다. 여기서, 제 1하부 금형(210)의 상부면에서 기판(100)이 안착되는 부분은 평평하게 형성된다.
제 1상부 금형(220)은 제 1하부 금형(210)과 합착되어 기판(100)의 상부면과 제 1상부 금형(110) 사이에 적층된 반도체 칩(110)들을 수용하는 빈 공간을 발생시킴으로써, 기판(10)의 상부면에 반도체 칩(110)들을 감싸는 제 1밀봉부(132)가 형성되도록 한다. 여기서, 제 1하부 금형(210)과 마주보는 하부면에 빈 공간을 발생시키기 위한 제 1캐비티(222) 및 제 2캐비티(224)가 형성되며, 제 1 컬 유닛(230)과 대향되는 제 1상부 금형(220)의 측면에는 제 1 및 제 2캐비티(222, 224) 내에 존재하는 공기를 제 1상부 금형(220)의 외추로 배출시키기 위한 공기 배출구(226)들이 형성된다.
여기서, 제 1캐비티(222)는 기판(100)의 상부면 중 반도체 칩 영역(100a)과 대응되는 부분에 형성되며, 제 1캐비티(222)는 각각의 칩 부착 영역에 적층된 반도체 칩(110)들을 감싸고 적층 반도체 칩(110b)들 중 최상층에 위치한 적층 반도체 칩의 상부면과 제 1캐비티(222) 사이에 빈 공간을 발생시킨다.
제 2캐비티(224)는 기판(100)의 상부면 중 갭 영역(100b)과 대응되는 부분에 형성되어 기판(100)의 상부면과 제 2캐비티(224) 사이에 빈 공간을 발생시킨다.
제 1캐비티(222)의 높이 즉, 기판의 상부면으로부터 제 1캐비티(222)의 상부면까지의 높이는 제 2캐비티(224)의 높이 즉, 기판(100)의 상기면으로부터 제 2캐비티(224)의 상부면까지의 높이보다 높다.
이와 같이 제 2캐비티(224)의 깊이를 제 1캐비티(222)의 깊이보다 낮게 형성하면, 제 1컬 유닛(230)을 통해 공급된 몰딩 수지의 유속을 반도체 칩 영역(100a)과 갭 영역(100b)에서 거의 동일하게 맞출 수 있다.
도 4를 참조하여 이를 좀더 상세히 설명하면, 몰딩 수지의 유입 방향으로 반도체 칩 영역(100a)의 폭 크기가 갭 영역(100b)의 폭보다 넓고, 최상 층에 위치한 적층 반도체 칩(110b)의 상부면과 제 1캐비티(222) 사이의 간격은 좁으며, 기판(100)에 부착된 반도체 칩(110)들의 방해로 몰딩 수지의 유속은 갭 영역(100b)의 유속보다 느리다. 하지만 본 발명을 적용할 경우 도 4에서 화살표로 표시된 바와 같이 갭 영역(100b)을 통과하는 몰딩 수지의 유속이 반도체 칩 영역(100a)을 통과하는 몰딩 수지의 유속과 거의 동일하다. 따라서, 갭 영역(100b)을 통과하는 몰딩 수지로 인해 공기 배출구(226) 쪽으로 밀려나는 공기와 반도체 칩 영역(100a)을 통과하는 몰딩 수지로 인해 공기 배출구(226) 쪽으로 밀려나는 공기가 거의 동시에 공기 배출구(226)로 배출되기 때문에 공기 배출구(226)와 인접한 부분에 유속 차이로 인한 보이드 발생을 방지할 수 있다.
도 4를 참조하면, 제 1컬 유닛(230)은 유동성을 갖는 몰딩 수지를 제 1상부 금형(220)의 제 1 및 제 2캐비티(222, 224) 내로 공급하는 것으로, 고체 상태의 몰 딩 수지가 유입되는 포트(232), 포트(232)와 제 1상부 금형(110)을 연결하여 제 1 및 제 2캐비티(222, 224)의 내부로 유동성을 갖는 몰딩 수지를 공급하는 러너(234)를 포함한다. 제 1컬 유닛(230)은 제 1상부 금형(220)의 길이방향을 따라 복수개, 일예로 8개가 배열되며, 제 1컬 유닛(230)들은 서로 독립적으로 분리되어 있다.
히팅 장치는 포트를 통해 유입된 고체 상태의 몰딩 수지에 열을 가하여 몰딩 수지를 점성을 갖는 액체 상태로 용융시킨다.
도 5를 참조하면, 본 발명에 의한 제 2몰드 금형(260)은 제 2하부 금형(240), 제 2상부 금형(250), 제 2컬 유닛(도시 안됨) 및 히팅 장치(도시 안됨)를 포함한다.
제 2하부 금형(240), 제 2컬 유닛 및 히팅 장치는 제 1몰드 금형(200)에서 상세하게 설명한 제 1하부 금형(210), 제 1컬 유닛(230) 및 히팅 장치와 동일하기 때문에 이에 대한 상세한 설명은 생략하고, 제 2상부 금형(250)에 대해서만 설명하기로 한다.
제 2상부 금형(250)은 제 2하부 금형(250)과 합착되어 제 1몰딩부(132)의 상부면과 제 2상부 금형(250) 사이에 빈 공간을 발생시킴으로써, 제 1밀봉부(132)의 상부면에 제 2밀봉부(134)가 형성되도록 한다. 여기서, 제 2하부 금형(240)과 마주보는 하부면에 빈 공간을 발생시키기 위한 제 3캐비티(252)가 형성된다. 제 3캐비티(252)는 제 2하부 금형(240)에 놓여진 기판(100)의 상부면 전체를 수용할 수 있도록 상부 금형(110)의 하부면에 한 개가 형성된다. 따라서, 제 3캐비티(252)는 기판(100)의 크기와 동일 크기로 제작되거나, 기판(100)의 크기보다 약간 작게 형성 된다.
또한, 제 3캐비티(252)의 깊이는 제 1캐비티(222)와 동일한 깊이로 형성되어 도 5에 도시된 바와 같이 제 2하부 금형(240)과 제 2상부 금형(250)을 합착되면, 제 1몰딩부(132)에 의해 감싸여진 기판(100)의 상부면 중 갭 영역(100b)과 대응되는 부분에만 빈 공간이 발생된다.
이와 같이 제 1몰딩부(132)의 상부면 중 갭 영역(100b)과 대응되는 부분에 발생된 빈 공간에 몰딩 수지가 채워져 경화되면, 도 2에 도시된 바와 같이 제 1몰딩부(132)의 상부면 중 갭 영역(100b)과 대응되는 부분에 제 2몰딩부(134)가 형성되며, 제 2몰딩부(134)는 제 1몰딩부(132)에 발생된 단차를 제거하여 몰딩 구조물(130)의 상부면 높이를 동일하게 맞추며 완벽한 몰딩 구조물(130)을 형성한다.
바람직하게, 제 2몰드 금형(260)은 종래에 몰드 장치와 동일한 구조를 가지므로, 별도로 제 2몰드 금형(260)을 제작하지 않고 종래의 몰드 장치를 사용하여도 무방하다.
바람직하게, 제 1 및 제 2몰딩부(132, 134)를 형성하는 몰딩 수지는 동일한 종류이며, 에폭시 몰딩 컴파운드이다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상술한 바와 같이 반도체 칩 영역과 갭 영역에서 몰딩 수지의 유속을 거의 동일하게 맞추기 위해 반도체 칩 영역과 갭 영역에 단차가 발생되도록 제 1몰딩부를 형성하고, 제 1몰딩부 중 높이가 낮은 부분을 채워 제 1몰딩부의 단차를 제거하는 제 2몰딩부를 형성하면, 몰딩 수지의 유속 차이에 의한 보이드 발생을 방지할 수 있어 몰딩 공정의 신뢰성 및 제품의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. 상부면에 칩 부착영역이 마련되고 상기 칩 부착영역의 외측에 본딩부가 형성된 실장 구조물;
    상기 칩 부착영역에 부착되며, 일면에 상기 본딩 부와 동일한 방향으로 배열되며 상기 본딩부와 전기적으로 연결되는 범프들이 형성된 반도체 칩;
    상기 반도체 칩을 포함한 상기 실장 구조물의 상부면 중 상기 반도체 칩이 부착된 부분과 상기 반도체 칩이 부착되지 않은 부분이 단차가 발생되도록 감싸는 제 1몰딩부;
    상기 제 1몰딩부 상부면에 형성되며, 단차를 제거하여 상기 반도체 칩이 부착된 부분과 상기 반도체 칩이 부착되지 않은 부분의 높이를 동일하게 형성하는 제 2몰딩부를 포함하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 실장 구조물은 상부면에 본딩부가 인쇄되고, 하부면에 상기 본딩부와 전기적으로 연결되며 외부 접속 단자가 접속되는 볼 랜드들이 인쇄된 기판이며, 칩 부착 영역에 2개 이상의 상기 반도체 칩이 수직으로 적층된 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 반도체 칩이 부착되지 않은 부분을 감싸는 상기 제 1몰딩부의 높이는 상기 반도체 칩이 부착된 부분을 감싸는 상기 제 1몰딩부의 높이 보다 낮은 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서, 상기 제 2몰딩부는 상기 제 1몰딩부의 상부면 중 높이가 낮은 상기 반도체 칩이 부착되지 않은 부분과 대응되는 부분에만 형성되는 것을 특징으로 한느 반도체 패키지.
  5. 제 1항에 있어서, 상기 제 1몰딩부와 상기 제 2몰딩부는 동일한 종류의 몰딩 수지로 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 5항에 있어서, 상기 몰딩 수지는 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 패키지.
  7. 상부면에 반도체 칩들이 배열된 반도체 칩 영역 및 반도체 칩들 사이의 갭 영역을 포함하는 기판이 놓여지는 제 1하부 금형, 상기 제 1하부 금형과 마주보는 제 1면 중 상기 반도체 칩 영역과 대응되는 부분에 제 1높이를 갖는 제 1캐비티가 형성되고 상기 갭 영역과 대응되는 부분에 제 1높이보다 낮은 제 2높이를 갖는 제 2캐비티가 형성되며, 상기 제 1하부 금형과 합착되어 상기 기판의 상부면과 상기 제 1 및 제 2캐비티의 상부면 사이에 상기 반도체 칩을 보호하기 위한 제 1밀봉부를 형성하기 위한 빈 공간을 발생시키는 상부 금형 및 상기 제 1밀봉부를 형성하는 몰딩 수지를 상기 제 1 및 제 2캐비티로 공급하는 제 2컬 유닛을 포함하는 제 1몰 드 금형; 및
    상기 제 1몰딩부가 형성된 기판이 놓여지는 제 2하부 금형, 상기 제 2하부 금형과 마주보는 제 1면에 높이가 동일한 제 3캐비티가 형성되고 상기 제 2하부 금형과 합착되어 상기 제 1몰딩부의 상부면과 상기 제 3캐비티의 상부면 사이에 제 2밀봉부를 형성하기 위한 빈 공간을 발생시키는 제 2상부 금형 및 상기 제 2밀봉부를 형성하는 몰딩 수지를 상기 제 3캐비티로 공급하는 제 2컬 유닛을 포함하는 제 2몰드 금형을 포함하는 반도체 패키지를 제조하기 위한 몰드 장치.
  8. 제 7항에 있어서, 상기 기판의 상부면으로부터 상기 제 3캐비티의 상부면까지의 높이는 상기 기판의 상부면으로부터 상기 제 2캐비티의 상부면까지의 높이와 동일한 것을 특징으로 하는 반도체 패키지를 제조하기 위한 몰드 장치.
  9. 제 7항에 있어서, 상기 제 1 및 제 2상부 금형의 측면들 중 상기 컬 유닛이 배치된 측면과 대향되는 측면을 따라 공기를 배출시키는 공기 배출구들이 형성되는 것을 특징으로 하는 반도체 패키지를 제조하기 위한 몰드 장치.
  10. 제 7항에 있어서, 상기 제 1 및 제 2컬 유닛은 외부로부터 상기 몰딩 수지가 공급되는 포트 및 상기 포트와 상기 제 1 및 제 2상부 금형의 캐비티를 연결하여 상기 몰딩 수지를 상기 캐비티의 내부로 공급하는 러너를 포함하는 것을 특징으로 하는 반도체 패키지를 제조하기 위한 몰드 장치.
KR1020070014049A 2007-02-09 2007-02-09 반도체 패키지 및 이를 제조하기 위한 몰드 장치 KR100950751B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070014049A KR100950751B1 (ko) 2007-02-09 2007-02-09 반도체 패키지 및 이를 제조하기 위한 몰드 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070014049A KR100950751B1 (ko) 2007-02-09 2007-02-09 반도체 패키지 및 이를 제조하기 위한 몰드 장치

Publications (2)

Publication Number Publication Date
KR20080074655A KR20080074655A (ko) 2008-08-13
KR100950751B1 true KR100950751B1 (ko) 2010-04-05

Family

ID=39883952

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070014049A KR100950751B1 (ko) 2007-02-09 2007-02-09 반도체 패키지 및 이를 제조하기 위한 몰드 장치

Country Status (1)

Country Link
KR (1) KR100950751B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101388892B1 (ko) * 2012-08-20 2014-04-29 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 패키지 기판의 성형 금형

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110718A (ja) 2000-09-29 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2005085860A (ja) 2003-09-05 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置用インターポーザ
JP2005340309A (ja) 2004-05-25 2005-12-08 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
KR20060123909A (ko) * 2005-05-30 2006-12-05 삼성전자주식회사 반도체 패키지의 비수평 어레이 몰딩 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110718A (ja) 2000-09-29 2002-04-12 Hitachi Ltd 半導体装置の製造方法
JP2005085860A (ja) 2003-09-05 2005-03-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置用インターポーザ
JP2005340309A (ja) 2004-05-25 2005-12-08 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
KR20060123909A (ko) * 2005-05-30 2006-12-05 삼성전자주식회사 반도체 패키지의 비수평 어레이 몰딩 방법

Also Published As

Publication number Publication date
KR20080074655A (ko) 2008-08-13

Similar Documents

Publication Publication Date Title
TWI692030B (zh) 半導體封裝件及其製造方法
US7242081B1 (en) Stacked package structure
KR101461630B1 (ko) 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
JP5420505B2 (ja) 半導体装置の製造方法
JP5598787B2 (ja) 積層型半導体装置の製造方法
KR101128063B1 (ko) 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8044494B2 (en) Stackable molded packages and methods of making the same
US6573592B2 (en) Semiconductor die packages with standard ball grid array footprint and method for assembling the same
TWI544604B (zh) 具有降低應力電互連的堆疊晶粒總成
US6867486B2 (en) Stack chip module with electrical connection and adhesion of chips through a bump for improved heat release capacity
KR20090007120A (ko) 봉지부를 통하여 재배선을 달성하는 웨이퍼 레벨 적층형패키지 및 그 제조방법
JPH09246432A (ja) プラスチック枠部材で囲んだ柔軟性材料で電子デバイスを封入したパッケージ
JP2019506003A (ja) パッケージングされた半導体ダイの内部熱拡散のための装置および方法
US20220319973A1 (en) Semiconductor package including an interposer and method of fabricating the same
KR20040012896A (ko) 플라스틱 패키지, 배선 보드, 주입 몰드, 전자 구성 요소,플라스틱 패키지 생성 방법
US9362194B2 (en) Semiconductor chip covered with sealing resin having a filler material
KR20110124064A (ko) 적층형 반도체 패키지
US7763983B2 (en) Stackable microelectronic device carriers, stacked device carriers and methods of making the same
US20080185712A1 (en) Semiconductor device and method for manufacturing the same
KR100950751B1 (ko) 반도체 패키지 및 이를 제조하기 위한 몰드 장치
JP4889359B2 (ja) 電子装置
JP4647673B2 (ja) 放熱型多穿孔半導体パッケージ
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
TWI474411B (zh) 半導體裝置結構及其製造方法
TW202137425A (zh) 晶片封裝結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee