KR20060123909A - 반도체 패키지의 비수평 어레이 몰딩 방법 - Google Patents

반도체 패키지의 비수평 어레이 몰딩 방법 Download PDF

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Abstract

본 발명은 반도체 패키지의 비수평 어레이 몰딩 방법에 관한 것이다. 여러 개의 반도체 패키지들을 동시에 몰딩하는 종래의 어레이 몰딩 방법은 칩이 있는 영역과 없는 영역간 몰딩 수지의 흐름 속도 차이에 따라 불완전 몰딩이 발생하는 문제가 있다. 본 발명은 반도체 패키지를 수평이 아닌 상태로 몰드 금형의 캐버티 안에 위치시키고, 몰딩 수지의 흐름이 아래쪽에서 위쪽 방향을 향하도록 몰딩 공정을 진행한다. 따라서 몰딩 수지는 중력에 의한 하향 압력을 받아 영역에 상관없이 흐름 속도가 거의 동일해지며, 몰딩 수지의 흐름 속도 차이에 따른 불완전 몰딩 불량이 방지된다.
반도체 패키지, 어레이 몰딩, 불완전 몰딩, 몰딩 수지의 흐름 속도, 중력

Description

반도체 패키지의 비수평 어레이 몰딩 방법{non-horizontal array molding method for semiconductor package}
도 1은 종래 기술에 따른 반도체 패키지의 어레이 몰딩 방법을 나타내는 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절단한 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절단한 단면도이다.
도 4는 종래 기술에 따른 반도체 패키지의 어레이 몰딩 방법에서 발생하는 불완전 몰딩 불량을 나타내는 평면도이다.
도 5와 도 6은 본 발명의 실시예에 따른 반도체 패키지의 비수평 어레이 몰딩 방법을 나타내는 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 비수평 어레이 몰딩 방법을 나타내는 단면도이다.
<도면에 사용된 참조 번호의 설명>
10, 30: 패키지 반제품 11, 31: 반도체 칩
12, 32: 접착제 13, 33: 기판
14, 34: 금속 와이어 20, 40: 몰드 금형
21, 41: 캐버티 22, 42: 몰딩 수지
23, 43: 몰드 입구 24, 44: 몰드 출구
본 발명은 반도체 패키지 제조 기술에 관한 것으로서, 보다 구체적으로는 여러 개의 반도체 패키지들을 동시에 몰딩하는 반도체 패키지의 어레이 몰딩(array molding) 방법에 관한 것이다.
일반적으로 반도체 패키지의 제조 공정은 리드 프레임 또는 인쇄회로기판과 같은 기판에 반도체 칩을 부착하는 칩 부착 공정, 금속 와이어 등으로 반도체 칩과 기판을 전기적으로 연결하는 전기적 연결 공정, 몰딩 수지로 반도체 칩을 밀봉하는 몰딩(molding) 공정 등을 포함한다. 특히, 몰딩 공정은 반도체 칩과 금속 와이어를 외부의 충격, 열, 수분 등으로부터 보호하기 위하여 에폭시(epoxy) 수지와 같은 몰딩 수지로 둘러싸는 공정이다.
몰딩 공정은 몰드 금형에서 이루어진다. 몰드 금형은 액상의 몰딩 수지가 주입되고 경화되는 공간인 캐버티(cavity)를 포함하며, 캐버티 안에는 칩 부착과 전기적 연결이 완료된 반제품 상태의 반도체 패키지가 위치한다. 몰딩 공정은 캐버티 내에 위치하는 패키지 반제품의 개수에 따라 개별 몰딩 방식과 어레이 몰딩(또는 '그룹 몰딩'이라고도 함) 방식으로 나눌 수 있다.
개별 몰딩은 하나의 캐버티 안에 한 개의 패키지 반제품이 위치하는데 반하여, 어레이 몰딩은 하나의 캐버티 안에 여러 개의 패키지 반제품들이 위치한다. 즉 , 어레이 몰딩은 다수의 반도체 칩들이 하나의 기판 위에 배치되어 여러 개의 패키지 반제품들을 구성하는 상태에서 일괄적으로 몰딩 공정을 진행하는 것이다. 따라서 어레이 몰딩은 개별 몰딩에 비하여 생산성과 제조 비용 측면에서 이점이 있기 때문에 그 적용 범위가 갈수록 증가하는 추세이다.
도 1은 종래 기술에 따른 반도체 패키지의 어레이 몰딩 방법을 나타내는 평면도이다. 그리고 도 2와 도 3은 각각 도 1의 Ⅱ-Ⅱ선과 Ⅲ-Ⅲ선을 따라 절단한 단면도들이다.
도 1 내지 도 3을 참조하면, 먼저 반제품 상태의 반도체 패키지(10)들을 몰드 금형(20)의 캐버티(21) 안에 위치시킨다. 패키지 반제품(10)들은 다수의 반도체 칩(11)들이 하나의 기판(13) 위에 규칙적으로 배열되어 형성된다. 도 2에서 볼 수 있듯이, 각각의 패키지 반제품(10)은 적층된 두 개의 반도체 칩(11)으로 이루어지는 멀티 칩 패키지(multi chip package)의 예이다. 각각의 반도체 칩(11)은 접착제(12)에 의하여 기판(13) 또는 하부 칩(11) 위에 부착되고 금속 와이어(14)를 통하여 기판(13)과 전기적으로 연결된다. 이와 같이 반제품 상태에 있는 반도체 패키지(10)들은 몰딩 공정과 후속 공정들을 거쳐 각각 패키지 완제품으로 제조된다.
몰드 금형(20)의 캐버티(21) 안에 패키지 반제품(10)들을 위치시킨 후, 캐버티(21) 안으로 액상의 몰딩 수지(22)를 주입한다. 몰딩 수지(22)의 주입은 캐버티(21)의 한쪽 측면에 형성된 몰드 입구(23, gate)를 통하여 이루어진다. 몰딩 수지(22)가 캐버티(21) 안으로 주입되면서 캐버티(21) 안에 있던 공기는 몰드 출구(24, ventilization)를 통하여 외부로 빠져나간다. 몰드 출구(24)는 캐버티(21)의 몰드 입구(23) 반대쪽 측면에 위치한다.
종래의 어레이 몰딩 방법에서, 몰드 입구(23)를 통하여 주입된 액상 몰딩 수지(22)는 반도체 칩(11)의 유무에 따라 캐버티(21) 안을 흐르는 속도가 서로 다르다. 즉, 칩(11)이 있는 영역에서는 몰딩 수지(22)의 흐름 속도(V1)가 느리게 나타나고, 칩(11)이 없는 영역에서는 몰딩 수지(22)의 흐름 속도(V2)가 빠르게 나타난다. 칩(11)이 있는 영역에서 몰딩 수지(22)는 칩(11) 위쪽과 몰드 금형(20) 사이의 협소한 공간을 통과해야 하기 때문에, 몰딩 수지(22)의 흐름이 칩(11)이 없는 공간에 비하여 상대적으로 느려지는 것이다. 이러한 현상은 기존의 개별 몰딩에서 거의 발생하지 않았으나 어레이 몰딩에서 자주 발생하고 있으며, 특히 칩(11)의 두께가 클수록, 칩(11)의 적층 수가 많을수록, 몰딩 수지(22)에 의하여 형성되는 패키지 수지 몸체의 두께가 작을수록 더 심하게 나타나고 있다.
이와 같이 캐버티(21) 안에서 영역에 따라 몰딩 수지(22)의 흐름 속도가 서로 다르면, 일부 영역에 몰딩 수지(22)가 채워지지 않고 빈 공간(void)이 남는 불완전 몰딩 불량이 초래된다. 도 4는 종래의 어레이 몰딩 공정에서 빈 공간(V)이 생긴 불완전 몰딩 불량의 실례를 보여주고 있다. 불완전 몰딩은 외관상으로도 패키지 완제품의 품질을 떨어뜨릴 뿐만 아니라, 패키지의 신뢰성에도 악영향을 미칠 수 있다.
따라서 불완전 몰딩 불량을 방지하려면 칩 유무에 따라 몰딩 수지의 흐름 속도에 차이가 생기지 않도록 해야 한다. 즉, 몰딩 수지(22)가 통과하는 칩(11) 위쪽과 몰드 금형(20) 사이의 공간을 최대한 확보해야 한다. 그렇게 하려면 칩(11)의 두께를 얇게 만들거나, 칩(11)의 적층 수를 줄이거나, 몰딩 수지(22)의 두께, 즉 패키지 수지 몸체의 두께를 증가시킬 수밖에 없다. 그러나 이러한 방안은 다음과 같이 또 다른 문제를 야기한다.
칩(11) 자체의 두께를 얇게 만드는 것은 가공상의 한계가 있으며, 칩(11) 두께가 얇아질수록 칩 손상의 위험은 더욱 커진다. 한편, 멀티 칩 패키지의 경우처럼, 최근의 패키지 기술 경향은 패키지의 두께를 가급적 얇게 만들고, 패키지 내부에 적층되는 칩의 수를 가능한 늘리는 것이다. 따라서 칩(11)의 적층 수를 줄이거나 몰딩 수지(22)의 두께를 증가시키는 방안은 이러한 경향에 배치된다.
전술한 바와 같이, 반도체 패키지의 몰딩 방법으로서 어레이 몰딩의 적용이 점점 늘고 있다. 그런데 어레이 몰딩에서는 칩 유무에 따른 영역간 몰딩 수지의 속도 차이 때문에 불완전 몰딩 불량이 빈번하게 발생하고 있다. 이러한 현상은 개별 몰딩의 경우에는 별 문제가 되지 않았으나 어레이 몰딩의 경우 시급히 해결해야 될 과제로 떠오르고 있다. 따라서 본 발명의 목적은 이러한 문제를 해결할 수 있는 새로운 어레이 몰딩 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 어레이 몰딩에서의 불완전 몰딩 불량을 해결함으로써 패키지 수지 몸체의 두께를 줄여 패키지를 박형화하거나, 또는 패키지 안에 보다 많은 수의 칩을 적층할 수 있도록 하는 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 패키지 반제품들이 수평이 아 닌 상태로 몰드 금형의 캐버티 안에 위치하고 몰딩 공정이 진행되는 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법을 제공한다.
본 발명에 따른 반도체 패키지의 비수평 어레이 몰딩 방법은, 반도체 칩이 기판 위에 부착되고 전기적으로 연결된 패키지 반제품들을 어레이 몰딩하는 방법으로, 패키지 반제품들을 몰드 금형의 캐버티 안에 비수평 상태로 위치시키는 제1 단계와, 캐버티의 한쪽 측면에 형성된 몰드 입구를 통하여 캐버티 안으로 액상의 몰딩 수지를 주입하는 제2 단계를 포함하여 구성된다. 특히, 제1 단계에서 몰드 입구는 캐버티의 반대쪽 측면에 형성된 몰드 출구보다 낮은 위치에 있고, 제2 단계에서 캐버티 안으로 주입된 몰딩 수지의 흐름 속도는 반도체 칩이 있는 영역과 반도체 칩이 없는 영역에서 실질적으로 동일하다.
본 발명에 따른 반도체 패키지의 비수평 어레이 몰딩 방법에 있어서, 제1 단계는 패키지 반제품들을 소정의 각도만큼 기울어진 상태로 위치시키는 단계이거나, 패키지 반제품들을 수직 상태로 위치시키는 단계이다.
또한, 본 발명에 따른 반도체 패키지의 비수평 어레이 몰딩 방법에 있어서, 제1 단계는 비수평 방향으로 형성된 캐버티 안에 패키지 반제품들을 배치하는 단계이거나, 수평 방향으로 형성된 캐버티 안에 패키지 반제품들을 배치하는 단계와 몰드 금형을 비수평 상태로 회전시키는 단계를 포함한다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 5와 도 6은 본 발명의 실시예에 따른 반도체 패키지의 비수평 어레이 몰딩 방법을 나타내는 단면도들이다. 도 5와 도 6은 각각 도 2와 도 3에 대응하는 것으로, 도 5는 칩이 있는 영역의 단면을, 도 6은 칩이 없는 영역의 단면을 각각 나타낸다.
도 5 및 도 6을 참조하면, 비수평 어레이 몰딩 방법의 첫 단계는 반제품 상태의 반도체 패키지(30)들을 몰드 금형(40)의 캐버티(41) 안에 비(非)수평 상태로 위치시키는 단계이다. 본 명세서에서 비수평 상태는 수평이 아닌 상태를 일컫는 용어로 사용되며, 소정의 각도로 기울어지거나 수직인 상태를 모두 포함하는 의미로 사용된다. 본 실시예의 경우는 패키지 반제품(30)들이 소정의 각도(??)만큼 기울어진 상태로 위치시킨다.
캐버티(41) 안에 패키지 반제품(30)들을 비수평 상태로 위치시키는 방법에는 다음 두 가지가 있다. 첫 번째 방법은 캐버티(41) 자체가 비수평 방향으로 형성되어 있는 몰드 금형(40) 안에 패키지 반제품(30)들을 배치하는 방법이다. 두 번째 방법은 수평 방향으로 형성된 캐버티(41) 안에 패키지 반제품(30)들을 배치한 후, 몰드 금형(40)을 비수평 상태로 회전시키는 방법이다. 이 두 가지 방법은 몰드 금형(40)의 설계를 적절히 변경함으로써 실현할 수 있다.
몰딩 공정에 투입되는 반도체 패키지들은 하나의 기판(33) 위에 다수의 반도체 칩(31)들이 부착된 후 전기적으로 연결된 패키지 반제품(30)들이다. 패키지 반제품(30)들은 몰딩 공정과 후속 공정들을 거쳐 각각 패키지 완제품으로 제조된다. 기판(33)은 리드 프레임 또는 인쇄회로기판이 모두 가능하다. 반도체 칩(31)들은 기판(33) 전면에 걸쳐 규칙적으로 배열되며 접착제(32)에 의하여 기판(33) 또는 하부 칩(31) 위에 부착된다. 반도체 칩(31)과 기판(33) 사이의 전기적 연결은 예컨대 금속 와이어(34)에 의하여 이루어진다. 본 발명에 적용되는 반도체 패키지는 예시된 멀티 칩 패키지(multi chip package)뿐만 아니라 싱글 칩 패키지(single chip package)도 가능하다.
몰드 금형(40)은 캐버티(41)의 한쪽 측면에 형성된 몰드 입구(43)와, 반대쪽 측면에 형성된 몰드 출구(44)를 포함한다. 몰드 입구(43)는 액상의 몰딩 수지(42)가 캐버티(41) 안으로 주입되는 통로이며, 몰드 출구(44)는 몰딩 수지(42)가 주입될 때 캐버티(41) 안에 있던 공기가 외부로 빠져나가는 통로이다. 본 발명이 속하는 기술 분야에 잘 알려진 바와 같이, 몰드 금형(40)은 일반적으로 상부 금형과 하부 금형으로 이루어진다. 또한, 몰드 금형(40)은 타블렛(tablet) 형태의 몰딩 수지가 공급되는 포트(pot), 포트와 몰드 입구(43)를 연결하는 런너(runner), 몰딩 후 경화된 패키지 반제품을 분리시키는 이젝션 핀(ejection pin) 등을 포함한다. 그러 나 이러한 구성요소들은 본 발명을 이해하는데 직접적인 관련이 없으므로 도시 및 설명을 생략한다.
한편, 캐버티(41) 안에 패키지 반제품(30)들을 비수평 상태로 위치시킬 때, 몰드 금형(40)의 몰드 입구(43)는 상대적으로 낮은 위치에, 몰드 출구(44)는 상대적으로 높은 위치에 있도록 하는 것이 중요하다. 그 이유는 다음의 설명으로부터 이해될 수 있을 것이다.
비수평 어레이 몰딩 방법의 두 번째 단계는 캐버티(41) 안으로 몰딩 수지(42)를 주입하는 단계이다. 보다 상세히 설명하면, 포트 안으로 공급된 타블렛 형태의 몰딩 수지는 몰드 금형(40)에 가해지는 고온의 열로 인하여 소정의 점도와 표면장력을 가지는 액상의 몰딩 수지(42)로 바뀐다. 액상 몰딩 수지(42)는 런너를 따라 몰드 입구(43) 쪽으로 유입되고, 다시 몰드 입구(43)를 통하여 캐버티(41) 안으로 주입된다.
종래의 경우, 캐버티(41) 안에서의 몰딩 수지(42) 흐름은 칩(31)과 같은 마찰인자들의 영향을 받아 영역에 따라 속도 차이가 발생하였다. 그러나 본 발명과 같이 비수평 상태에서 몰딩 수지(42)를 주입하면, 영역과 상관없이 몰딩 수지(42)의 흐름이 거의 동일해진다. 즉, 도 5와 도 6에 비교하여 도시된 바와 같이, 칩(31)이 있는 영역과 없는 영역 사이에서 몰딩 수지(42)의 흐름 속도(V1, V2)가 거의 동일하게 나타난다.
이러한 현상이 가능한 이유는 몰드 입구(43)가 몰드 출구(44)보다 낮은 위치에 있기 때문이다. 몰드 입구(43)를 통하여 주입되는 몰딩 수지(42)는 몰드 출구 (44) 쪽을 향하여 아래쪽에서 위쪽 방향으로, 즉 비수평 방향으로 캐버티(41) 안을 흐르게 된다. 그런데 몰드 입구(43)가 낮은 위치에 있으므로 캐버티(41) 안을 흐르는 몰딩 수지(42)는 중력(G)의 영향으로 하향 압력을 받게 된다. 그리고 몰딩 수지(42)에 작용하는 하향 압력은 칩(31)이 있는 영역과 없는 영역을 흐르는 몰딩 수지(42)의 속도(V1, V2) 차이를 감소시킨다. 더구나 몰딩 수지(42)는 소정의 점도와 표면장력을 가지기 때문에 이러한 현상은 더욱 두드러지게 나타난다.
이와 같이 캐버티(41) 안에서 몰딩 수지(42)의 흐름 속도(V1, V2)가 영역에 상관없이 일정해지면, 종래 기술에서 발생하는 불완전 몰딩 불량을 방지할 수 있다. 따라서 불완전 몰딩에 대한 염려 없이 몰딩 수지(42)가 지나가는 칩(31) 위쪽과 몰드 금형(40) 사이의 공간을 줄일 수 있다. 즉, 몰딩 수지(42)의 두께를 줄이거나, 반대로 적층 칩(31)의 수를 늘리는 것이 가능해진다.
본 발명에 따른 비수평 어레이 몰딩 방법은 캐버티(41) 내에 주입된 몰딩 수지(42)의 흐름이 중력(G)의 영향으로 일정해지도록 하는 것이 요점이다. 따라서 몰드 금형(40)이 기울어지는 각도(??)는 다양하게 설정할 수 있다. 경우에 따라서는 도 7에 도시된 다른 실시예에서와 같이 패키지 반제품(30)들을 완전한 수직 상태로 배치할 수도 있다.
지금까지 실시예를 통하여 설명한 바와 같이, 본 발명에 따른 반도체 패키지의 비수평 어레이 몰딩 방법은 패키지 반제품들을 비수평 상태로 몰드 금형의 캐버티 안에 위치시킨 후, 몰딩 수지의 흐름이 아래쪽에서 위쪽 방향을 향하도록 몰딩 공정을 진행한다. 이 때, 몰딩 수지는 중력에 의한 하향 압력을 받아 칩이 있는 영역과 없는 영역 사이에서 흐름 속도가 거의 동일하게 나타난다. 따라서 어레이 몰딩 방법에서 몰딩 수지의 흐름 속도 차이로 인하여 발생하던 불완전 몰딩 불량이 효과적으로 방지될 수 있다. 또한, 어레이 몰딩에서의 불완전 몰딩 불량을 방지함으로써 칩 위쪽과 몰드 금형 사이의 공간을 줄일 수 있게 된다. 즉, 몰딩 수지의 두께를 줄여 반도체 패키지의 박형화를 실현하거나, 또는 패키지 내부에 더 많은 수의 칩을 적층하는 것이 가능해진다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (5)

  1. 반도체 칩이 기판 위에 부착되고 전기적으로 연결된 패키지 반제품들을 어레이 몰딩하는 방법에 있어서,
    상기 패키지 반제품들을 몰드 금형의 캐버티 안에 비수평 상태로 위치시키는 제1 단계와, 상기 캐버티의 한쪽 측면에 형성된 몰드 입구를 통하여 상기 캐버티 안으로 액상의 몰딩 수지를 주입하는 제2 단계를 포함하며,
    상기 제1 단계에서 상기 몰드 입구는 상기 캐버티의 반대쪽 측면에 형성된 몰드 출구보다 낮은 위치에 있고, 상기 제2 단계에서 상기 캐버티 안으로 주입된 상기 몰딩 수지의 흐름 속도는 상기 반도체 칩이 있는 영역과 상기 반도체 칩이 없는 영역에서 실질적으로 동일한 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법.
  2. 제1항에 있어서, 상기 제1 단계는 상기 패키지 반제품들을 소정의 각도만큼 기울어진 상태로 위치시키는 단계인 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법.
  3. 제1항에 있어서, 상기 제1 단계는 상기 패키지 반제품들을 수직 상태로 위치시키는 단계인 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법.
  4. 제1항에 있어서, 상기 제1 단계는 비수평 방향으로 형성된 상기 캐버티 안에 상기 패키지 반제품들을 배치하는 단계인 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법.
  5. 제1항에 있어서, 상기 제1 단계는 수평 방향으로 형성된 상기 캐버티 안에 상기 패키지 반제품들을 배치하는 단계와, 상기 몰드 금형을 비수평 상태로 회전시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 비수평 어레이 몰딩 방법.
KR1020050045562A 2005-05-30 2005-05-30 반도체 패키지의 비수평 어레이 몰딩 방법 KR20060123909A (ko)

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KR1020050045562A KR20060123909A (ko) 2005-05-30 2005-05-30 반도체 패키지의 비수평 어레이 몰딩 방법

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* Cited by examiner, † Cited by third party
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KR100849792B1 (ko) * 2007-04-23 2008-07-31 삼성전기주식회사 칩 부품의 제조방법
KR100882108B1 (ko) * 2008-06-02 2009-02-06 삼성전기주식회사 칩 부품의 제조방법
KR100950751B1 (ko) * 2007-02-09 2010-04-05 주식회사 하이닉스반도체 반도체 패키지 및 이를 제조하기 위한 몰드 장치
US9024448B2 (en) 2012-07-17 2015-05-05 Samsung Electronics Co., Ltd. Lower semiconductor molding die, semiconductor package, and method of manufacturing the semiconductor package

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