KR100882108B1 - 칩 부품의 제조방법 - Google Patents

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Abstract

본 발명은, 제1 시트와, 상기 시트 상에 원하는 간격으로 부착된 복수의 칩과, 상기 제1 시트 상에 상기 복수의 칩이 배열된 영역을 둘러싸도록 부착된 스페이서를 포함하는 칩 어레이 구조물을 마련하는 단계로 시작된다. 이어, 챔버 내에 상기 칩 어레이 구조물을 배치하고, 상기 챔버 내가 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시킨다. 상기 스페이서에 의해 둘러싸인 상기 칩 배열영역이 채워지도록 경화성 액상 수지를 적하시킨 후에, 상기 경화성 액상 수지가 상기 칩 어레이 구조물 내부에 충전된 상태에서 상기 스페이서 상에 제2 시트를 부착시킨다. 다음으로, 상기 칩 어레이 구조물의 내부에 충전된 경화성 액상 수지를 경화하고, 복수의 칩부품이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단한다.
칩 부품(chip component), 진공(vacuum), 시트(sheet), 수지층(resin layer)

Description

칩 부품의 제조방법{FABRICATION METHOD OF CHIP COMPONENT}
본 발명은 칩 부품 제조방법에 관한 것으로서, 보다 상세하게는 칩 표면에 수지층이 제공하는 칩 부품의 제조방법에 관한 것이다.
일반적으로, 반도체 소자와 같은 베어칩은 칩 사이즈 패키징 또는 모듈화를 위해서 그 표면에 별도의 수지층을 형성하는 공정이 요구된다. 이러한 수지층은 통상의 페시베이션층으로서 작용하지만, 필요에 따라 전자기적 차폐 또는 광학적 변경을 위해서 기능성 분말이 추가적으로 함유된 기능성 수지층으로 제공될 수 있다.
종래에는 이러한 베어 칩에 수지층을 형성하는 공정은 특정 틀을 이용한 사출성형 또는 트랜스퍼 몰딩과 같은 일반적인 몰딩 공정에 의해 수행되어 왔다. 하지만, 이러한 몰딩공정에는 최종 형상을 얻기 위한 성형틀이 요구되거나, 경화 전에 사용되는 액상 수지의 탈포처리를 위한 추가적인 공정이 요구되는 번거로움이 있다.
따라서, 당 기술분야에서는, 칩 부품의 대량 생산에 적합하도록 칩 표면에 대한 수지층 형성 공정을 보다 용이하게 구현할 수 있는 새로운 칩 부품 제조방법이 요구되어 왔다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 진공 또는 감압 상태를 이용하여 칩의 표면에 수지층이 형성된 칩 부품 제조방법을 제공하는데 있다.
상기한 기술적 과제를 해결하기 위해서, 본 발명의 제1 실시형태는,
상면에 복수의 칩이 원하는 간격으로 부착된 제1 시트와, 상기 제1 시트 상에 상기 칩의 배열영역을 둘러싸도록 형성되며 적어도 하나의 유입구를 갖는 스페이서와, 상기 칩의 배열영역을 포함한 내부공간이 형성되도록 상기 스페이서 상에 배치된 제2 시트를 갖는 칩 어레이 구조물을 마련하는 단계와, 챔버 내에 상기 칩 어레이 구조물을 배치하고, 상기 칩 어레이 구조물의 내부공간이 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시키는 단계와, 상기 챔버의 감압이 유지된 상태에서, 상기 내부공간이 밀폐되도록 상기 스페이서의 유입구와 인접한 영역에 경화성 액상 수지를 배치하는 단계와, 상기 유입구를 통해 상기 경화성 액상 수지가 상기 내부공간에 유입되어 충전되도록 상기 챔버의 감압 또는 진공상태를 해제하는 단계와, 상기 칩 어레의 구조물의 내부공간에 충전된 경화성 액상 수지를 경화시키는 단계와, 복수의 칩부품이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단하는 단계를 포함하는 칩부품의 제조방법을 제공한다.
본 실시형태에 따른 칩부품의 제조방법은 다양한 구조의 칩에 적용될 수 있다.
상기 복수의 칩은 각각 복수의 단자가 형성된 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 구조일 수 있다. 이 경우에, 상기 복수의 칩은 각각 상기 제1 면이 노출되지 않도록 상기 제1 시트에 부착된 것이 바람직하다.
이와 달리, 상기 복수의 칩은 적어도 하나의 단자가 형성된 제1 면과 상기 제1 면의 반대에 위치하며 적어도 하나의 다른 단자가 형성된 제2 면을 갖는 구조일 수 있다. 이 경우에, 상기 스페이서는 상기 칩의 두께와 동일한 높이를 가지며, 상기 복수의 칩은 각각 상기 복수의 칩의 제1 및 제2 면이 노출되지 않도록 상기 제1 및 제2 시트에 부착될 수 있다.
바람직하게, 상기 칩 어레이 구조물을 마련하는 단계는, 경화성 물질이 도포된 상기 제1 및 제2 시트를 마련하는 단계와, 상기 제1 시트의 경화성 물질이 도포된 면에 상기 칩의 제1 면이 접하도록 상기 복수의 칩을 배열하는 단계와, 상기 제1 시트 상에 상기 칩의 배열영역을 둘러싸도록 상기 스페이서를 배치하는 단계와, 상기 제2 시트의 경화성 물질이 도포된 면에 상기 칩의 제2 면이 접하도록 상기 스페이서 상에 상기 제2 시트를 배치하는 단계와, 상기 칩의 제1 및 제2 면이 각각 상기 제1 및 제2 시트에 밀착된 상태에서 상기 경화성 물질을 경화시키는 단계를 포함할 수 있다.
또한, 상기 챔버 내를 감압시키는 단계 전에, 상기 경화성 액상수지를 상기 챔버 내에 배치하는 단계를 더 포함할 수 있다. 이로써 상기 경화성 액상수지를 위한 별도의 탈포처리공정을 생략할 수 있다.
상기 칩은 LED 칩인 경우에, 상기 경화성 액상 수지는 투명수지일 수 있다. 또한, 특정 실시형태에서, 상기 경화성 액상 수지는 형광체 분말을 포함할 수 있다.
바람직하게, 상기 적어도 하나의 유입구는 복수이며, 상기 복수의 유입구는 상기 스페이서의 대향하는 양변에 각각 형성될 수 있다.
본 발명의 제2 실시형태는, 제1 시트와, 상기 시트 상에 원하는 간격으로 부착된 복수의 칩과, 상기 제1 시트 상에 상기 복수의 칩이 배열된 영역을 둘러싸도록 부착된 스페이서를 포함하는 칩 어레이 구조물을 마련하는 단계와, 챔버 내에 상기 칩 어레이 구조물을 배치하고, 상기 챔버 내가 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시키는 단계와, 상기 스페이서에 의해 둘러싸인 상기 칩 배열영역이 채워지도록 경화성 액상 수지를 적하시키는 단계와, 상기 경화성 액상 수지가 상기 칩 어레이 구조물 내부에 충전된 상태에서 상기 스페이서 상에 제2 시트를 부착시키는 단계와, 상기 칩 어레이 구조물의 내부에 충전된 경화성 액상 수지를 경화시키는 단계와, 복수의 칩부품이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단하는 단계를 포함하는 칩 부품의 제조방법을 제공한다.
본 실시형태에서, 상기 스페이서의 높이는 상기 칩의 두께보다 큰 높이를 갖는 것이 바람직하다.
본 실시형태는, 각각 복수의 단자가 형성된 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 구조의 칩에 유용하게 적용될 수 있다. 이 경우에, 상기 복수의 칩은 각각 상기 제1 면이 노출되지 않도록 상기 제1 시트에 부착될 수 있다.
바람직하게, 상기 칩 어레이 구조물을 마련하는 단계는, 상기 칩의 제2 면이 상부로 향하도록 경화성 물질로 도포된 상기 제1 시트 상에 상기 복수의 칩을 배열하는 단계와, 상기 칩의 제1 면이 상기 제1 시트에 밀착된 상태에서 상기 제1 시트를 경화시키는 단계와, 상기 칩 배열영역을 둘러싸도록 상기 제1 시트 상에 상기 스페이서를 부착시키는 단계를 포함할 수 있다.
본 발명의 제3 실시형태는, 상면에 복수의 칩이 원하는 간격으로 부착된 제1 시트와, 상기 제1 시트 상에 상기 칩의 배열영역을 둘러싸도록 형성되며 적어도 하나의 유입구를 갖는 제1 스페이서와, 상기 칩의 배열영역을 포함한 내부공간이 형성되도록 상기 제1 스페이서 상에 배치된 제2 시트를 갖는 제1 칩 어레이 구조물을 마련하는 단계와, 챔버 내에 상기 제1 칩 어레이 구조물을 배치하고, 상기 칩 어레이 구조물의 내부공간이 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시키는 단계와, 상기 챔버의 감압이 유지된 상태에서, 상기 내부공간이 밀폐되도록 상기 스페이서의 유입구와 인접한 영역에 제1 경화성 액상 수지를 배치하는 단계와, 상기 유입구를 통해 상기 제1 경화성 액상 수지가 상기 내부공간에 유입되어 충전되도록 상기 챔버의 감압 또는 진공상태를 해제하는 단계와, 상기 제1 칩 어레의 구조물의 내부공간에 충전된 제1 경화성 액상 수지를 경화시키는 단계와, 상기 제1 칩 어레이 구조물로부터 상기 제2 시트를 제거하는 단계와, 상기 제1 스페이서 상에 상기 칩 배열영역을 둘러싸는 제2 스페이서를 부착시킴으로써 제2 칩 어레이 구조물을 마련하는 단계와, 상기 제2 스페이서에 의해 둘러싸인 상기 칩 배열영역이 충전되도록 상기 제2 경화성 액상 수지를 적하시키는 단계와, 상기 제2 스페이서 상에 상기 제3 시트를 부착함으로써 제2 칩 어레이 구조물을 제조하는 단계와, 상기 경화성 액상 수지가 상기 칩 어레이 구조물 내부에 충전된 상태에서 상기 제2 스페이서 상에 제3 시트를 부착시키는 단계와, 상기 칩 어레이 구조물의 내부에 충전된 경화성 액상 수지를 경화시키는 단계와, 복수의 칩부품이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단하는 단계를 포함한 칩부품의 제조방법을 제공한다.
본 실시형태는, 각각 복수의 단자가 형성된 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 구조의 칩에 유익하게 적용될 수 있다.
이 경우에, 상기 제1 스페이서는 상기 칩의 두께와 동일한 높이를 가지며, 상기 복수의 칩은 각각 상기 복수의 칩의 제1 및 제2 면이 노출되지 않도록 상기 제1 및 제2 시트에 부착될 수 있다.
바람직하게, 상기 제1 칩 어레이 구조물을 마련하는 단계는, 경화성 물질이 도포된 상기 제1 및 제2 시트를 마련하는 단계와, 상기 제1 시트의 경화성 물질이 도포된 면에 상기 칩의 제1 면이 접하도록 상기 복수의 칩을 배열하는 단계와, 상기 제1 시트 상에 상기 칩의 배열영역을 둘러싸도록 상기 제1 스페이서를 배치하는 단계와, 상기 제2 시트의 경화성 물질이 도포된 면에 상기 칩의 제2 면이 접하도록 상기 제1 스페이서 상에 상기 제2 시트를 배치하는 단계와, 상기 칩의 제1 및 제2 면이 각각 상기 제1 및 제2 시트에 밀착된 상태에서 상기 경화성 물질을 경화시키는 단계를 포함할 수 있다.
본 실시형태에서, 상기 제2 경화성 액상 수지는 상기 제1 경화성 액상 수지와 다른 종류의 수지이거나 추가적인 기능성 분말을 함유한 수지일 수 있다.
상기 칩은 LED 칩인 경우에, 상기 제1 및 제2 경화성 수지는 투명수지일 수 있다. 이 때에, 상기 제2 경화성 수지는 형광체 분말을 포함할 수 있다.
상술한 바와 같이, 본 발명은 특정 칩 어레이 구조물을 마련하고, 진공상태를 이용한 압력의 차이로 보다 용이하게 칩 표면에 수지층을 형성할 수 있다. 특히, 진공상태의 챔버에 경화성 액상 수지를 미리 배치함으로써 부가적인 탈포처리 없이도 칩 표면에 원하는 수지층을 형성된 칩 부품을 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세히 설명한다.
도1a 내지 도1e는 본 발명의 제1 실시형태에 따른 칩 부품 제조방법의 일 예를 설명하기 위한 공정별 단면도이다.
우선, 본 발명의 일 실시형태에 따른 제조방법은 도1a 및 도1b에 도시된 공정과 같이, 칩 어레이 구조물의 제조에서 시작된다.
도1a에 도시된 바와 같이, 각각 경화성 물질(R)이 도포된 제1 및 제2 시트(11a',11b')와 그 사이에 원하는 간격(d1)으로 배열된 복수의 칩(12)과 상기 칩을 둘러싸도록 배치된 스페이서(16)를 포함한 구조물을 마련한다.
구체적인 예에서는, 상기 제1 시트(11a') 상에 상기 복수의 칩(12)을 원하는 간격(d1)으로 배열하고, 이어 복수의 칩(12)이 배열된 영역을 둘러싸도록 형성된 스페이서(16)를 배치한다. 상기 스페이서(16) 상에는 제2 시트(11b')를 배치할 수 있다.
상기 칩(12)은 도시된 바와 같이, 제1 및 제2 면(12a,12b)에 적어도 하나의 단자(13a,13b)가 형성된 형태일 수 있다. 여기서, 상기 칩(12)의 배열간격(d1)은 상기 칩(12) 측면에 형성될 수지층의 두께에 의존하며, 상술된 바와 같이, 적어도 원하는 수지층 두께의 2배보다 크도록 설정하는 것이 바람직하다.예를 들어, 상기 칩(12)의 배열간격(d1)은 슬라이싱에 의해 소모되는 폭을 고려하여 원하는 수지층 두께의 2배에 해당하도록 설정하는 것이 바람직하다.
상기 제1 및 제2 시트(11a',11b')에 도시된 접착용 경화성 물질(R)은 자외선 경화성 또는 열경화성 수지와 같은 물질로 이루어질 수 있다. 본 실시형태에서 사용되는 스페이서(16)는 제1 및 제2 시트(11a',11b')가 칩(12)의 제1 및 제2 면(12a,12b)에 용이하게 밀착될 수 있도록, 칩(12) 두께(t1)와 거의 동일한 높이(h1)를 갖는 것이 바람직하다.
또한, 상기 스페이서(16)는 적어도 하나의 유입구를 갖는다. 도2은 도1a에 도시된 구조물의 평면도이다.
도2에 도시된 바와 같이, 본 공정에 사용되는 스페이서(16)는 일정한 높이(h1)를 가지며 칩 배열영역을 둘러싸는 측벽구조물로 이해될 수 있다. 상기 스페이서(16)는 상기 제1 및 제2 시트(11a',11b')와 함께 칩 배열영역을 포함하는 내부공간(S1)을 정의하며, 도2에 도시된 바와 같이, 대향하는 위치에서 외부와 연결하는 2개의 유입구(I)를 갖는다.
상기 유입구(I)는 후속공정에서 칩(12) 표면을 둘러싸는 수지를 위한 공급로를 사용된다. 본 실시형태와 같이, 유입구(I)를 대향하는 변에 복수개로 제공함으로써 보다 원활한 수지의 유입을 보장할 수 있다. 하지만, 본 발명은 유입구(I)의 개수나 위치에 한정되는 것은 아니며, 칩 배열영역의 크기 및 간격에 따라 적어도 하나의 유입구로 충분할 수 있다.
이어, 도1b에 도시된 바와 같이, 상기 칩(12)의 제1 및 제2 면(12a)이 각각 상기 제1 및 제2 시트(11a',11b')가 밀착된 상태에서 경화성 물질(R)을 경화시킴으로써 원하는 칩 어레이 구조물(20)을 마련한다(여기서, 경화성 물질이 경화된 후의 제1 및 제2 시트는 각각 11a,11b로 표시됨).
본 공정에서는 밀착이 용이하도록 별도의 가압수단(14)이 사용될 수 있다. 본 가압수단에 의해 상기 칩(12)의 단자(13a,13b)가 노출되지 않도록 상기 제1 시트(11a',11b')는 압착될 수 있다. 이러한 압착상태에서 경화성 물질(도1a의 "R")을 경화킨다. 이로써, 후속공정에서 칩(12)의 제1 면(12a)에 수지가 유입되는 것을 방지할 수 있다. 또한, 본 공정에서 제1 및 제2 시트(11a,11b)가 상기 칩(12)의 제1 및 제2 면(12a,12b)뿐만 아니라, 스페이서(16)의 상하면에도 밀착될 수 있다.
본 공정에서 얻어지는 칩 어레이 구조물(20)은 제1 및 제2 시트(11a,11b)와 스페이서(16)에 의해 둘러싸인 내부공간(S1)을 갖는다.
상술된 공정과 달리, 도1a 및 도1b에 도시된 공정과 같이 제1 시트(11a)에 대한 압착 및 경화공정을 먼저 실시한 후에 제2 시트(11b)에 대한 배치, 압착 및 경화 공정을 실시할 수 있으나, 본 응용예와 같이, 제1 및 제2 시트(11a,11b)에 대한 공정을 동시에 수행하는 것이 공정효율적인 측면에서 바람직하다.
도1b에 도시된 칩 어레이 구조물(20)은 도1c 및 도1d에 도시된 과정을 통해 내부공간에 경화성 액상수지(18')가 충전된다. 본 수지충전공정은 진공챔버장치를 이용하여 실행될 수 있다.
도1c 및 도1d의 수지충전공정에 대한 설명은 도3a 및 도3b에 예시된 진공챔 버장치를 참조하여 보다 용이하게 이해될 수 있다. 도3a 및 도3b에 도시된 바와 같이, 진공 챔버 장치(30)는, 챔버(31)와, 상기 챔버(31) 일측에 마련된 진공밸브(36)와, 상기 챔버에 장착되어 상기 경화성 액상 수지(18')를 원하는 위치에 적하하기 위한 수지저장부(34)를 포함한다.
상기 칩 어레이 구조물(20)은 상기 챔버(31)의 탑재부(33) 내에 배치된 후에 상기 챔버(31)의 내부가 진공 또는 원하는 감압상태로 전환되도록 그 내부를 진공밸브(36)를 통해서 감압시킨다. 이러한 감압에 의해 챔버(31) 내부뿐만 아니라, 유입구(I)를 통해서 상기 칩 어레이 구조물(20)의 내부공간(S1)도 모두 동일한 압력상태로 전환될 수 있다.
본 감압공정 전에 미리 충전될 수지를 챔버(31)에 배치한 경우에는, 본 공정에서 수지의 탈포처리를 함께 수행할 수 있다. 이 경우에, 경화성 액상 수지(18')를 위한 별도의 탈포 공정을 생략할 수 있다. 본 공정에서 사용되는 경화성 액상 수지(18')는, 다른 구성요소의 광흡수로 인한 손실을 방지하고 광방출효율을 향상시키기 위해서 전기적 절연성을 갖는 고반사성 분말을 포함한 투명 수지일 수 있다. 고반사성 분말로는 바람직하게 TiO2 분말이 사용될 수 있다. 투명수지로는 실리콘 수지, 에폭시 수지 또는 그 조합이 사용될 수 있다.
도1c에 도시된 바와 같이, 챔버(31) 내부가 감압된 상태에서 칩 어레이 구조물(20)의 적정한 위치(도2의 A)에 경화성 액상 수지(18')를 적하시킨다. 본 공정에 서 경화성 액상 수지(18')는 유입구(I)가 덮여지도록 충분한 양으로 적하되고, 적하된 수지에 의해 칩 어레이 구조물(10)의 내부공간(S1)은 밀봉될 수 있다.
다음으로, 진공밸브(36)를 이용하여 진공 또는 감압 상태를 해제함으로써 도1d와 같이 내부공간에 경화성 액상 수지(18')가 충전된 칩 어레이 구조물(10)을 얻을 수 있다.
본 해제과정에서, 챔버(31) 내부압력은 급격히 상승하지만, 칩 어레이 구조물(10)의 내부공간(S1)은 일시적이더라도 유입구(I)를 막은 적하된 경화성 액상 수지(18')에 의해 감압 또는 진공상태가 유지될 수 있다. 따라서, 칩 어레이 구조물(10)의 내부공간(S1)은 다른 외부공간(즉, 챔버(31)의 내부)와 높은 압력차이가 발생되며, 이러한 압력 차이로 인해 도1c의 화살표로 표시된 바와 같이, 경화성 액상 수지(18')는 유입구(I)를 통해 칩 어레이 구조물(10)의 내부공간(S1)으로 유입되어 그 내부공간(S1)을 충전시킬 수 있다.
이하, 이러한 공정을 본 명세서에서는 편의상 "인드래프트(in-draft)"라고 한다. 본 인드래프트 공정을 통해서 효과적인 수지(18')의 충전을 실현하기 위해서, 수지(18')의 점도와 적하된 수지의 위치 및 형태와 적하량을 조절할 수 있다.
다음으로, 도1e와 같이, 칩 어레이 구조물(10)의 내부공간(S1)에 충전된 경화성 액상 수지(18')를 경화시킨다. 이러한 경화공정은 수지의 종류에 따라 열 또는 자외선 조사에 의해 실시될 수 있다. 본 공정은 필요에 따라 챔버(31) 내부에서 직접 실시될 수 있으나, 칩 어레이 구조물(20)을 수거하여 챔버(31) 외부에서 별도 의 장비를 통해 실시될 수 있다. 이렇게 경화된 수지(18)는 제1 및 제2 시트(11a)에 의해 보호되는 칩(12)의 제1 및 제2 면(12a,12b)을 제외한 측면에 제공될 수 있다.
최종적으로, 도1f에 도시된 바와 같이, 슬라이싱 장비(19)를 이용하여 원하는 단위로 절단하여 수지층(18)이 부착된 칩 부품(10)을 얻을 수 있다. 본 절단공정에 앞서 필요한 경우에 제1 및 제2 시트(11a,11b)를 미리 제거할 수 있다.
앞서 설명한 바와 같이, 슬라이싱에 의해 제거되는 폭과 함께 칩 배열간격(d1)을 적절히 설계함으로써 개별 칩(12) 사이의 슬라이싱 횟수를 단 1회로 원하는 두께의 수지층(18)을 얻을 수 있다.
도1a 내지 도1f의 공정을 통해서, 칩 부품(10)은 도4에 도시된 바와 같이, 서로 반대에 위치한 칩(12)의 제1 및 제2 면(12a,12b)을 제외한 측면에 형성된 수지층을 포함할 수 있다. 본 실시형태에 따른 제조공정은, 칩(12)이 제1 및 제2 면(12a,12b)에 각각 적어도 하나의 단자(13a,13b)가 형성된 구조를 갖는 칩(12)을 사용한 것으로 예시하였으나, 칩(12)의 구조와 관계 없이, 칩의 측면에 한하여 수지층을 형성하고자 하는 다른 칩 구조에도 사용될 수 있다.
본 발명의 제1 실시형태에 따른 칩 부품 제조공정으로서 도1a 내지 도1f에 도시된 공정이 예시하였으나, 칩의 종류(특히, 단자위치)및/또는 수지층 형성위치 에 따라 다른 형태의 제조공정으로 변경되어 실시될 수 있다. 본 발명의 다른 실시형태는 칩 어레이 구조물과 수지충전공정에 의해 본 실시형태와 구분될 수 있다.
도5a 내지 도5g는 본 발명의 제2 실시형태에 따른 칩 부품 제조방법의 일 예를 설명하기 위한 공정별 단면도이다. 본 실시형태는 칩의 측면 뿐만 아니라 단자가 형성되지 않은 면까지 수지층을 형성하기 위한 공정 예를 나타낸다.
우선, 도5a에 도시된 바와 같이, 경화성 물질(R)이 도포된 제1 시트(51a') 상에 상기 복수의 칩(52)을 원하는 간격(d2)으로 배열하는 공정으로 시작된다.
상기 칩(52)은 제1 면(52a)에 복수의 단자(53)가 형성된 형태이다. 이 경우에, 도5에 도시된 바와 같이, 상기 칩(52)은 단자가 형성되지 않는 제2 면(52b)이 상부를 향하도록 상기 제1 시트(51a') 상에 배치하는 것이 바람직하다. 본 실시형태에서, 칩(52)의 부착은 상기 제1 시트(51a') 상에 경화성 물질(R)을 도포하는 방식으로 예시되어 있으나, 이에 한정되지 않으며 공지된 다른 접착방식을 사용할 수 있다. 이러한 경화성 물질(R)로는 자외선 경화성 또는 열경화성 수지와 같은 물질이 사용될 수 있다.
이어, 도5b에 도시된 바와 같이, 상기 칩(52)의 제1 면(52a)과 상기 제1 시트(51a')가 밀착된 상태에서, 상기 복수의 칩(52)과 상기 제1 시트(51a')의 경화성 물질(R)을 경화시킨다.
본 공정에서는, 가압수단(54)을 이용하여 단자(53)가 형성된 제1 면(52a)은 제1 시트(51a')와 치밀하게 밀착될 수 있다. 따라서, 후속공정에서 칩의 제1 면(52a)에 수지이 유입되는 것을 효과적으로 방지할 수 있다. 경화성 물질(R)의 경화조건은 물질(R)의 경화특성에 따라 달리 적용될 수 있다.
예를 들어, 자외선 경화성 수지인 경우에는 자외선을 조사하거나, 열경화성 물질인 경우에, 열압착공정을 통해서 실행될 수 있다.
이어, 도5c에 도시된 바와 같이, 상기 제1 시트(51a) 상에 스페이서(56)를 부착시킴으로써 칩 어레이 구조물(60)을 마련한다.
상기 스페이서(56)는 복수의 칩(52)이 배열된 영역을 포함한 공간(S2)을 둘러싸도록 형성된 측벽 구조물이다. 본 실시형태에서는, 칩(52)의 측면 뿐만 아니라 제2 면(52b)에도 수지층을 부가하기 위해서 상기 스페이서(56)의 높이(h2)는 칩(52)의 두께(t2)보다 큰 두께를 가질 수 있다. 상기 스페이서 높이(h2)와 칩 두께(t2)의 차이(g)에 의해 칩의 제2 면(52b)에 형성될 수지층의 두께를 설정할 수 있다.
또한, 본 실시형태에 채용된 스페이서(56)는 도2에 도시된 바와 같이 내부공간(S2)을 완전히 둘러싸인 구조이다. 앞선 실시형태에서는 유입구(도2의 I 참조)가 형성된 스페이서가 사용되었으나, 본 실시형태에서는 수지충전영역에 직접 적하하는 수지충전공정을 채용되므로, 상기 스페이서(56)는 수지충전영역을 완전히 둘러싸인 형태를 사용한다.
이어, 도5d와 같이, 스페이서(56)에 의해 둘러싸인 배열영역이 채워지도록 상기 스페이서(57) 내의 칩 배열영역에 경화성 액상 수지(58')를 적하시킨다.
상기 경화성 액상 수지(58')는 스페이서(56)에 둘러싸인 내부공간(S2)이 채워지도록 충분히 많은 양으로 적하되는 것이 바람직하다. 보다 구체적으로는, 경화성 액상 수지(58')는 적어도 스페이서(56)의 높이(t2)를 가질 수 있도록 적하시키는 것이 바람직하다.
상기 경화성 액상 수지(58')는 다른 구성요소의 광흡수로 인한 손실을 방지하고 광방출효율을 향상시키기 위해서 TiO2 분말와 같은 전기적 절연성을 갖는 고반사성 분말을 포함한 투명 수지일 수 있다. 상기 경화성 액상 수지(58')는 발광다이오드 칩(52) 사이의 공간에 적절히 위치할 수 있도록 수지의 점도 등의 공정조건을 조절하는 것이 바람직하다.
본 수지 충전공정은 진공챔버 내에 상기 칩 어레이 구조물(60)을 배치하고, 상기 챔버 내가 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시킨 상태에서 실행된다. 예를 들어, 본 공정은 도7a 및 도7b에 예시된 진공 챔버 장치를 사용될 수 있다.
도7a 및 도7b에 도시된 바와 같이, 진공 챔버 장치(70)는, 도3a 및 도3b에 도시된 구조와 유사하게, 챔버(71), 상기 챔버(71) 일측에 마련된 진공밸브(76) 및 상기 챔버(71) 내부에 마련된 선반(73)을 포함한다. 다만, 수지저장부(74)는 칩 어레이 구조물(60)의 내부공간에 수지(58')가 적하될 수 있도록 상기 챔버(71)의 거의 중앙 위치에 장착된다.
상기 챔버(71) 내부는 진공밸브(76)를 통해서 감압되어 진공 또는 원하는 감압상태로 전환시킬 수 있다. 상기 챔버(71)에는 경화성 액상 수지(58')를 원하는 위치에 적하하기 위해서 수지저장부(74)를 추가로 장착될 수 있다. 이러한 감압조건에서 충전될 경화성 수지(58')의 탈포처리를 보장할 수 있다. 바람직하게는, 챔버(71) 내부를 감압시키기 전에, 미리 경화성 액상 수지(58')를 배치하여 챔버(71) 내부에 배치하여 탈포처리를 보다 효과적으로 실행할 수도 있다.
이어, 도5e와 같이, 상기 스페이서(56) 상에 제2 시트(51b)를 부착시킨다.
상기 제2 시트(51b)를 상기 스페이서(56) 상에 부착시키는 과정에서, 스페이서(56)의 높이(h2)에 준하도록 경화성 액상 수지(58')의 레벨을 조절할 수 있다. 또한, 이러한 제2 시트(51b)의 부착공정에 적용되는 적절한 가압을 통해 칩(52) 사이의 공간까지 보다 효과적으로 경화성 액상 수지(58')를 주입시킬 수 있다. 본 공정과 함께, 다른 후속 공정은 바람직하게는 챔버의 감압 또는 진공상태를 해제한 후에, 칩 어레이 구조물을 언로딩한 상태로 외부에서 실행될 수 있다.
다음으로, 도5f와 같이 상기 칩 어레이 구조물(60)의 내부에 충전된 경화성 액상 수지(58')를 경화시킨다.
본 경화공정은 수지의 종류에 따라 열 또는 자외선 조사에 의해 실시될 수 있다. 본 공정은 필요에 따라 챔버(71) 내부에서 직접 실시될 수 있으나, 칩 어레이 구조물(60)을 수거하여 챔버(71) 외부에서 별도의 가압장비를 이용하여 실시될 수 있다.
이어, 도5e와 같이, 복수의 칩 부품(50)이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단한다.
본 절단공정은, 상기 제1 및 제2 시트(51a,51b)를 제거한 후에, 상기 칩 어레이 구조물을 다이싱 장치(D)를 이용하여 실시될 수 있다. 상기 제1 및 제2 시트(51a,51b)의 제거공정은 당업자에게 공지된 적절한 화학적/기계적 방법을 통해 실행될 수 있다.
본 실시형태와 달리, 단자가 형성된 면을 제외하고 전체 수지층을 형성하기 위해서 도1에서 설명된 유입구를 갖는 스페이서를 채용하고, 도3a 및 도3b에서 설명된 인드래프트에 의한 수지충전공정을 이용할 수도 있다. 이 경우에, 상기 제2 시트(22b)로는 인드래프트 과정에서도 구조적인 안정성을 보장할 수 있는 일정한 두께를 갖는 아크릴 수지판와 같은 비교적 견고한 판을 사용하는 것이 바람직하다.
도8a 및 도8b를 참조하면, 도5e로부터 얻어진 수지층(58)이 부착된 칩 부 품(20)이 도시되어 있다.
도8a를 참조하면, 단자(53)가 형성된 제1 면(52a)을 제외한 칩(52) 표면에 수지층(58)이 형성된 칩 부품(50)이 도시되어 있다. 칩(52)의 제2 면(52b)에 형성된 수지층 두께(g)는 도5c에 도시된 간격(g)에 의해 결정될 수 있다. 또한, 도8b와 같이, 칩(52)의 측면에 형성된 수지층의 두께는 각각 도1a에서 배열된 칩의 횡 및 종 간격과 슬라이싱 폭에 의해 결정될 수 있다.
이와 같이, 본 실시형태에서는 단자가 형성된 일면을 제외한 칩의 표면에 수지층이 부착된 칩 부품을 대량으로 보다 용이하게 얻을 수 있다.
도8a에서는 절단공정시에 개별 칩을 포함한 단위로 절단하는 형태를 예시하였으나, 필요에 따라 복수의 칩을 하나의 단위로 절단할 수 있다.
즉, 도9a 및 도9b에 도시된 바와 같이, 단자(93)가 형성된 면(92a)을 제외한 표면에 수지층(98)이 형성된 2개의 칩(92)을 갖는 칩 부품(90)을 얻을 수 있다. 이는 도5g의 절단공정을 적절히 조절함으로써 얻어질 수 있다.
이러한 공정은 LED 칩에 매우 유용하게 적용될 수 있다. 이 경우에, 상기 경화성 수지는 투명수지일 수 있다. 또한, 필요에 따라 상기 경화성 수지는 형광체 분말을 함유한 투명수지일 수 있다.
제1 실시형태에서는 칩 측면에 한하여 수지층을 부가하는 형태를 예시하였으며, 제2 실시형태에서는 칩의 측면과 함께 동시에 칩의 상면에도 수지층을 부가하기 형태로 예시하였으나, 제1 및 제2 실시형태에 예시된 공정을 적절히 조합하여 사용할 수 있다.
이러한 조합형태는 특정영역(주로, 단자가 형성되지 않는 칩 상면)에 다른 종류의 수지층을 부가할 필요가 있는 경우에 유용하게 사용될 수 있다. 즉, 제1 실시형태의 공정을 이용하여 칩의 측면에 제1 수지층을 부가하고, 제2 실시형태의 공정을 응용하여 측면에 제1 수지층이 부가된 칩의 상면에 제2 수지층을 부가할 수 있다. 이러한 실시형태는 도10a 내지 10f에 도시되어 있다.
우선, 도10a를 참조하면, 제1 칩 어레이 구조물(110)은 제1 시트(101a)에 복수의 단자(103)가 형성된 제1 면(102a)이 밀착되도록 배열된 복수의 칩(102)을 포함한다. 상기 제1 시트(101a) 상에는 칩 배열영역을 둘러싸는 제1 스페이서(106)가 배치된다. 상기 제1 스페이서(106)에 의해 둘러싸인 칩(102) 사이의 공간에는 제1 경화성 수지로부터 얻어진 수지부(108a)가 위치한다.
도10a에 도시된 제1 칩 어레이 구조물은 도1a 내지 도1e의 제조공정(절단공정 제외)과 유사한 공정을 통해서 인드래프트 공정을 마친 후에 얻어진 형태로 이해할 수 있다. 다만, 도1a에 도시된 칩(12)은 대향하는 양면에 단자가 형성된 형태이지만, 본 실시형태에서는 제1 면(102a)에 한하여 복수의 단자(103)가 형성된 형태이다.
이어, 도10b에 도시된 바와 같이, 상기 제1 칩 어레이 구조물로부터 제2 시트(101b)를 제거한 후에, 제1 스페이서(106) 상에 제2 스페이서(107)를 부착함으로써 제2 칩 어레이 구조물(120)을 마련한다.
상기 제2 스페이서(107)에 의해 추가적인 공간(S3)이 제공될 수 있다. 상기 제1 스페이서(106)는 인드래프트공정에 따라 유입구를 갖는 형태일 수 있으나, 상기 제2 스페이서(107)는 도5에 도시된 공정에서 예시된 스페이서(56)와 같이 내부공간(S3)을 완전히 둘러싸인 측벽구조를 제공하는 형태이다. 상기 제2 스페이서(107)의 높이(h3)는 칩(102)의 제2 면(102b)에 형성될 수지층의 두께에 의해 정의될 수 있다.
이어, 도10c와 같이, 제2 스페이서(107)에 의해 둘러싸인 공간(S3)이 채워지도록 제2 경화성 액상 수지(108b')를 적하시킨다.
상기 제2 경화성 액상 수지(108b')는 상기 공간(S3)이 채워지도록 충분히 많은 양으로 적하되는 것이 바람직하다. 본 수지충전공정은 도5d에서 설명된 인드래프트공정과 유사하게 실시될 수 있으며, 도5d와 도7a 및 도7b에서 설명된 사항이 참고로 결합되어 보다 용이하게 이해될 수 있을 것이다.
여기서 사용되는 제2 경화성 액상 수지(108b')로부터 얻어진 수지부(108b)는 칩(102) 측면에 제공되는 수지층과 다른 기능을 위해서 칩(102)의 측면에 형성된 다른 수지층의 재료로 구성될 수 있다. 칩(102)이 발광소자인 경우에, 방출되는 광 의 파장을 변환하기 위해서 상기 제2 경화성 액상 수지(108b')는 특정 형광체 분말이 함유된 경화성 투명수지일 수 있다. 필요에 따라, 칩(102) 측면에 제공되는 수지층은 TiO2와 같은 고반사성 분말을 포함한 형태일 수 있다.
다음으로, 도10d와 같이, 상기 제2 스페이서(107) 상에 제3 시트(101c)를 부착시킨다.
상기 제2 시트(101b)를 상기 제2 스페이서(107) 상에 부착시키는 과정에서, 제2 스페이서(107)의 높이(h3)에 준하도록 제2 경화성 액상 수지(108b')의 레벨을 조절할 수 있다. 본 공정과 함께, 다른 후속 공정은 바람직하게는 챔버의 감압 또는 진공상태를 해제한 후에, 칩 어레이 구조물을 언로딩한 상태로 외부에서 실행될 수 있다.
이어, 도10e와 같이 상기 제2 칩 어레이 구조물(120)의 내부에 충전된 제2 경화성 액상 수지(108b')를 경화시킨다.
본 경화공정은 수지의 종류에 따라 열 또는 자외선 조사에 의해 실시될 수 있다. 본 공정은 필요에 따라 챔버 내부에서 직접 실시될 수 있으나, 제2 칩 어레이 구조물(120)을 수거하여 챔버 외부에서 별도의 가압장비를 이용하여 실시될 수 있다.
다음으로, 도10f와 같이, 복수의 칩 부품(100)이 얻어지도록 상기 제2 칩 어레이 구조물(120)을 원하는 크기로 절단한다.
본 절단공정은, 상기 제1 및 제3 시트(101a,101c)를 제거한 후에, 상기 제2 칩 어레이 구조물(120)을 다이싱 장치(109)를 이용하여 실시될 수 있다. 상기 제1 및 제3 시트(101a,101b)의 제거공정은 당업자에게 공지된 적절한 화학적/기계적 방법을 통해 실행될 수 있다.
도11a 및 도11b는 각각 도10a 내지 도10f에 도시된 공정으로부터 제조된 칩 부품의 측단면도 및 평면도이다.
상기 칩 부품(100)은 복수의 단자(103)가 제1 면(102a)에 한하여 형성된 칩(102)을 포함한다. 상기 칩(102)의 측면에 형성된 수지층(108a)과 상기 칩(102)의 제2 면(102a)에는 형성된 수지층(108b)이다. 측면 수지층(108a)과 상면 수지층(108b)은 앞서 설명한 바와 같이 서로 다른 기능을 위해서 다른 재료 또는 다른 첨가 분말을 포함한 형태일 수 있다.
이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
도1a 내지 도1f는 본 발명의 제1 실시형태에 따른 칩 부품 제조방법의 일 예를 설명하기 위한 공정별 단면도이다.
도2는 도1b에 얻어진 칩 어레이 구조물을 상부에서 본 평면도이다.
도3a 및 도3b는 각각 본 발명에 사용가능한 진공 챔버의 측단면도 및 내부 평면도이다.
도4a 및 도4b는 도1에 도시된 공정으로부터 제조된 칩 부품의 측단면도 및 평면도이다.
도5a 내지 도5g는 본 발명의 제2 실시형태에 따른 칩 부품 제조방법의 일 예를 설명하기 위한 공정별 단면도이다.
도6는 도2c에 얻어진 칩 어레이 구조물을 상부에서 본 평면도이다.
도7a 및 도7b는 각각 본 발명에 사용가능한 진공 챔버의 측단면도 및 내부 평면도이다.
도8a 및 도8b는 도5에 도시된 공정으로부터 제조된 칩 부품의 측단면도 및 평면도이다.
도9a 및 도9b는 본 발명의 제2 실시형태에 따른 칩 부품 제조방법에 따라 제조가능한 칩 부품의 다른 예를 나타내는 측단면도 및 평면도이다.
도10a 내지 도10f는 본 발명의 제3 실시형태에 따른 칩 부품 제조방법의 일 예를 설명하기 위한 공정별 단면도이다.
도11a 및 도11b는 도10에 도시된 공정으로부터 제조된 칩 부품의 측단면도 및 평면도이다.

Claims (8)

  1. 제1 시트와, 상기 시트 상에 원하는 간격으로 부착된 복수의 칩과, 상기 제1 시트 상에 상기 복수의 칩이 배열된 영역을 둘러싸도록 부착된 스페이서를 포함하는 칩 어레이 구조물을 마련하는 단계;
    챔버 내에 상기 칩 어레이 구조물을 배치하고, 상기 챔버 내가 감압 또는 진공상태가 되도록 상기 챔버 내를 감압시키는 단계;
    상기 스페이서에 의해 둘러싸인 상기 칩 배열영역이 채워지도록 경화성 액상 수지를 적하시키는 단계;
    상기 경화성 액상 수지가 상기 칩 어레이 구조물 내부에 충전된 상태에서 상기 스페이서 상에 제2 시트를 부착시키는 단계;
    상기 칩 어레이 구조물의 내부에 충전된 경화성 액상 수지를 경화시키는 단계; 및
    복수의 칩부품이 얻어지도록 상기 칩 어레이 구조물을 원하는 크기로 절단하는 단계를 포함하는 칩 부품의 제조방법.
  2. 제1항에 있어서,
    상기 스페이서의 높이는 상기 칩의 두께보다 큰 높이를 갖는 것을 특징으로 하는 칩 부품의 제조방법.
  3. 제2항에 있어서,
    상기 복수의 칩은 각각 복수의 단자가 형성된 제1 면과 상기 제1 면의 반대에 위치한 제2 면을 갖는 것을 특징으로 하는 칩 부품의 제조방법.
  4. 제3항에 있어서,
    상기 복수의 칩은 각각 상기 제1 면이 노출되지 않도록 상기 제1 시트에 부착된 것을 특징으로 하는 칩 부품의 제조방법.
  5. 제4항에 있어서,
    상기 칩 어레이 구조물을 마련하는 단계는,
    상기 칩의 제2 면이 상부로 향하도록 경화성 물질로 도포된 상기 제1 시트 상에 상기 복수의 칩을 배열하는 단계와,
    상기 칩의 제1 면이 상기 제1 시트에 밀착된 상태에서 상기 제1 시트를 경화시키는 단계와,
    상기 칩 배열영역을 둘러싸도록 상기 제1 시트 상에 상기 스페이서를 부착시키는 단계를 포함하는 것을 특징으로 하는 칩 부품의 제조방법.
  6. 제1항에 있어서,
    상기 챔버 내를 감압시키는 단계 전에, 상기 경화성 액상수지를 상기 챔버 내에 배치하는 단계를 더 포함하며, 이로써 상기 경화성 액상수지는 탈포처리되는 것을 특징으로 하는 칩 부품의 제조방법.
  7. 제1항에 있어서,
    상기 칩은 LED 칩이며, 상기 경화성 액상 수지는 투명수지인 것을 특징으로 하는 칩 부품의 제조방법.
  8. 제7항에 있어서,
    상기 경화성 액상 수지는 형광체 분말을 포함하는 것을 특징으로 하는 칩 부품의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101364247B1 (ko) 2012-11-26 2014-02-17 주식회사 세미콘라이트 반도체 발광소자를 제조하는 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008406B1 (ko) * 2008-11-28 2011-01-14 삼성전기주식회사 웨이퍼 레벨 패키지의 제조방법
KR102543728B1 (ko) * 2022-07-20 2023-06-14 주식회사 위트코퍼레이션 에지 영역의 특성 측정이 가능한 모니터링 기기 및 이를 제조하는 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090354A (ko) * 1999-03-26 2001-10-18 가나이 쓰토무 반도체 모듈 및 그 실장 방법
KR20020050148A (ko) * 2000-12-20 2002-06-26 가나이 쓰토무 반도체 장치의 제조 방법 및 반도체 장치
KR20030019852A (ko) * 2001-08-31 2003-03-07 가부시키가이샤 히타치세이사쿠쇼 반도체장치의 제조방법
KR20060123909A (ko) * 2005-05-30 2006-12-05 삼성전자주식회사 반도체 패키지의 비수평 어레이 몰딩 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010090354A (ko) * 1999-03-26 2001-10-18 가나이 쓰토무 반도체 모듈 및 그 실장 방법
KR20020050148A (ko) * 2000-12-20 2002-06-26 가나이 쓰토무 반도체 장치의 제조 방법 및 반도체 장치
KR20030019852A (ko) * 2001-08-31 2003-03-07 가부시키가이샤 히타치세이사쿠쇼 반도체장치의 제조방법
KR20060123909A (ko) * 2005-05-30 2006-12-05 삼성전자주식회사 반도체 패키지의 비수평 어레이 몰딩 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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